JPS62208658A - ダイナミツクランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 トレンチキャパシタを有するダイナミックランダムアク
セスメモリ　（以下略してＤＩ′ｌＡＭと記す）セルに
おいて、半導体基体に形成したトレンチの基体側を対向
電極とし、トレンチ内に誘電体層を介して埋込まれた導
電層を蓄積電極とする構造を有し、蓄積電極がトレンチ
キャパシタに接して形成されるセルトランジスタのソー
ス／ドレイン令頁域に、それらの表面に直に接して延在
する別の導電層によって電気的に接続された構造を提起
し、ＤＲ静セルの高集積、高性能化を図る。

〔産業上の利用分野〕

本発明は高集積、高性能のＤＲＡ門セルの構造に関する
。

Ｉ・レンチキャパシタは、２５６にビットｒｌＲＡＭま
で一般的に用いられてきたプレーナ型セルに比べ°ζ、
キャパシタ部が立体的（溝状）に構成されたＭＯ５構造
で、実効的なキャパシタ面積を広くとることができるた
め、小型で大きな蓄積電Ｖが得られる特徴がある。

然しながら、トレンチキャパシタは以Ｆに説明する問題
点を有し、更に小型で蓄積容星が大きく、高集積化して
もパンチスルーが起こらない構造が要望される。

〔従来の技術〕

第３図はトレンチキャパシタセルの従来例を示す模式側
断面図である。

図において、５１は半導体基板でｐ型珪Ｔ（ｐＳｉ）基
板、５２はセル領域を画定するフィール日１１７！：′
シで二酸化珪素（Ｓｉｎ□）層、５３は蓄積電極で反転
層を形成する電子、５４は誘電体層、５５は多結晶珪素
（ポリＳｉ）層よりなるセルプレート（対向電極）で、
反転層５３、誘電体層５４、セルプレ−トり蓄積キャパ
シタが構成される。

５６はゲート絶縁層、５７はポリＳｉよりなるワード線
、５８Ａ　、５８Ｂは高濃度不純物ｍ大領域でｎ゛型ソ
ース／トレイン領域である。該ソース／トレイン領域５
８Ａ　、５８Ｂとワード線５７をゲートとして旧Ｓ　ト
ランジスタ（ＦＥＴ）が構成される。

そして、ソース／トルイン５頁域５８八とコンタクトし
、且つ基板−ににおいてワード線５７と垂直方向に、例
えばアルミニウム（Ａ１）よりなるビット線５９が形成
される。

この場合、蓄積キャパシタと旧Ｓトランジスタとの接続
はソース／ドレイン領域５８Ｒと反転層５３間で行われ
、従って基板側の反転層５３が情報電荷を蓄積する蓄積
電極となる。

該ｎｌ？ＡＭセルは図の右側に示されるように、近傍部
に隣接セルの蓄積キャパシタがフィールド絶縁膜５２を
隔てて形成されている。点線は基板内に拡がった空乏層
の先端を表し、同図には隣接するキャパシタ同士がパン
チスルーを起こしている状態が示されている。

このような従来のトレンチキャパシタセルは、ブレーナ
型のセルに比べ高集積化に有利ではあるが、以下に示す
ような欠点を有していた。

■　書込み電圧の損失 蓄積キャパシタはトレンチ内に形成されたＭＯ５構造の
反転層５３とセルプレート５５間の容量を用いるため、
セルプレートに給電されている電圧に対して反転層５３
を形成するための闇値電圧背低下した電圧までしか書込
めず、最大書込み可能電圧は電源電圧よりも約ＩＶ程度
低下してしまう。

■　キャパシタ間のパンチスルー 上記電圧損失を小さくするためには、基板の不純物濃度
を低くしなければならないが、低過ぎると図示のように
空乏層の拡が的によって隣接セルのトレンチキャパシタ
との間でパンチスルーを起こし、キャパシタ間が電気的
に結合して蓄積情報の信頼度が１員なわれる。

また、１〜レンチ内の表面に沿って基板と逆算電型の領
域を形成する、いわゆるＩｆ　ｉ　−Ｃキャパシタの構
造にすれば電圧損失の問題はなくなるが、この逆導電型
領域の拡散深さ分たり隣接トレンチキャパシタ間の間隔
が縮まったことになり、パンチスルーの危険性は増す。

更にこの際、トレンチ側壁に不純物を導入するプロセス
は、イオン注入で出来ないため製造が極めて困難である
。

■　ソフトエラー 基板中に蓄積電極（反転層）５３がら空乏層が広く拡が
り基板中に発生した小数キャリアを捕獲し易く、例えば
α線入射によるソフトエラーを起こし易い。

以上のような欠点がトレンチキャパシタの実用化に対し
て大きな障害となっていた。

〔発明が解決しようとする問題点〕

本発明が解決しようとする問題点は、上記のよ・うに従
来のトレンチキャパシタを有する１１１１　Ａ　Ｍセル
において生じていた、隣接する蓄積キャパシタ間のパン
千スルー、ソフトエラーの問題、及ヒセルプＬ−−１−
配設による集積度の低下の問題である。

〔問題点を解決するための手段〕

」−記問題点は、一導電型半導体基体（１）と、該半導
体基体（１）に形成された溝（４）と、線溝（４）の開
口部近傍領域を除く内面全域に形成された一導電型の第
１の導電層（５）と、線溝（４）内に露出する該第１の
導電層（５）及び該半導体基体（１）の表面」二に形成
された誘電体層（６）と、線溝（４）内に該誘電体層（
６）を介して埋込まれた反対導電型の第２の導電層（７
）とよりなる蓄積キャパシタと、該一導電型半導体基体
（１）に形成され、ｌ」つ一方の反対導電型ソース／ド
レイン領域（９Ｂ）が、該誘電体層（６）を介して該蓄
積キャパシタの第２の導電層（７）に接する反対導電型
チャネルＭＩＳＩ・ランジスタとを有し、該蓄積キャパ
シタの第２の導電層（７）が、該ＭＩＳトランジスタの
該一方の反対導電型ソース／ドレイン領域（９１１）の
表面と該誘電体層（６）の端面及び該第２の導電層（７
）の表面上に直に接して延在し、且つ該反対導電型不純
物を含む第３の導電層（１２Ｂ）により該Ｍ　Ｉ　Ｓ　
ｌ−ランシスタの該一方のソース／ドレイン領域（９＋
１）に電気的に接続されてなる本発明によるグイナミソ
クランダムアクセスメモリにより解決される。

〔作　用〕

本発明のｌｌＲＡＭセルは、キャパシタ部のトレンチ内
に誘電体層を介して埋込まれた導電層と、トランジスタ
部とを、高密度に接続するために特別の工夫がなされて
おり、これによってトレンチ内に押込まれた導電層を蓄
積電極とすることを可能ならしめ、Ｈつトランジスタと
トレンチキャパシタとを密着配置することを可能ならし
めて、ＤＩ？ＡＭセルの高性能化、高集積化を図るもの
である。

このトレンチ内に埋込まれた導電層とトランジスタ部と
の接続に、半導体層上への導電層の選択成長技術を用い
、半導体またはタングステン等の導電層の選択成長にお
いて、］　００　（１大息［・程度に接近した２つの半
導体領域上に成長する場合、成長層が２Ｂ域間の誘電体
層（絶縁層）によっ−（形成される間隔を覆って連続し
てしまうという１−１質を利用したものである。

〔実施例〕

以下本発明を、図示実施例により具体的に説明する。

第１図は本発明の一実施例によるトレンチキャ製造方法
の一例を示す工程平面図及び工程断面図である。

第１図（ａｌ及び（ｂ）において、 １は半導体基板でｐ−５ｉ基板、 ３はセル領域を画定するフィールド絶縁膜層で５１０ｇ
層、 ４はフィールド領域を含んで形成された′ａ（トレンチ
）、 ５はｌ・レンチの開口部近傍領域を除く内面全域に形成
された第１の導電層でｐ゛型のポリＳｔよりなるセルプ
レート（対向電極）、 ６は窒化珪素（ＳｉＪｎ）よりなる誘電体層、７はトレ
ンチ内に誘電体層を介し押込まれた第２の導電層でｎ゛
型のポリＳｉよりなる蓄積電極である。

セルプレート５、誘電体層６、蓄積電極７で蓄積キャパ
シタが形成される。

８はゲート絶縁層でＳｉＯ□層、 ９Ａ、９Ｆｌはｎ゛型ソース／ドレイン（Ｓ／ｒｌ）　
ｊＭ域、９Ｃはソース／ドレイン領域と同時に形成され
た不純物導入領域。

１〇八チタンシリサイド（ＴｉＳｉｚ）層よりなる自己
セルのワード線（ゲート電極）、 １０１１は同しく隣接するセルのワード線である。

ｐ−３ｉ基板１、ゲート絶縁層８、ｎ＋型Ｓ／ｒｌ領域
９Ａ、９Ｆｌ　、ワード線１０Ａにより該メモリセルの
トランジスタが構成される。

１１はＳ　ｉ　（１２絶縁層、 １２＾はｎ′″型ポリＳ　ｉ　Ｉｆｉ　ｊ′リクζろ第
３　（ｊ＋　’；’ｉ″１ｈ層、１２Ｒは第３の導電層
でトランジスタの９７１１領域、例えば９Ｂと蓄積キャ
パシタの蓄積電極７を電気的に接続するｎ゛型のポリＳ
ｉ層、これにより１１］？静セルが構成される。

１３は層間絶縁層、 １４は配線コンタクト窓、 １５はＳ／Ｄ領域９八に第３の導電層９Ａを介してコン
タクト窓シ、層間絶縁層上にワード綿と直交する方向に
延在モ゛しめられるアルミニラＪ、（八１）よりなるピ
　ノ　ｔ−Ｖ貫 を示ず。

同図に示すように本発明に係るトレンチキャパシタセル
においては、トランジスタのＳ／ｌ１ｊｉイ１Ｊ５９Ｂ
と蓄積キャパシタの蓄積電極７との電気的接続は第３の
導電層＋２（１２Ｂ）によってなされる。

従ってトレンチ４内の第２の導電層７か情報電荷を蓄積
する蓄積電極となり、基板側の第１の導電層５がセルプ
レート（対向電極）となり、従来と逆になる。

そして、上記トランジスタのＳ／Ｄ領域９Ｂと蓄積キャ
パシタの蓄積電極７とを接続する第３の導電層１２（１
２Ｒ）は、ワーｔ’ＪｊｉｔｌＱａ、１０１ｉ間に表出
せしめたＳ１面に選択成長させることにより、マスクプ
ロセスを用いずに、ワー［・線に自己整合して形成され
る。

なおＳ　／　Ｄ　ｊＮ域９Ｂとセルプレー１・５との電
気的分離はソース／ドレイン接合によってなされる。

る。

第２図（ａｌ参Ｉ！ｑ 先ずｐ−Ｓｉ基板１面の素子形成領域上に選択酸化用の
耐酸化膜として、例えばＳｉ３Ｎ４層（またはＳｉ３Ｎ
４　とＳｉＯ□との複合層）２を形成し、これをマスク
にしてＳｉ基板１を酸化し、フィールド絶縁層として厚
さ４０００人のＳｉＯ□層３を形成する。

第２図（ｂｌ参照 次いで通常のりソグラフイとりアクティブ・イオンエツ
チング（ＲＩＰ、）を用いて、フィールド絶縁層３を含
めて非酸化領域に深さ例えば３〜４ｐｍのトレンチ４を
形成する。

第２図（ｒ）参照 次いでトレンチ４の内面を含む基板１の全面にｐ＋型に
ト′−プしたポリＳｉ層を厚さ２０００人程度大成長し
、次いで基板面に垂直方向に優勢な異方性ドライエツチ
ング手段例えばＲＴＥ処理により、トレンチ４の内面だ
け残して他領域のポリＳｉ層を除去して、トレンチ４内
に第１の導１「層としてｐ１型ポリＳｉ層５を形成する
。

この時オーハエソチング等の手段により、開［−１部近
傍領域即ち、開口部から例えば０．５　μｍ程度の深さ
までのトレンチ壁面のポリＳｉ層５を選択的に除去する
。これは、この領域に形成されるトランジスタのソース
／ドレイン領域の接合耐圧向上に有利なためである。

なお、ここでトレンチ内面にｐ′″型ポリポ９８１層５
成するのは、トレンチ壁面に基板と同一の導電型で口つ
高不純物濃度の領域を作ることを目的としており、これ
によって基板部分がセルプレーＩ・の役目をするように
なる。

次いで耐酸化膜２を除去しＳｉ面を裸出した後、トレン
チ４の内面を含む全面に誘電体層として厚さ例えば１０
０人程大のＳｉ３Ｎ、層（またはＳｉＯ□層、またはこ
れらの複合層）６を酸化、または成長によって形成する
。

この膜は酸素雰囲気中でアニールすることにより、絶縁
耐圧が向上することが知られている。

なおこの膜は蓄積キャパシタの誘電体層６となる。

第２図（ｄｌ参照 次いで、トレンチ４内を含む基板１上に、トレンチを埋
める程度の厚さにｎ゛型にドープしたボ’ＪＳｉ層を成
長し、次いで基板面に対して垂直方向に優勢なエツチン
グにより該ポリＳｉ層をトレンチ４内のみ、若しくはト
レンチ４の周囲に僅かに広がる程度に残して、第２の導
電層（蓄積電極）としてのｎ゛型ポリＳｉ層７を形成す
る。

第２図（Ｃ・）参照 次いでトレンチ４外に表出４”るＳ：３Ｎａ　（ｎＡ重
体）層６を除去しＳｉ基板１面を露出さ一口るた後、通
常のＭＯＳ　トランジスタの形成方法に従い基板１の表
面を酸化し、ゲート絶縁層として厚さ例えば２８０人程
大のＳｉＯ□層８を形成する。この際９００°Ｃ程度の
低温で酸化を行うと、ｎ゛型ポリＳ１層（蓄積電極）７
表面のＳｉＯ□層８は６００人程大の厚さになる。

次いで該主面−にに例えば４０００人程度０厚さにチタ
ンとりサイド（ＴｉＳｉ２）等のゲート材料となる物質
を被着し、次いでその上に厚さ１５００人程度大成ｉ０
２層１１ａを被着し、パターンニングを行ってＳｉＯ□
層＋１ａを１一部に有するＴｉ５ｉｚワード線パターン
を形成し、次いで該主面上に再び１５００人程度大成ｉ
０２層１１１）を形成し、異方性エツチング手段により
ワード線パターンの上面及び側面にＳｉＯ□層１１ａり
しくはＳｉＯ□層１１ｂを残留せしめ（公知技術）、表
面力１．色縁層となるＳｉＯ□層＋１（ｌｌａ、　ｌｌ
ｂ　）に覆われたＴｉＳｉ２よりなるワード綿１０Ａ、
ＩＯＢ等を形成する。

この際ツーｌ：線に覆われないＳｉ基板１面及びトレン
チ４に押込まれたポリＳｉ層７の表面は露出される。

第２図（「）参照 次いで通常の方法によりワード線（ゲート電極）をマス
クにして燐または砒素を選択的にイオン注入してｎ＋型
ソース／ドレイン領域９Ａ及び９Ｂを形成する。この際
トレンチ４内に押込まれたｎ゛型ボ’ＪＳｉ層７にもｎ
型の不純物導入領域９ｃが形成される。

次いで選択気相成長手段により上記基板上に厚さ４００
０人程度０厚を高濃度にドープしたｎ゛型のポリＳｉ層
の選択成長を行う。

この際ＳｉＯ□層１１及び３上にはポリＳｉ層は成長せ
ず、Ｓｉ面が表出するソース／トレイン領域６Ａ、６Ｂ
及びｎ゛型ポリＳｉ層７即ち蓄積電極」二面のｎ型不純
物導入領域９Ｃ上にｎ“型ポリＳｉよりなる第３の導電
層１２八及び１２Ｂが形成される。なお表出している誘
電体層６の端部には該ｎ゛型ポリＳｉ層は成長しないが
、その厚さが１００人程大成極めて接近しているのでソ
ース／ドレイン領域６Ｂ−にのポリＳｉ層と蓄積電極７
上のポリＳｉ層と番４連続した第３の導電層１２８とな
り、ソース／トレイン領域６Ｂと蓄積電極７の導通がと
られる。

第１図参照 以後通常の方法により、基板全面に層間絶縁層Ｉ３を被
着し、ビット線がセルにコンタクトするソース／ドレイ
ン領域６Ａ上にコンタクト窓１４を開け、へ１等よりな
るビット線１５を形成する。

このようにして完成した本発明に係るメモリセルは、次
のような特徴を有する。

■　蓄積キャパシタのセルプレート（対向電極）は基板
自体である。このため基板を接地すれば対向電極電位は
極めて安定し、いわゆる電圧ハンプによる動作マージン
の減少や誤動作がない。

■　基板は１つの大きな等電位の電極板であって、キャ
パシタ間がどんなに接近してもその間の］−Ｙ′Ｉ−が
−切ない。

この干渉とは、キャパシタ間のパンチスルーによる電荷
のリーク、及び間が空乏層で接することによって一方の
キャパシタで起こった充電・放電による電位変化が静電
結合により他のキャパシタに及んで、その蓄積電荷量を
変調してしまうことである。

■　蓄積電極は絶縁層で囲まれ、基板内に空乏層を大き
く拡げることがないため、ソフトエラーの障害を起こし
難い。

■　蓄積キャパシタはｎ゛型ポリＳｉ層〜誘電体層〜ｐ
゛型ポリＳｉ層よりなり、反転層を用いていないので書
込み電圧の損失はない。

■　ｎ＋型半導体〜誘電体層〜ｐ゛型半導体　構造のキ
ャパシタでは、蓄積電極に電圧が加わると半導体側に空
乏層が発生する。

ｎ　＋　、ｐ　＋の濃度が低いと空乏層は誘電体層に重
なり、蓄積容量が電圧依存性を持って実効的容量が減っ
てしまうという不利な一面を持っているが、ｎ　＋　、
ｐ　＋の濃度を高くすると大きな欠点にはならない。

この構造はむしろ、規定以上の高電圧が加えられた時に
、空乏層が伸びて絶縁層中の電界を緩和するので、キャ
パシタがブレークダウンしにくく、耐圧が高くとれる利
点がある。

■　この構造は、トランジスタのソース／トレイン領域
の下にキャパシタが埋込まれて形成されるため、メモリ
セルはほぼトランジスタ１個分の大きさでセル自体が従
来に比べ大幅に縮小される。

そして更に本発明の構造においては、従来セルにおいて
基板上に形成されていたセルプレートがないのでセルプ
レートとキャパシタ及びトランジスタ間の位置合わせの
ための寸法余裕をとる必要がなく、且つソース／ドレイ
ン領域と蓄積電極との接続も、マスクプロセスを用いず
隣接するワード線同士の間隔部においてワード線に自己
整合して形成されるので、一層のセルの小型化及びセル
間隔の縮小が図れる。

なお、本発明の構造は上記実施例に限らず、エピタキシ
ャル層、ウェル内に形成されるＤＲＡＭセルにも適用さ
れる。

また上記実施例と反対導電型のＤＲＡＭセルにも適用さ
れる。

〔発明の効果〕

以上説明したように本発明によれば、安定性の高い、キ
ャパシタ間の干渉のない、キャパシタ耐圧の高い、１肢
細化、高集積化が可能なトレンチキャパシタ構造の１１
　ＲＡ　Ｍセルが得られる。

【図面の簡単な説明】

第１図は本発明の一実施例によるＩ・レンチキャパシタ
セルを模式的に示す平面図ｆ８＋及び側断面図（ｂｌ、 遣方法の一例を示す工程平面図及び工程断面図、第３図
は従来のトレンチキャパシタセルの模式側断面図である
。 図において、 ■は半導体基板でｐ−３ｉ基板、 ２は耐酸化膜で５ｉＪａ層、 ３はフィールド絶縁膜層でＳｉＯ□層、４は溝（トレン
チ）、 ５は第１の導電層でｐ゛型ポリＳｉよりなろセルプレー
ト（幻向電極）、 ６は窒化珪素（ＳｉＪ＜）よりなる誘電体層、７は第２
の導電層でｎ＋型ポリＳｉよりなる蓄積電極、 ８はゲート絶縁層で５ｉ０２層、 ９＾、９Ｂは ｎ＋型ソース／ドレイン（Ｓ／Ｄ）　？ｉＩ￥域、９Ｃ
はｎ゛型不純物導入領域。 １０Ａ　、ＩＯＢはＴｉＳｉ２層よりなるワード線、】
１はＳｉＯ□絶縁層、 １２Ａ　、１２Ｂは ｎ°型ポリＳｉ層よりなる第３の導電層、１３は層間絶
縁層、 １４は配線コンタクト窓、 １５はアルミニウム（＾１）よりなるビット線を示す。 乙 （ａ）　　　＋　　ｆｉ初　　足つ 木仝ｇ胎ルン錦ル ％７ （Ｉ））　　イ―・ｊ　酎ｉ　　図 ぐシタでルー模式■口 図

Claims (1)

1. 【特許請求の範囲】 一導電型半導体基体（１）と、該半導体基体（１）に形
   成された溝（４）と、該溝（４）の開口部近傍領域を除
   く内面全域に形成された一導電型の第１の導電層（５）
   と、該溝（４）内に露出する該第１の導電層（５）及び
   該半導体基体（１）の表面上に形成された誘電体層（６
   ）と、該溝（４）内に該誘電体層（６）を介して埋込ま
   れた反対導電型の第２の導電層（７）とよりなる蓄積キ
   ャパシタと、 該一導電型半導体基体（１）に形成され、且つ一方の反
   対導電型ソース／ドレイン領域（９Ｂ）が、該誘電体層
   （６）を介して該蓄積キャパシタの第２の導電層（７）
   に接する反対導電型チャネルＭＩＳトランジスタとを有
   し、 該蓄積キャパシタの第２の導電層（７）が、該ＭＩＳト
   ランジスタの該一方の反対導電型ソース／ドレイン領域
   （９Ｂ）の表面と該誘電体層（６）の端面及び該第２の
   導電層（７）の表面上に直に接して延在し、且つ該反対
   導電型不純物を含む第３の導電層（１２Ｂ）により、該
   ＭＩＳトランジスタの該一方のソース／ドレイン領域（
   ９Ｂ）に電気的に接続されてなることを特徴とするダイ
   ナミックランダムアクセスメモリ。