JPS594170A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS594170A JPS594170A JP57115036A JP11503682A JPS594170A JP S594170 A JPS594170 A JP S594170A JP 57115036 A JP57115036 A JP 57115036A JP 11503682 A JP11503682 A JP 11503682A JP S594170 A JPS594170 A JP S594170A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置、特に二重ゲート構造をもつ不揮
発性半導体記憶装置の製造方法に関するものである。
発性半導体記憶装置の製造方法に関するものである。
従来例によるこの種の不揮発性半導体記憶装置の製造方
法を第１図（ａ） 、 （ｂ）に示す。すなわち、シリ
コン基板ｆｉｌ上に、第１ゲート酸化膜（２）、第１ゲ
ート多結晶シリコン膜（３）、第２ゲート酸化膜（４）
。
法を第１図（ａ） 、 （ｂ）に示す。すなわち、シリ
コン基板ｆｉｌ上に、第１ゲート酸化膜（２）、第１ゲ
ート多結晶シリコン膜（３）、第２ゲート酸化膜（４）
。
および第２ゲート多結晶シリコン膜（５）を自己整合に
より形成したのち、Ｐ ｒ Ａ ｓ ｅ Ｂなどを熱拡
散法。
より形成したのち、Ｐ ｒ Ａ ｓ ｅ Ｂなどを熱拡
散法。
イオン注入法などにより、シリコン基板＋１１上に高濃
度に導入して、ソース、ドレイン領域（６）を形成し、
ついで気相成長法により、例えば７モル係のＰを含むＰ
ＳＧ膜（７）を７０００Ｈの厚さに成長させ、さらにこ
れを例えば１０００ ｔ：’ 、 ）（２７ｏ２ 雰
囲気中で熱処理することによってとのＰＳＧ膜（力を平
坦化し、この平坦化によりその後に形成するＡ１配線層
の断線、短絡を防止するようＫしている。ちなみＫこの
ようにして形成される３靴幅のＡＪ配線の断線率は、３
×３？ａｌのチップ、４インチウェハにあって５％程度
である。
度に導入して、ソース、ドレイン領域（６）を形成し、
ついで気相成長法により、例えば７モル係のＰを含むＰ
ＳＧ膜（７）を７０００Ｈの厚さに成長させ、さらにこ
れを例えば１０００ ｔ：’ 、 ）（２７ｏ２ 雰
囲気中で熱処理することによってとのＰＳＧ膜（力を平
坦化し、この平坦化によりその後に形成するＡ１配線層
の断線、短絡を防止するようＫしている。ちなみＫこの
ようにして形成される３靴幅のＡＪ配線の断線率は、３
×３？ａｌのチップ、４インチウェハにあって５％程度
である。
ここでこのようにＰＳＧ膜によりＡＪ配線工程前の表面
平坦化を図るためには、ＰＳＧ膜に高濃度ＫＰを添加す
る必要がある。しかし一方、高濃度ＫＰを添加したＰＳ
Ｇ膜は、分極現象とか不純物イオンの移動を生じ易くな
って、この種の高電界を利用する二重ゲート構造の不揮
発性半導体記憶装置にあっては、信頼性の低下を招くと
いう不都合があった。
平坦化を図るためには、ＰＳＧ膜に高濃度ＫＰを添加す
る必要がある。しかし一方、高濃度ＫＰを添加したＰＳ
Ｇ膜は、分極現象とか不純物イオンの移動を生じ易くな
って、この種の高電界を利用する二重ゲート構造の不揮
発性半導体記憶装置にあっては、信頼性の低下を招くと
いう不都合があった。
この発明は従来のこのような高濃度にＰを添加したＰＳ
Ｃ，膜の欠点に鑑み、ＰＳＣ膜に低濃度にＰおよびＢを
添加することにより、所定の表面平坦化を得ると共に、
併せて分極現象、不純物イオンの移動を抑制して、この
種の二重ゲート構造の不揮発性半導体記憶装置の信頼性
を向上させたものである。
Ｃ，膜の欠点に鑑み、ＰＳＣ膜に低濃度にＰおよびＢを
添加することにより、所定の表面平坦化を得ると共に、
併せて分極現象、不純物イオンの移動を抑制して、この
種の二重ゲート構造の不揮発性半導体記憶装置の信頼性
を向上させたものである。
以下、この発明方法の一実施例につき、第２図（ａ）
、 （ｂ）を参照して詳細に説明する。
、 （ｂ）を参照して詳細に説明する。
この実施例方法においても、まず従来と同様にシリコン
基板（匡Ｅに、第１ゲート酸化膜（２）、第１ゲート多
結晶シリコン膜（３）、第２ゲート酸化膜（４）および
第２ゲート多結晶シリコン膜（５）を自己整合により形
成したのち、Ｐ 、 Ａｓ、Ｂなどを熱拡散法イオン注
入法などにより、シリコン基板ｉｌｌ上に高濃度に導入
して、ソース・ドレイン領域（６）を形成する。
基板（匡Ｅに、第１ゲート酸化膜（２）、第１ゲート多
結晶シリコン膜（３）、第２ゲート酸化膜（４）および
第２ゲート多結晶シリコン膜（５）を自己整合により形
成したのち、Ｐ 、 Ａｓ、Ｂなどを熱拡散法イオン注
入法などにより、シリコン基板ｉｌｌ上に高濃度に導入
して、ソース・ドレイン領域（６）を形成する。
続いてこの実施例方法では、これを例えば９５０１ 、
１１２７゜２雰囲気中で熱処理することにより、前記第
１および第２ゲート多結晶シリコン膜（３）。
１１２７゜２雰囲気中で熱処理することにより、前記第
１および第２ゲート多結晶シリコン膜（３）。
（５）の露出部、ならびに基板（１）のソース・ドレ・
ｆン領域ｆ６Ｌ）、に薄い第３の酸化シリコン膜（８）
を形成させ、さらにこれらの上に気相成長法により、例
えば２モル係のＰ、１モル係のＢをそれぞれに含むＰＳ
Ｃ膜（９）を７００ＯＡの厚さに成長させ、かつこれを
例えば９５０Ｃ１Ｈ２１０２雰囲気中で熱処理すること
によりとのＰＳＣ膜（９）の表面平坦化を計ったもので
ある。
ｆン領域ｆ６Ｌ）、に薄い第３の酸化シリコン膜（８）
を形成させ、さらにこれらの上に気相成長法により、例
えば２モル係のＰ、１モル係のＢをそれぞれに含むＰＳ
Ｃ膜（９）を７００ＯＡの厚さに成長させ、かつこれを
例えば９５０Ｃ１Ｈ２１０２雰囲気中で熱処理すること
によりとのＰＳＣ膜（９）の表面平坦化を計ったもので
ある。
との実施例方法においても、その後、前記平坦化され九
ＰＳＧ膜（９）上に形成される３／ｊｍ幅のＡｊ配線の
断線率は、従来例と同様に３×３咽のチップ。
ＰＳＧ膜（９）上に形成される３／ｊｍ幅のＡｊ配線の
断線率は、従来例と同様に３×３咽のチップ。
４インチウェハにあって５％程度であった。
以上詳述したようにこの発明方法によれば、二重ゲート
構造、およびソース・ドレイン領域形成後に、熱酸化法
により薄い酸化シリコン膜を形成させ、ついで表面保護
、安定化膜の表面平坦化を計るに当って、間膜に低濃度
にＢを添加することにより、高濃度にＰを含ま々い酸化
シリコン膜の使用が可能となり、この種の二重ゲート構
造の不揮発性半導体記憶装置の記憶保持特性、ならびに
高温での長時間読み出し特性を改善でき、ひいては装置
の信頼性を向上し得るものである。
構造、およびソース・ドレイン領域形成後に、熱酸化法
により薄い酸化シリコン膜を形成させ、ついで表面保護
、安定化膜の表面平坦化を計るに当って、間膜に低濃度
にＢを添加することにより、高濃度にＰを含ま々い酸化
シリコン膜の使用が可能となり、この種の二重ゲート構
造の不揮発性半導体記憶装置の記憶保持特性、ならびに
高温での長時間読み出し特性を改善でき、ひいては装置
の信頼性を向上し得るものである。
第１図（ａ） 、 ０】）は従来例による二重ゲート構
造の不揮発性半導体記憶装置の製造方法を示す断面図、
第２図（ａ） 、 （ｂ）はこの発明の一実施例による
二重ゲート構造の不揮発性半導体記憶装置の製造方法を
示す断面図である。 ［１１・・・・シリコン基板、（２）・・・・第１ゲー
ト酸化膜、（３）・・・・第１ゲート多結晶シリコン膜
、（４）・・・・第２ゲート酸化膜、（５）・・・・第
２ゲート多結晶シリコン膜、（６）・・・・ソース・ド
レイン領域、（８）・・・・酸化シリコン膜、（９）・
・嚇・ＰＳＣ膜。 代理人 葛 野 信 −
造の不揮発性半導体記憶装置の製造方法を示す断面図、
第２図（ａ） 、 （ｂ）はこの発明の一実施例による
二重ゲート構造の不揮発性半導体記憶装置の製造方法を
示す断面図である。 ［１１・・・・シリコン基板、（２）・・・・第１ゲー
ト酸化膜、（３）・・・・第１ゲート多結晶シリコン膜
、（４）・・・・第２ゲート酸化膜、（５）・・・・第
２ゲート多結晶シリコン膜、（６）・・・・ソース・ド
レイン領域、（８）・・・・酸化シリコン膜、（９）・
・嚇・ＰＳＣ膜。 代理人 葛 野 信 −
Claims (1)
- 二重ゲート構造をもつ不揮発性半導体記憶装置の製造方
法において、二重ゲート構造、およびソース・ドレイン
領域の形成後に、熱酸化法により薄い酸化シリコン膜を
形成し、ついで化学気相成長法により低濃度にＢ１およ
びＰを添加した表面保護、安定化膜を成長させ、かつ高
温熱処理により同膜表面を平坦化することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115036A JPS594170A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115036A JPS594170A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63305487A Division JPH02374A (ja) | 1988-12-01 | 1988-12-01 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594170A true JPS594170A (ja) | 1984-01-10 |
| JPS636155B2 JPS636155B2 (ja) | 1988-02-08 |
Family
ID=14652610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115036A Granted JPS594170A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594170A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0280276A2 (en) * | 1987-02-27 | 1988-08-31 | Kabushiki Kaisha Toshiba | Ultraviolet erasable nonvolatile semiconductor memory device and manufacturing method therefor |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3673679A (en) * | 1970-12-01 | 1972-07-04 | Texas Instruments Inc | Complementary insulated gate field effect devices |
| JPS5221783A (en) * | 1975-08-13 | 1977-02-18 | Toshiba Corp | Unit and producing system of semiconductor |
| JPS5591877A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS56116670A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| JPS5713772A (en) * | 1980-06-30 | 1982-01-23 | Hitachi Ltd | Semiconductor device and manufacture thereof |
-
1982
- 1982-06-30 JP JP57115036A patent/JPS594170A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3673679A (en) * | 1970-12-01 | 1972-07-04 | Texas Instruments Inc | Complementary insulated gate field effect devices |
| JPS5221783A (en) * | 1975-08-13 | 1977-02-18 | Toshiba Corp | Unit and producing system of semiconductor |
| JPS5591877A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS56116670A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| JPS5713772A (en) * | 1980-06-30 | 1982-01-23 | Hitachi Ltd | Semiconductor device and manufacture thereof |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0280276A2 (en) * | 1987-02-27 | 1988-08-31 | Kabushiki Kaisha Toshiba | Ultraviolet erasable nonvolatile semiconductor memory device and manufacturing method therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS636155B2 (ja) | 1988-02-08 |
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