JPS636155B2 - - Google Patents
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- JPS636155B2 JPS636155B2 JP57115036A JP11503682A JPS636155B2 JP S636155 B2 JPS636155 B2 JP S636155B2 JP 57115036 A JP57115036 A JP 57115036A JP 11503682 A JP11503682 A JP 11503682A JP S636155 B2 JPS636155 B2 JP S636155B2
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- 239000004065 semiconductor Substances 0.000 claims description 10
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Description
【発明の詳細な説明】
この発明は半導体装置、特に二重ゲート構造を
もつ不揮発性半導体記憶装置の製造方法に関する
ものである。
もつ不揮発性半導体記憶装置の製造方法に関する
ものである。
従来例によるこの種の不揮発性半導体記憶装置
の製造方法を第１図ａ，ｂに示す。すなわち、シ
リコン基板１上に、第１ゲート酸化膜２、第１ゲ
ート多結晶シリコン膜３、第２ゲート酸化膜４、
および第２ゲート多結晶シリコン膜５を自己整合
により形成したのち、Ｐ、As、Ｂなどを熱拡散
法、イオン注入法などにより、シリコン基板１上
に高濃度に導入して、ソース、ドレイン領域６を
形成し、ついで気相成長法により、例えば７モル
％のＰを含むPSG膜７を7000Åの厚さに成長さ
せ、さらにこれを例えば1000℃、H2／O2雰囲気
中で熱処理することによつてこのPSG膜７を平
坦化し、この平坦化によりその後に形成するAl
配線層の断線、短絡を防止するようにしている。
ちなみにこのようにして形成される3μｍ幅のAl
配線の断線率は、３×３mmのチツプ、４インチウ
エハにあつて５％程度である。
の製造方法を第１図ａ，ｂに示す。すなわち、シ
リコン基板１上に、第１ゲート酸化膜２、第１ゲ
ート多結晶シリコン膜３、第２ゲート酸化膜４、
および第２ゲート多結晶シリコン膜５を自己整合
により形成したのち、Ｐ、As、Ｂなどを熱拡散
法、イオン注入法などにより、シリコン基板１上
に高濃度に導入して、ソース、ドレイン領域６を
形成し、ついで気相成長法により、例えば７モル
％のＰを含むPSG膜７を7000Åの厚さに成長さ
せ、さらにこれを例えば1000℃、H2／O2雰囲気
中で熱処理することによつてこのPSG膜７を平
坦化し、この平坦化によりその後に形成するAl
配線層の断線、短絡を防止するようにしている。
ちなみにこのようにして形成される3μｍ幅のAl
配線の断線率は、３×３mmのチツプ、４インチウ
エハにあつて５％程度である。
ここでこのようにPSG膜によりAl配線工程前
の表面平坦化を図るためには、PSG膜に高濃度
にＰを添加する必要がある。しかし一方、高濃度
にＰを添加したPSG膜は、分極現象とか不純物
イオンの移動を生じ易くなつて、この種の高電界
を利用する二重ゲート構造の不揮発性半導体記憶
装置にあつては、信頼性の低下を招くという不都
合があつた。
の表面平坦化を図るためには、PSG膜に高濃度
にＰを添加する必要がある。しかし一方、高濃度
にＰを添加したPSG膜は、分極現象とか不純物
イオンの移動を生じ易くなつて、この種の高電界
を利用する二重ゲート構造の不揮発性半導体記憶
装置にあつては、信頼性の低下を招くという不都
合があつた。
この発明は従来のこのような高濃度にＰを添加
したPSG膜の欠点に鑑み、PSG膜に低濃度にＰ
およびＢを添加することにより、所定の表面平坦
化を得ると共に、併せて分極現象、不純物イオン
の移動を抑制して、この種の二重ゲート構造の不
揮発性半導体記憶装置の信頼性を向上させたもの
である。
したPSG膜の欠点に鑑み、PSG膜に低濃度にＰ
およびＢを添加することにより、所定の表面平坦
化を得ると共に、併せて分極現象、不純物イオン
の移動を抑制して、この種の二重ゲート構造の不
揮発性半導体記憶装置の信頼性を向上させたもの
である。
以下、この発明方法の一実施例につき、第２図
ａ，ｂを参照して詳細に説明する。
ａ，ｂを参照して詳細に説明する。
この実施例方法においても、まず従来と同様に
シリコン基板１上に、第１ゲート酸化膜２、第１
ゲート多結晶シリコン膜３、第２ゲート酸化膜
４、および第２ゲート多結晶シリコン膜５を自己
整合により形成したのち、Ｐ、As、Ｂなどを熱
拡散法、イオン注入法などにより、シリコン基板
１上に高濃度に導入して、ソース、ドレイン領域
６を形成する。
シリコン基板１上に、第１ゲート酸化膜２、第１
ゲート多結晶シリコン膜３、第２ゲート酸化膜
４、および第２ゲート多結晶シリコン膜５を自己
整合により形成したのち、Ｐ、As、Ｂなどを熱
拡散法、イオン注入法などにより、シリコン基板
１上に高濃度に導入して、ソース、ドレイン領域
６を形成する。
続いてこの実施例方法では、これを例えば950
℃、H2／O2雰囲気中で熱処理することにより、
前記第１および第２ゲート多結晶シリコン膜３，
５の露出部、ならびに基板１のソース・ドレイン
領域６上に薄い第３の酸化シリコン膜８を形成さ
せ、さらにこれらの上に気相成長法により、例え
ば２モル％のＰ、１モル％のＢをそれぞれに含む
PSG膜９を7000Åの厚さに成長させ、かつこれ
を例えば950℃、H2／O2雰囲気中で熱処理するこ
とによりこのPSG膜９の表面平坦化を計つたも
のである。
℃、H2／O2雰囲気中で熱処理することにより、
前記第１および第２ゲート多結晶シリコン膜３，
５の露出部、ならびに基板１のソース・ドレイン
領域６上に薄い第３の酸化シリコン膜８を形成さ
せ、さらにこれらの上に気相成長法により、例え
ば２モル％のＰ、１モル％のＢをそれぞれに含む
PSG膜９を7000Åの厚さに成長させ、かつこれ
を例えば950℃、H2／O2雰囲気中で熱処理するこ
とによりこのPSG膜９の表面平坦化を計つたも
のである。
この実施例方法においても、その後、前記平坦
化されたPSG膜９上に形成される3μｍ幅のAl配
線の断線率は、従来例と同様に３×３mmのチツ
プ、４インチウエハにあつて５％程度であつた。
化されたPSG膜９上に形成される3μｍ幅のAl配
線の断線率は、従来例と同様に３×３mmのチツ
プ、４インチウエハにあつて５％程度であつた。
以上詳述したようにこの発明方法によれば、二
重ゲート構造、およびソース・ドレイン領域形成
後に、熱酸化法により薄い酸化シリコン膜を形成
させ、ついで表面保護、安定化膜の表面平坦化を
計るに当つて、同膜に低濃度にＢを添加すること
により、高濃度にＰを含まない酸化シリコン膜の
使用が可能となり、この種の二重ゲート構造の不
揮発性半導体記憶装置の記憶保持特性、ならびに
高温での長時間読み出し特性を改善でき、ひいて
は装置の信頼性を向上し得るものである。
重ゲート構造、およびソース・ドレイン領域形成
後に、熱酸化法により薄い酸化シリコン膜を形成
させ、ついで表面保護、安定化膜の表面平坦化を
計るに当つて、同膜に低濃度にＢを添加すること
により、高濃度にＰを含まない酸化シリコン膜の
使用が可能となり、この種の二重ゲート構造の不
揮発性半導体記憶装置の記憶保持特性、ならびに
高温での長時間読み出し特性を改善でき、ひいて
は装置の信頼性を向上し得るものである。
第１図ａ，ｂは従来例による二重ゲート構造の
不揮発性半導体記憶装置の製造方法を示す断面
図、第２図ａ，ｂはこの発明の一実施例による二
重ゲート構造の不揮発性半導体記憶装置の製造方
法を示す断面図である。 １……シリコン基板、２……第１ゲート酸化
膜、３……第１ゲート多結晶シリコン膜、４……
第２ゲート酸化膜、５……第２ゲート多結晶シリ
コン膜、６……ソース・ドレイン領域、８……酸
化シリコン膜、９……PSG膜。
不揮発性半導体記憶装置の製造方法を示す断面
図、第２図ａ，ｂはこの発明の一実施例による二
重ゲート構造の不揮発性半導体記憶装置の製造方
法を示す断面図である。 １……シリコン基板、２……第１ゲート酸化
膜、３……第１ゲート多結晶シリコン膜、４……
第２ゲート酸化膜、５……第２ゲート多結晶シリ
コン膜、６……ソース・ドレイン領域、８……酸
化シリコン膜、９……PSG膜。
Claims (1)
- １ 二重ゲート構造をもつ不揮発性半導体記憶装
置の製造方法において、二重ゲート構造、および
ソース・ドレイン領域の形成後に、熱酸化法によ
り薄い酸化シリコン膜を形成し、ついで化学気相
成長法により低濃度にＢ、およびＰを添加した表
面保護、安定化膜を成長させ、かつ高温熱処理に
より同膜表面を平坦化することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115036A JPS594170A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115036A JPS594170A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63305487A Division JPH02374A (ja) | 1988-12-01 | 1988-12-01 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594170A JPS594170A (ja) | 1984-01-10 |
| JPS636155B2 true JPS636155B2 (ja) | 1988-02-08 |
Family
ID=14652610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115036A Granted JPS594170A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594170A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0280276B1 (en) * | 1987-02-27 | 1993-05-19 | Kabushiki Kaisha Toshiba | Ultraviolet erasable nonvolatile semiconductor memory device and manufacturing method therefor |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3673679A (en) * | 1970-12-01 | 1972-07-04 | Texas Instruments Inc | Complementary insulated gate field effect devices |
| JPS5221783A (en) * | 1975-08-13 | 1977-02-18 | Toshiba Corp | Unit and producing system of semiconductor |
| JPS5591877A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS56116670A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| JPS5713772A (en) * | 1980-06-30 | 1982-01-23 | Hitachi Ltd | Semiconductor device and manufacture thereof |
-
1982
- 1982-06-30 JP JP57115036A patent/JPS594170A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3673679A (en) * | 1970-12-01 | 1972-07-04 | Texas Instruments Inc | Complementary insulated gate field effect devices |
| JPS5221783A (en) * | 1975-08-13 | 1977-02-18 | Toshiba Corp | Unit and producing system of semiconductor |
| JPS5591877A (en) * | 1978-12-30 | 1980-07-11 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS56116670A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| JPS5713772A (en) * | 1980-06-30 | 1982-01-23 | Hitachi Ltd | Semiconductor device and manufacture thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS594170A (ja) | 1984-01-10 |
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