KR20230022718A - 수직형 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 신뢰성을 향상시킬 수 있는 수직형 반도체장치 및 그 제조 방법에 관한 것으로서, 본 기술에 따른 수직형 반도체 장치 제조 방법은 반도체 기판 상부에 소스희생층을 포함하는 하부 레벨 스택을 형성하는 단계; 상기 하부 레벨 스택 상에 절연층들 및 희생층들을 포함하는 교번 스택을 형성하는 단계; 상기 교번 스택 및 하부 레벨 스택을 관통하는 채널층을 포함하는 수직 채널 구조물을 형성하는 단계; 상기 교번 스택을 관통하되 상기 소스희생층을 노출시키는 슬릿을 형성하는 단계; 상기 소스희생층을 제거하여 상기 슬릿으로부터 연장되는 수평형 리세스를 형성하는 단계; 상기 수평형 리세스를 채우면서 상기 채널층의 일부분에 접속되는 제1콘택층을 형성하는 단계; 상기 제1콘택층의 노출면 상에 선택적으로 제2콘택층을 형성하는 단계; 및 상기 제2콘택층 상에 선택적으로 케미컬 배리어층을 형성하는 단계를 포함할 수 있다.

Description

수직형 반도체 장치 및 그 제조 방법{VERTICAL SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로 수직형 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치 등의 전자 장치 제조에서는 3차원 구조(Three dimensional structure) 또는 고종횡비 구조(high aspect ratio structure)를 위한 갭필(gapfill)이 필요하다. 고종횡비 구조의 갭필은, 예를 들면, 수직형 반도체장치의 제조에서 수행되고 있다.
반도체 장치 등의 전자 장치 제조에서는 3차원 구조(Three dimensional structure) 또는 고종횡비 구조(high aspect ratio structure)를 위한 갭필(gapfill)이 필요하다. 고종횡비 구조의 갭필은, 예를 들면, 수직형 반도체장치의 제조에서 수행되고 있다.
본 발명의 실시예에 따른 수직형 반도체 장치 제조 방법은 반도체 기판 상부에 소스희생층을 포함하는 하부 레벨 스택을 형성하는 단계; 상기 하부 레벨 스택 상에 절연층들 및 희생층들을 포함하는 교번 스택을 형성하는 단계; 상기 교번 스택 및 하부 레벨 스택을 관통하는 채널층을 포함하는 수직 채널 구조물을 형성하는 단계; 상기 교번 스택을 관통하되 상기 소스희생층을 노출시키는 슬릿을 형성하는 단계; 상기 소스희생층을 제거하여 상기 슬릿으로부터 연장되는 수평형 리세스를 형성하는 단계; 상기 수평형 리세스를 채우면서 상기 채널층의 일부분에 접속되는 제1콘택층을 형성하는 단계; 상기 제1콘택층의 노출면 상에 선택적으로 제2콘택층을 형성하는 단계; 및 상기 제2콘택층 상에 선택적으로 케미컬 배리어층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 수직형 반도체 장치 제조 방법은 반도체 기판 상부에 소스희생층을 포함하는 하부 레벨 스택을 형성하는 단계; 상기 하부 레벨 스택 상에 절연층들 및 희생층들을 포함하는 교번 스택을 형성하는 단계; 상기 교번 스택 및 하부 레벨 스택을 관통하는 채널층을 포함하는 수직 채널 구조물을 형성하는 단계; 상기 교번 스택을 관통하되 상기 소스희생층을 노출시키는 슬릿을 형성하는 단계; 상기 소스희생층을 제거하여 상기 슬릿으로부터 연장되는 수평형 리세스를 형성하는 단계; 상기 수평형 리세스를 채우면서 상기 채널층의 일부분에 접속되는 콘택층을 형성하는 단계; 상기 콘택층의 노출면 상에 선택적으로 케미컬 배리어층을 형성하는 단계; 및 상기 상위 레벨 스택의 희생층들을 게이트전극들로 치환하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 수직형 반도체 장치는 반도체 기판 상부의 절연층들과 게이트전극들이 교번하여 적층된 교번 스택; 상기 교번스택 및 소스채널콘택층을 관통하는 수직 채널층; 상기 반도체 기판과 상기 교번 스택 사이에 위치하되 상기 수직 채널층에 접속된 소스채널콘택층; 및 상기 소스채널콘택층 상의 케미컬 배리어층을 포함할 수 있다.
본 기술은 선택적 폴리실리콘 성장을 통해 소스콘택층을 형성하므로 보이드의 노출을 방지할 수 있고, 후속 공정에서의 벤딩(Bending)에 의한 보이드의 확대를 제어할 수 있다.
또한, 본 기술은 선택적 증착에 의해 케미컬배리어층을 형성하므로 후속 공정에서 침투하는 케미컬을 차단할 수 있어 채널층의 단선을 방지할 수 있다.
도 1 및 도 2는 일 실시예에 따른 수직형 반도체 장치를 설명하기 위한 도면이다.
도 3 내지 도 13은 일 실시예에 따른 수직형 반도체 장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 14 내지 도 17은 다른 실시예에 따른 수직형 반도체 장치를 제조하는 방법을 설명하기 위한 도면이다.
도 18 내지 도 20은 다른 실시예에 따른 수직형 반도체 장치를 제조하는 방법을 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1 및 도 2는 일 실시예에 따른 수직형 반도체 장치를 설명하기 위한 도면이다. 도 2는 도 1의 A-A'선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 수직형 반도체 장치(100)는 반도체 기판(101), 반도체 기판(101) 상부에 형성된 하부 레벨 스택(110) 및 하부 레벨 스택(110) 상부의 교번 스택(120)을 포함할 수 있다. 하부 레벨 스택(110)은 소스층들(111, 112) 및 소스채널콘택층(110S)을 포함할 수 있다.
교번 스택(120)은 절연층들(121) 및 게이트전극들(122)이 교번하여 적층될 수 있다. 절연층들(121) 중 최하위 절연층은 나머지 절연층들보다 더 두꺼울 수 있다. 절연층들(121)은 실리콘산화물을 포함할 수 있고, 게이트전극들(122)은 금속-베이스 물질을 포함할 수 있다. 게이트전극들(122)은 텅스텐 또는 티타늄질화물과 텅스텐의 스택을 포함할 수 있다.
수직형 반도체 장치(100)는 교번 스택(120)을 관통하는 수직 채널 구조물(130)을 더 포함할 수 있다. 수직 채널 구조물(130)은 메모리층(131), 채널층(132) 및 코어절연층(133)을 포함할 수 있다. 코어절연층(133)은 채널층(132)의 내부 공간을 채울 수 있고, 메모리층(131)은 채널층(132)의 외벽을 서라운딩할 수 있다. 수직 채널 구조물(130)의 하부(Lower portion)는 하부 레벨 스택(110)을 관통하여 반도체 기판(101)에 랜딩될 수 있다. 수직 채널 구조물(130)의 상부(upper portion)는 교번 스택(120)을 관통할 수 있다.
수직형 반도체 장치(100)는 교번 스택(120)을 관통하는 슬릿(140)을 더 포함할 수 있다. 슬릿(140)은 수직 채널 구조물(130)로부터 이격될 수 있다. 슬릿(140)은 트렌치 형상일 수 있다. 슬릿(140) 내에 복수의 서포터들(150)이 형성될 수 있다. 서포터들(150)은 하부 레벨 스택(110)을 관통하는 필라 형상일 수 있다. 탑뷰로 볼 때, 슬릿(140)은 트렌치 형상일 수 있고, 서포터들(150)은 슬릿(140) 아래의 하부 레벨 스택(110)을 관통할 수 있다. 서포터들(150)은 절연물질을 포함할 수 있다.
하부 레벨 스택(110)에 대해 자세히 살펴보면 다음과 같다.
하부 레벨 스택(110)은 소스층들(111, 112) 및 소스층들(111, 112) 사이의 소스채널콘택층(110S)을 포함할 수 있다. 소스층들(111, 112)은 하부 소스층(111)과 상부 소스층(112)을 포함할 수 있다. 하부 레벨 스택(110)은 수평형 리세스(115)를 더 포함할 수 있고, 수평형 리세스(115)는 하부 소스층(111)과 상부 소스층(112) 사이에 정의될 수 있다. 소스채널콘택층(110S)은 하부 소스층(111)과 상부 소스층(112) 사이에 형성될 수 있다. 소스채널콘택층(110S)의 일부분은 수평형 리세스(115)를 채울 수 있다. 하부 소스층(111) 및 상부 소스층(112)은 동일 물질일 수 있고, 폴리실리콘과 같은 반도체물질을 포함할 수 있다. 소스채널콘택층(110S)은 실리콘과 같은 반도체물질을 포함할 수 있다.
소스채널콘택층(110S)은 제1실리콘층(113)과 제2실리콘층(114)을 포함할 수 있다. 제1실리콘층(113)은 수평형 리세스(115)를 채울 수 있다. 제1실리콘층(113)은 수직 채널 구조물(130)의 채널층(132)에 직접 접촉될 수 있다. 제2실리콘층(114)은 제1실리콘층(113)의 측벽들에 접촉하면서 슬릿(140)의 일부분을 채우도록 연장될 수 있다.
제1실리콘층(113)과 제2실리콘층(114)은 서로 다른 결정상을 갖는 실리콘층일 수 있다. 제1실리콘층(113)은 결정질 실리콘층일 수 있고, 제2실리콘층(114)은 단결정 실리콘층일 수 있다. 제1실리콘층(113)은 폴리실리콘층일 수 있고, 제2실리콘층(114)은 에피택셜 폴리실리콘층일 수 있다.
제1실리콘층(113)은 증착형 폴리실리콘층(deposition-type poly silicon)일 수 있고, 제2 실리콘층(114)은 선택적 폴리실리콘 성장(Selective Polysilicon Growth; SPG)에 의해 형성될 수 있다. 제1실리콘층(113) 및 제2실리콘층(114)은 도펀트를 포함할 수 있다. 도펀트는 인(Phosphorus)을 포함할 수 있다. 제1실리콘층(113) 및 제2실리콘층(114)은 인-도프드 폴리실리콘(Ph-doped poly silicon)을 포함할 수 있다.
제2실리콘층(114)은 제1실리콘층(113), 하부 소스층(111) 및 상부 소스층(112)의 노출된 표면으로부터 선택적으로 성장될 수 있다.
제2실리콘층(114)의 표면에 케미컬 배리어층(115)이 형성될 수 있다. 케미컬 배리어층(116)은 실리콘산화물일 수 있다. 케미컬 배리어층(116)은 제2실리콘층(114)보다 얇을 수 있다. 케미컬 배리어층(116)은 선택적 증착(selective deposition)에 의해 형성된 실리콘산화물(silicon oxide)일 수 있다.
제1실리콘층(113)은 제1보이드(void, 113V)를 포함할 수 있고, 제2실리콘층(114)은 제2보이드(114V)를 포함할 수 있다. 다른 실시예에서, 제1보이드(113V) 및 제2보이드(114V)는 생략될 수 있다.
상술한 바에 따르면, 제1실리콘층(113)과 제2실리콘층(114)의 접촉면은 산화물-프리(oxide-free) 표면을 포함할 수 있다. 케미컬 배리어층(116)은 제2실리콘층(114)의 표면 상에 선택적으로 증착될 수 있다.
도 3 내지 도 13은 일 실시예에 따른 수직형 반도체 장치를 제조하는 방법의 일예를 설명하기 위한 도면이다. 이하, 도 3 내지 도 13은 도 1의 A-A'선에 따른 단면도일 수 있다.
도 3에 도시된 바와 같이, 반도체 기판(11) 상부에 하부 소스층(12), 상부 소스층(16), 라이너층들(13, 15) 및 소스희생층(14)을 포함하는 스택구조물이 형성될 수 있다. 하부 소스층(12)과 상부 소스층(16) 사이에 소스희생층(14)이 형성될 수 있고, 소스희생층(14)과 하부/상부 소스층들(12, 16) 사이에 라이너층들(13, 15)이 형성될 수 있다. 하부 소스층(12), 소스희생층(14) 및 상부 소스층(16)은 동일 물질일 수 있고, 라이너층들(13, 15)은 하부 소스층(12), 소스희생층(14) 및 상부 소스층(16)과 다른 물질일 수 있다. 하부 소스층(12), 소스희생층(14) 및 상부 소스층(16)은 라이너층들(13, 15)에 대해 식각선택비를 가질 수 있다. 하부 소스층(12), 소스희생층(14) 및 상부 소스층(16)은 반도체 물질을 포함할 수 있고, 라이너층들(13, 15)은 절연 물질을 포함할 수 있다. 하부 소스층(12), 소스희생층(14) 및 상부 소스층(16)은 폴리실리콘을 포함할 수 있고, 라이너층들(13, 15)은 실리콘산화물을 포함할 수 있다. 라이너층들(13, 15)은 하부 소스층(12), 소스희생층(14) 및 상부 소스층(16)보다 얇을 수 있다.
다음으로, 하부 소스층(12), 상부 소스층(16), 라이너층들(13, 15) 및 소스희생층(14)을 관통하는 복수의 서포터(SPT)를 형성할 수 있다. 서포터들(SPT)을 형성하기 위해, 하부 소스층(12), 상부 소스층(16), 라이너층들(13, 15) 및 소스희생층(14)을 식각하여 관통홀을 형성한 후, 관통홀 내에 절연물질을 채울 수 있다. 서포터들(SPT)은 후속의 슬릿(24)이 아래에 배치될 수 있다. 서포터들(SPT)은 실리콘산화물(SiO2), 실리콘질화물(Si3N4) 또는 실리콘(Si)을 포함할 수 있다.
도 4에 도시된 바와 같이, 서포터들(SPT) 및 상부 소스층(16) 상에 절연층들(17)과 희생층들(18)을 포함하는 상부 레벨 스택이 형성될 수 있다. 상부 레벨 스택은 절연층들(17)과 희생층들(18)이 교번하여 적층될 수 있다. 절연층들(17)과 희생층들(18)은 수회 번갈아 교대로 적층될 수 있다. 절연층들(17)과 희생층들(18)은 서로 다른 물질일 수 있다. 절연층들(17)은 희생층들(18)에 대해 식각선택비를 가질 수 있다. 절연층들(17)은 실리콘산화물을 포함할 수 있고, 희생층들(18)은 실리콘질화물을 포함할 수 있다. 절연층들(17)과 희생층들(18)은 동일 두께일 수 있다. 절연층들(17)과 희생층들(18)은 라이너층들(13, 15)보다 두꺼울 수 있고, 절연층들(17)과 희생층들(18)은 하부 소스층(12) 및 상부 소스층(16)보다 얇을 수 있다. 절연층들(17) 중에서 최하위 절연층(17)은 나머지 절연층들(17)보다 두꺼울 수 있다.
절연층들(17)과 희생층들(18)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성될 수 있다.
다음으로, 수직형 오프닝(19)이 형성될 수 있다. 수직형 오프닝(19)을 형성하기 위해, 절연층들(17), 희생층들(18), 상부 소스층(16), 라이너층들(13, 15), 소스희생층(14) 및 하부 소스층(12)을 식각할 수 있다.
수직형 오프닝(19)은 반도체 기판(11)의 표면에 대해 수직하게 형성될 수 있다. 수직형 오프닝(19)은 절연층들(17)과 희생층들(18)을 관통하는 형상일 수 있고, 상부 소스층(16), 라이너층들(13, 15), 소스희생층(14) 및 하부 소스층(12)을 관통하도록 연장될 수 있다. 도시하지 않았으나, 평면상으로 볼 때, 수직형 오프닝(19)은 복수개가 형성될 수 있고, 홀 어레이(Hole array) 구조일 수 있다. 수직형 오프닝(19) 형성 시, 반도체 기판(101)의 표면이 리세스될 수 있다. 다른 실시예에서, 수직형 오프닝(19)은 '수직형 리세스, 수직홀 또는 채널홀'이라고 지칭할 수 있다.
도 5에 도시된 바와 같이, 수직형 오프닝(19) 내에 수직 채널 구조물(20)이 형성될 수 있다. 수직 채널 구조물(20)은 수직형 오프닝(19)을 채울 수 있다. 수직 채널 구조물(20)은 '필라 구조물(Pillar structure)'이라고 지칭할 수 있다.
수직 채널 구조물(20)은, 메모리층(21), 채널층(22) 및 코어절연층(23)을 포함할 수 있다. 메모리층(21)은 블록킹층, 전하트랩층 및 터널절연층을 포함하는 스택구조일 수 있다. 블록킹층과 터널절연층은 산화물을 포함할 수 있고, 전하트랩층은 질화물을 포함할 수 있다. 메모리층(21)은 ONO(Oxide-Nitride-Oxide) 구조일 수 있다. 채널층(22)은 불순물을 첨가하지 않은 언도프드 폴리실리콘층을 포함할 수 있다. 채널층(22)은 내부 공간(inner space)을 갖는 실린더 형상(Cylinder shape)일 수 있다. 채널층(22)의 외벽을 메모리층(21)이 서라운딩할 수 있다. 채널층(22)의 내부 공간은 코어절연층(23)으로 완전히 채워질 수 있다. 코어절연층(23)은 실리콘 산화물 또는 실리콘질화물을 포함할 수 있다.
도 6에 도시된 바와 같이, 슬릿(24)이 형성될 수 있다. 슬릿(24)은 절연층들(17)과 희생층들(18)을 식각하여 형성할 수 있다. 후속하여, 상부 소스층(16) 및 라이너층들(13, 15)을 식각하여 하부 소스층(12)을 노출시킬 수 있다. 슬릿(24)은 트렌치라고 지칭될 수도 있다. 탑뷰로 볼 때, 슬릿(24)은 어느 한 방향으로 연장되는 라인 형상일 수 있다. 슬릿(24)은 반도체 기판(11)의 표면에 대해 수직하게 형성될 수 있다. 슬릿(24)은 수직형 슬릿이라고 지칭할 수 있다.
슬릿(24) 아래에 서포터들(SPT)의 일부분들이 노출될 수 있다. 서포터들(SPT)은 슬릿(24)의 연장 방향을 따라 서로 이격되어 배열될 수 있다.
도 7에 도시된 바와 같이, 슬릿(24)을 통해 소스희생층(14)을 선택적으로 제거할 수 있다. 이에 따라, 수평형 리세스(25)가 형성될 수 있다. 수평형 리세스(25)는 슬릿(24)으로부터 연장될 수 있다. 수평형 리세스(25)는 소스희생층(14)을 딥아웃(dip-out) 공정에 의해 제거하므로써, 라이너층들(13, 15) 사이에 형성될 수 있다. 수평형 리세스(25)는 반도체 기판(11)의 표면에 대해 평행할 수 있다. 소스희생층(14)을 제거할 때, 라이너층들(13, 15)은 식각선택비를 가져 제거되지 않고 잔류할 수 있다. 수평형 리세스(25)는 하부 소스층(12)과 상부 소스층(16) 사이에 형성될 수 있다. 소스희생층(14)을 제거할 때, 하부 소스층(12) 및 상부 소스층(16)은 제거되지 않을 수 있다. 소스희생층(14)의 제거를 위해 습식식각이 적용될 수 있다. 소스희생층(14)이 폴리실리콘층을 포함하므로, 습식식각은 폴리실리콘층을 식각할 수 있는 케미컬을 포함할 수 있다.
수평형 리세스(25)는 수직 채널 구조물(20)의 하부 측벽을 노출시킬 수 있다. 수직 채널 구조물(20)의 외벽(Outer wall)은 메모리층(21)의 일부분일 수 있다. 탑뷰로 볼 때, 수평형 리세스(27)는 수직 채널 구조물(20)의 하부 측벽을 에워싸는 형상일 수 있다.
도 8에 도시된 바와 같이, 라이너층들(13, 15)을 제거할 수 있다. 이에 따라, 수평형 리세스(25)의 체적이 증가할 수 있다. 체적이 확장된 수평형 리세스는 도면부호 '26'과 같이 형성될 수 있다. 이하, 수평형 리세스(26)라고 약칭하기로 한다.
라이너층들(13, 15)을 제거한 이후에, 수직 채널 구조물(20)의 메모리층(21)의 일부분이 제거될 수 있다.
상술한 바와 같은 일련의 공정들에 의해, 수평형 리세스(26)는 채널층(22)의 하부 외벽을 노출시킬 수 있다. 메모리층(21)의 일부분은 수평형 리세스(26)에 의해 커팅될 수 있다. 이에 따라, 채널층(22)과 하부/상부 소스층(12, 16) 사이에 언더컷(26E)이 형성될 수 있다.
수평형 리세스(26)는 반도체 기판(11)에 대해 평행하되 제1표면을 가질 수 있고, 슬릿(24)은 수평형 리세스(26)로부터 연장되며 반도체 기판(11)에 대해 수직하는 제2표면을 가질 수 있다. 즉, 반도체 기판(11) 상부에 제1표면을 갖는 수평형 리세스(26) 및 제2표면을 갖는 슬릿(24)을 포함하는 갭필타겟구조물이 형성될 수 있다. 제1표면은 채널층(22), 하부 소스층(12) 및 상부 소스층(16)에 의해 제공될 수 있고, 제2표면은 희생층들(18)에 의해 제공될 수 있다. 제1표면은 실리콘층의 표면일 수 있고, 제2표면은 절연 물질의 표면일 수 있다.
후속하여, 일련의 공정들에 의해, 수평형 리세스(26)을 반도체 물질들로 갭필할 수 있다.
도 9에 도시된 바와 같이, 제1콘택층(27)이 형성될 수 있다. 제1콘택층(27)은 제1반도체물질의 증착 공정에 의해 형성될 수 있다. 제1반도체물질은 폴리실리콘층을 포함할 수 있다. 예를 들어, 폴리실리콘층의 증착 공정은, 실리콘소스물질을 이용하여 수행될 수 있다. 실리콘소스물질은 모노실란(monosilane), 디실란(Disilane) 또는 디클로로 실란(SiH2Cl2, DCS)을 포함할 수 있다. 제1콘택층(27)은 폴리실리콘을 포함할 수 있다. 제1콘택층(27)은 도펀트를 포함할 수 있다. 도펀트는 인(phosphorus)을 포함할 수 있다. 제1콘택층(27)은 언더컷(도 8의 26E)을 보이드없이 채울 수 있다. 제1콘택층(27) 형성시, HCl, HF 등의 실리콘 및 실리콘산화물을 식각할 수 있는 추가 가스를 더 사용할 수 있다. 추가 가스에 의해 제1콘택층(27)의 갭필 특성을 개선시킬 수 있다. 캐리어 가스 및 미반응물질의 퍼지가스로서 N2, Ar, He, H2 등의 비활성 가스를 사용할 수 있다.
다음으로, 제1콘택층(27)을 선택적으로 제거할 수 있다. 제1콘택층(27)은 HBr 가스를 이용하여 제거할 수 있다. 제1콘택층(27)은 슬릿(24)으로부터 완전히 제거될 수 있다.
위와 같이, 제1콘택층(27)은 수평형 리세스(26) 내에 잔류할 수 있다. 제1콘택층(27)은 제1보이드(27V) 및 노출면(27R)을 포함할 수 있다.
도 10에 도시된 바와 같이, 제1콘택층(27) 상에 제2콘택층(28)이 형성될 수 있다. 제2콘택층(28)은 제2반도체물질을 포함할 수 있다. 제2콘택층(28)은 제1콘택층(27)의 노출면(27R)으로부터 선택적으로 성장될 수 있다. 즉, 제2콘택층(28)은 선택적 폴리실리콘 성장(SPG)에 의해 형성될 수 있다. 제2콘택층(28)은 폴리실리콘을 포함할 수 있다. 제2콘택층(28)은 도펀트를 포함할 수 있다. 도펀트는 인(phosphorus)을 포함할 수 있다. 제2콘택층(28)은 인-도프드 에피택셜 폴리실리콘층을 포함할 수 있다. 제2콘택층(28)은 제2보이드(28V)를 포함할 수 있다. 제2콘택층(28)은 하부 소스층(12) 및 상부 소스층(16)의 표면으로부터 선택적으로 성장될 수 있다.
제2콘택층(28)의 선택적 성장 공정은 550℃ 이상의 저압 공정으로 진행할 수 있다.
예를 들어, 폴리실리콘층의 선택적 성장 공정은, 실리콘소스물질을 이용하여 수행될 수 있다. 실리콘소스물질은 모노실란(MS), 디실란(Disilane, DS) 또는 디클로로 실란(SiH2Cl2, DCS)을 포함할 수 있다. 제2콘택층(28)은 폴리실리콘을 포함할 수 있다. 제2콘택층(28)은 도펀트를 포함할 수 있다. 도펀트는 인(phosphorous)을 포함할 수 있다. 제2콘택층(28)은 언더컷(26E)을 보이드없이 채울 수 있다. 제2콘택층(28) 형성시, HCl, HF 등의 실리콘 및 실리콘산화물을 식각할 수 있는 추가 가스를 더 사용할 수 있다. 추가 가스에 의해 제2콘택층(28)의 갭필 특성을 개선시킬 수 있다. 캐리어 가스 및 미반응물질의 퍼지가스로서 N2, Ar, He, H2 등의 비활성 가스를 사용할 수 있다.
비교예로서, 제2콘택층(28)은 화학기상증착(CVD)로 형성될 수도 있다. 그러나, 화학기상증착의 경우, 슬릿(24)를 채우는 동안에 상대적으로 큰 보이드가 형성될 수 있다. 이에 반해, 본 실시예는 선택적 폴리실리콘 성장(SPG)에 의해 제2콘택층(28)을 형성하므로, 제2보이드(28V)의 크기를 감소시킬 수 있다. 제2보이드(28V)의 크기가 감소하면 후속 공정에서 제2콘택층(28)의 단선을 방지할 수 있다.
상술한 바와 같은 일련의 공정에 의해, 수평형 리세스(26)는 제1콘택층(27) 및 제2콘택층(28)으로 채워질 수 있다. 슬릿(24)은 제2콘택층(28)에 의해 부분적으로 채워질 수 있다. 제2콘택층(28)의 최상부면은 상부 소스층(16)의 최상부면보다 높은 레벨에 있을 수 있다.
도 11에 도시된 바와 같이, 제2콘택층(28) 상에 케미컬 배리어층(29)이 형성될 수 있다. 케미컬 배리어층(29)은 희생층들(18)에 대해 식각선택비를 가질 수 있다. 케미컬 배리어층(29)은 산화물을 포함할 수 있다. 예를 들어, 케미컬 배리어층(29)은 실리콘산화물을 포함할 수 있고, 실리콘산화물은 제2콘택층(28)의 표면으로부터 선택적으로 형성될 수 있다. 예를 들어, 케미컬 배리어층(29)은 ASD(Area Selective Deposition) 방식으로 형성될 수 있다. ASD 방식은 제2콘택층(28)의 선택된 표면에서 선택적으로 증착되는 방식을 지칭할 수 있다. ASD 방식에 의한 케미컬 배리어층(29) 증착시, 산화물 및 질화물의 표면에서는 증착이 억제될 수 있다. 예를 들어, 절연층들(17)과 희생층들(18)의 표면에서는 케미컬 배리어층(29)이 증착되지 않을 수 있다.
케미컬 배리어층(29)을 위한 선택적 실리콘산화물 증착(ASD SiO2)은 25℃ 이상의 온도에서 저압 및 플라즈마를 사용하여 진행할 수 있다. 선택적 실리콘산화물 증착은 실리콘소스물질을 이용하여 증착될 수 있다. 실리콘소스물질은 모노실레인(MS), 디클로로실레인(DCS), 디실레인(DS), HCDS(Hexachlorodisilane), BDEAS(Bisdiethylaminosilane), BTBAS(Bistertiarybutylaminosilane) 또는 TDMAS(Tridimethylaminosilane)를 포함할 수 있다. 또한, 선택적 실리콘산화물 증착은 실리콘(Si) 및 SiO 결합을 갖고 있는 소스물질을 사용할 수도 있다. 선택적 실리콘산화물 증착시 프로파일과 선택적 증착을 위해 NF3, NH3, F2, Cl2, H2, N2 등의 N, F, Cl, H 결합을 갖는 소스물질을 사용할 수 있다.
다른 실시예에서, 케미컬 배리어층(29)은 제2콘택층(28)의 노출면을 선택적으로 산화시켜 형성할 수도 있다.
도 12 및 도 13에 도시된 바와 같이, 희생층듦(18)을 게이트전극들(31)로 치환할 수 있다.
먼저, 도 12에 도시된 바와 같이, 희생층들(18)을 선택적으로 제거할 수 있다. 이에 따라, 절연층들(17) 사이에 게이트리세스들(30)이 형성될 수 있다. 희생층들(18)은 인산(H3PO4)을 이용하여 제거할 수 있다. 인산을 이용하여 희생층들(18)을 제거하는 동안에, 케미컬 배리어층(29)은 식각선택비를 가져 제거되지 않을 수 있다.
희생층들(18)을 제거하는 동안에 케미컬 배리어층(29)에 의해 제2콘택층(28)이 보호될 수 있다. 따라서, 케미컬 배리어층(29)은 제2보이드(28V)가 노출되는 것을 방지할 수 있다.
위와 같이, 본 실시예는 제2콘택층(28) 상에 케미컬 배리어층(29)을 형성하므로 인산의 침투를 방지할 수 있다.
도 13에 도시된 바와 같이, 게이트리세스들(30) 내에 게이트전극들(31)을 형성할 수 있다. 게이트전극들(31)은 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다.
도 14 내지 도 17은 다른 실시예에 따른 수직형 반도체 장치를 제조하는 방법을 설명하기 위한 도면이다. 도 14 내지 도 17에서, 도 3 내지 도 13에서와 동일한 참조부호는 동일한 구성 요소를 의미한다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
먼저, 도 3 내지 도 9에 도시된 일련의 공정들에 의해, 수평형 리세스(26)를 부분적으로 채우는 제1콘택층(27)을 형성할 수 있다. 제1콘택층(27)은 제1보이드(27V)를 포함할 수 있다.
도 14에 도시된 바와 같이, 제1콘택층(27) 상에 제2콘택층(28)이 컨포멀하게 형성될 수 있다. 제2콘택층(28)은 제2반도체물질을 포함할 수 있다. 제2콘택층(28)은 제1콘택층(27)의 노출면(27R)으로부터 선택적으로 성장될 수 있다. 제2콘택층(28)은 선택적 폴리실리콘 성장(SPG)에 의해 형성될 수 있다. 제2콘택층(28)은 폴리실리콘을 포함할 수 있다. 제2콘택층(28)은 도펀트를 포함할 수 있다. 도펀트는 인(phosphorous)을 포함할 수 있다. 제2콘택층(28)은 인-도프드 에피택셜 폴리실리콘층을 포함할 수 있다. 제2콘택층(28)은 제2보이드(28V)를 포함할 수 있다. 제2콘택층(28)은 제1콘택층(27)의 노출된 표면으로부터 선택적으로 성장될 수 있다. 또한, 제2콘택층(28)은 하부 소스층(12) 및 상부 소스층(16)의 표면으로부터 선택적으로 성장될 수 있다.
본 실시예는 선택적 폴리실리콘 성장(SPG)에 의해 제2콘택층(28)을 형성하므로, 제2보이드(28V)의 크기를 감소시킬 수 있다. 제2보이드(28V)의 크기가 감소하면 후속 공정에서 제2콘택층(28)의 단선을 방지할 수 있다.
상술한 바와 같은 일련의 공정에 의해, 수평형 리세스(26)는 제1콘택층(27)으로 채워질 수 있다. 슬릿(24)은 제2콘택층(28)에 의해 부분적으로 채워질 수 있다. 예를 들어, 슬릿(24)의 저부 표면들은 컨포멀한 제2콘택층(28)에 의해 커버링될 수 있다.
도 15에 도시된 바와 같이, 제2콘택층(28) 상에 케미컬 배리어층(29')이 형성될 수 있다. 케미컬 배리어층(29')은 절연층들(17) 및 희생층들(18)에 대해 식각선택비를 가질 수 있다. 케미컬 배리어층(29')은 산화물을 포함할 수 있다. 예를 들어, 케미컬 배리어층(29')은 ASD 방식의 실리콘산화물을 포함할 수 있고, ASD 방식의 실리콘산화물은 제2콘택층(28)의 표면 상에 선택적으로 증착될 수 있다.
케미컬 배리어층(29')은 제2콘택층(28)의 노출된 표면 상에서 컨포멀하게 형성될 수 있다. 이에 따라, 제2콘택층(28)의 제2보이드(28V)는 케미컬 배리어층(29')으로 채워지지 않을 수 있다.
다른 실시예에서, 케미컬 배리어층(29')은 제2콘택층(28)의 노출면을 선택적으로 산화시켜 형성할 수도 있다.
도 16 및 도 17에 도시된 바와 같이, 희생층들(18)을 게이트전극들(31)로 치환할 수 있다.
먼저, 도 16에 도시된 바와 같이, 희생층들(18)을 선택적으로 제거할 수 있다. 이에 따라, 절연층들(17) 사이에 게이트리세스들(30)이 형성될 수 있다. 희생층들(18)은 인산(H3PO4)을 이용하여 제거할 수 있다. 인산을 이용하여 희생층들(18)을 제거하는 동안에, 케미컬 배리어층(29')은 식각선택비를 가져 제거되지 않을 수 있다.
희생층들(18)을 제거하는 동안에 케미컬 배리어층(29')에 의해 제1콘택층(27) 및 제2콘택층(28)이 보호될 수 있다. 따라서, 케미컬 배리어층(29')은 제1보이드(27V)가 노출되는 것을 방지할 수 있다.
위와 같이, 본 실시예는 제2콘택층(28) 상에 케미컬 배리어층(29')을 형성하므로 인산의 침투를 방지할 수 있다.
도 17에 도시된 바와 같이, 게이트리세스들(30) 내에 게이트전극들(31)을 형성할 수 있다. 게이트전극들(31)은 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다.
도 18 내지 도 20은 다른 실시예에 따른 수직형 반도체 장치를 제조하는 방법을 설명하기 위한 도면이다. 도 18 내지 도 20에서, 도 3 내지 도 17에서와 동일한 참조부호는 동일한 구성 요소를 의미한다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
먼저, 도 3 내지 도 9에 도시된 일련의 공정들에 의해, 수평형 리세스(26)를 부분적으로 채우는 제1콘택층(27)을 형성할 수 있다. 제1콘택층(27)은 제1보이드(27V) 및 노출면(27R)을 포함할 수 있다.
도 18에 도시된 바와 같이, 제1콘택층(27)의 노출면들(27R) 상에 케미컬 배리어층(29”)이 형성될 수 있다. 케미컬 배리어층(29”)은 절연층들(17) 및 희생층들(18)에 대해 식각선택비를 가질 수 있다. 케미컬 배리어층(29”)은 산화물을 포함할 수 있다. 예를 들어, 케미컬 배리어층(29”)은 ASD 방식의 실리콘산화물을 포함할 수 있고, ASD 방식의 실리콘산화물은 제1콘택층(28)의 표면 상에 선택적으로 증착될 수 있다.
케미컬 배리어층(29”)은 제1콘택층(27)의 노출면(27R) 상에서 컨포멀하게 형성될 수 있다. 이에 따라, 제1콘택층(27)의 제1보이드(27V)는 케미컬 배리어층(29”)으로 채워지지 않을 수 있다. 케미컬 배리어층(29”)을 형성한 후에, 슬릿(24)의 저부에는 제3보이드(29V)가 형성될 수 있다.
다른 실시예에서, 케미컬 배리어층(29")은 제1콘택층(27)의 노출면을 선택적으로 산화시켜 형성할 수도 있다.
도 19 및 도 20에 도시된 바와 같이, 희생층들(18)을 게이트전극들(31)로 치환할 수 있다.
먼저, 도 19에 도시된 바와 같이, 희생층들(18)을 선택적으로 제거할 수 있다. 이에 따라, 절연층들(17) 사이에 게이트리세스들(30)이 형성될 수 있다. 희생층들(18)은 인산(H3PO4)을 이용하여 제거할 수 있다. 인산을 이용하여 희생층들(18)을 제거하는 동안에, 케미컬 배리어층(29”)은 식각선택비를 가져 제거되지 않을 수 있다.
희생층들(18)을 제거하는 동안에 케미컬 배리어층(29”)에 의해 제1콘택층(27)이 보호될 수 있다. 따라서, 케미컬 배리어층(29”)은 제1보이드(27V)가 노출되는 것을 방지할 수 있다.
위와 같이, 본 실시예는 제1콘택층(27) 상에 케미컬배리어층(29”)을 형성하므로 인산의 침투를 방지할 수 있다. 제1콘택층(27)은 보이드(27V)를 포함하고, 케미컬 배리어층(29”)은 보이드(27V)를 차단하기 위해 제1콘택층(27)의 노출면을 컨포멀하게 커버링할 수 있다.
도 20에 도시된 바와 같이, 게이트리세스들(30) 내에 게이트전극들(31)을 형성할 수 있다. 게이트전극들(31)은 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다.
상술한 실시예들에 따르면, 제1콘택층(27) 및 제2콘택층(28) 형성 시 발생하는 보이드의 노출을 방지할 수 있고, 후속 공정에서의 벤딩(Bending)에 의한 보이드의 확대를 제어할 수 있다.
또한, 실시예들은 후속 공정에서 침투하는 케미컬을 차단할 수 있어 채널층(22)과 비트라인(도시 생략) 간의 단선을 방지할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 반도체 기판 110 : 하부 레벨 스택
111 : 하부 소스층 112 : 상부 소스층
110S : 소스채널콘택층 113 : 제1실리콘층
114 : 제2실리콘층 115 : 수평형 리세스
116 : 케미컬배리어층 120 : 교번 스택
121 : 절연층 122 : 게이트전극
130 : 수직 채널 구조물 131 : 메모리층
132 : 채널층 133 : 코어절연층
140 : 슬릿

Claims (22)

  1. 반도체 기판 상부에 소스희생층을 포함하는 하부 레벨 스택을 형성하는 단계;
    상기 하부 레벨 스택 상에 절연층들 및 희생층들을 포함하는 교번 스택을 형성하는 단계;
    상기 교번 스택 및 하부 레벨 스택을 관통하는 채널층을 포함하는 수직 채널 구조물을 형성하는 단계;
    상기 교번 스택을 관통하되 상기 소스희생층을 노출시키는 슬릿을 형성하는 단계;
    상기 소스희생층을 제거하여 상기 슬릿으로부터 연장되는 수평형 리세스를 형성하는 단계;
    상기 수평형 리세스를 채우면서 상기 채널층의 일부분에 접속되는 제1콘택층을 형성하는 단계;
    상기 제1콘택층의 노출면 상에 선택적으로 제2콘택층을 형성하는 단계; 및
    상기 제2콘택층 상에 선택적으로 케미컬 배리어층을 형성하는 단계
    를 포함하는 수직형 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 제2콘택층을 형성하는 단계는,
    상기 제1콘택층의 노출면으로부터 선택적으로 폴리실리콘층을 성장시키는 단계를 포함하는 수직형 반도체 장치 제조 방법.
  3. 제2항에 있어서,
    상기 폴리실리콘층은,
    상기 슬릿의 저부를 채우되, 보이드들을 포함하는 수직형 반도체 장치 제조 방법.
  4. 제1항에 있어서,
    상기 제1콘택층을 형성하는 단계는,
    상기 수평형 리세스를 채우도록 폴리실리콘층을 증착하는 단계; 및
    상기 증착된 폴리실리콘층에 상기 제2콘택층의 성장을 위한 노출면을 형성하는 단계를 포함하되,
    상기 증착된 폴리실리콘층은 복수의 보이드들을 포함하는 수직형 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 케미컬 배리어층을 형성하는 단계는,
    상기 제2콘택층의 표면 상에 선택적으로 실리콘산화물을 증착하는 단계를 포함하는 수직형 반도체 장치 제조 방법.
  6. 제5항에 있어서,
    상기 제2콘택층은 폴리실리콘층을 포함하고, 상기 케미컬 배리어층은 실리콘산화물을 포함하는
    수직형 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 케미컬 배리어층을 형성하는 단계 이후에,
    상기 상위 레벨 스택의 희생층들을 게이트전극들로 치환하는 단계를 더 포함하는 수직형 반도체 장치 제조 방법.
  8. 제1항에 있어서,
    상기 제2콘택층은,
    상기 제1콘택층의 노출면들을 컨포멀하게 커버링하는 수직형 반도체 장치 제조 방법.
  9. 제8항에 있어서,
    상기 케미컬 배리어층을 형성하는 단계는,
    상기 제2콘택층의 표면을 선택적으로 산화시켜 실리콘산화물을 형성하는 단계를 포함하는 수직형 반도체 장치 제조 방법.
  10. 반도체 기판 상부에 소스희생층을 포함하는 하부 레벨 스택을 형성하는 단계;
    상기 하부 레벨 스택 상에 절연층들 및 희생층들을 포함하는 교번 스택을 형성하는 단계;
    상기 교번 스택 및 하부 레벨 스택을 관통하는 채널층을 포함하는 수직 채널 구조물을 형성하는 단계;
    상기 교번 스택을 관통하되 상기 소스희생층을 노출시키는 슬릿을 형성하는 단계;
    상기 소스희생층을 제거하여 상기 슬릿으로부터 연장되는 수평형 리세스를 형성하는 단계;
    상기 수평형 리세스를 채우면서 상기 채널층의 일부분에 접속되는 콘택층을 형성하는 단계;
    상기 콘택층의 노출면 상에 선택적으로 케미컬 배리어층을 형성하는 단계; 및
    상기 상위 레벨 스택의 희생층들을 게이트전극들로 치환하는 단계
    를 포함하는 수직형 반도체 장치 제조 방법.
  11. 제10항에 있어서,
    상기 케미컬 배리어층을 형성하는 단계는,
    상기 콘택층의 노출면 상에 선택적으로 실리콘산화물을 증착하는 단계를 포함하는 포함하는 수직형 반도체 장치 제조 방법.
  12. 제10항에 있어서,
    상기 콘택층은 폴리실리콘층을 포함하고, 상기 케미컬 배리어층은 실리콘산화물을 포함하는
    수직형 반도체 장치 제조 방법.
  13. 제10항에 있어서,
    상기 콘택층을 형성하는 단계는,
    상기 수평형 리세스를 채우도록 상기 반도체 기판 상부에 폴리실리콘층을 증착하는 단계; 및
    상기 수평형 리세스 내에 상기 폴리실리콘층을 잔류시키기 위해, 상기 증착된 폴리실리콘층을 선택적으로 제거하는 단계를 포함하되,
    상기 증착된 폴리실리콘층은 복수의 보이드들을 포함하는 수직형 반도체 장치 제조 방법.
  14. 반도체 기판 상부의 절연층들과 게이트전극들이 교번하여 적층된 교번 스택;
    상기 교번스택 및 소스채널콘택층을 관통하는 수직 채널층;
    상기 반도체 기판과 상기 교번 스택 사이에 위치하되 상기 수직 채널층에 접속된 소스채널콘택층; 및
    상기 소스채널콘택층 상의 케미컬 배리어층
    을 포함하는 수직형 반도체 장치.
  15. 제14항에 있어서,
    상기 소스채널콘택층은,
    상기 수직채널층에 접촉하고, 노출면을 갖는 제1폴리실리콘층; 및
    상기 제2폴리실리콘층의 노출면 상에 성장된 제2폴리실리콘층을 포함하되,
    상기 제1 및 제2폴리실리콘층은 각각 보이드들을 포함하는
    수직형 반도체 장치.
  16. 제14항에 있어서,
    상기 케미컬 배리어층은 상기 게이트전극들 중 최하위 레벨의 게이트전극보다 낮은 레벨에 위치하는 수직형 반도체 장치.
  17. 제14항에 있어서,
    상기 소스채널콘택층은 폴리실리콘층을 포함하고, 상기 케미컬 배리어층은 실리콘산화물을 포함하는 수직형 반도체 장치.
  18. 제14항에 있어서,
    상기 소스채널콘택층은,
    상기 수직 채널층의 바텀부를 에워싸는 제1폴리실리콘층; 및
    상기 제1폴리실리콘층과 상기 케미컬 배리어층 사이에 위치하는 선택적 폴리실리콘 성장층
    을 포함하는 수직형 반도체 장치.
  19. 제14항에 있어서,
    상기 교번 스택을 관통하는 슬릿; 및
    상기 슬릿으로부터 연장되어 상기 반도체 기판에 평행하는 수평형 리세스를 더 포함하고,
    상기 소스채널콘택층은 상기 수평형 리세스를 채우되 상기 수직 채널층에 접속된 제1폴리실리콘층; 및
    상기 제1폴리실리콘층으로부터 연장하되 상기 슬릿의 저부를 부분적으로 채우는 제2폴리실리콘층을 포함하는
    수직형 반도체 장치.
  20. 제14항에 있어서,
    상기 교번 스택을 관통하는 슬릿; 및
    상기 슬릿으로부터 연장되어 상기 반도체 기판에 평행하는 수평형 리세스를 더 포함하고,
    상기 소스채널콘택층은 상기 수평형 리세스를 채우되 상기 수직 채널층에 접속된 제1폴리실리콘층; 및
    상기 제1폴리실리콘층으로부터 연장하되 상기 슬릿의 저부를 컨포멀하게 커버링하는 제2폴리실리콘층을 포함하는
    수직형 반도체 장치.
  21. 제14항에 있어서,
    상기 소스채널콘택층은 보이드를 포함하고, 상기 케미컬 배리어층은 상기 보이드를 차단하기 위해 상기 소스채널콘택층의 노출면을 컨포멀하게 커버링하는 절연물질을 포함하는
    수직형 반도체 장치.
  22. 제14항에 있어서,
    상기 소스채널콘택층을 관통하는 서포터들을 더 포함하는 수직형 반도체 장치.
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