CN104752360A - 存储器件及其形成方法 - Google Patents

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Abstract

一种存储器件及其形成方法，其中，存储器件的形成方法包括：提供衬底，衬底表面具有若干相邻的存储单元，存储单元包括：第一介质层、浮栅层、第二介质层、控制栅层和第一掩膜层，控制栅层内具有硅化物层，硅化物层至少覆盖部分控制栅层的侧壁；采用回退工艺去除部分硅化物层，使硅化物层平行于衬底表面方向的尺寸缩小；在回退工艺之后，在衬底和存储单元表面形成第三介质层；在第三介质层表面形成第四介质层；在第四介质层内形成开口，开口暴露出第一掩膜层的顶部表面、存储单元侧壁表面的部分第三介质层、以及相邻存储单元两侧的部分衬底表面；在开口内形成导电结构。所形成的存储器件性能稳定、可靠性提高。

Description

存储器件及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种存储器件及其形成方法。
背景技术
在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。近年来，在存储器件中，闪存（flash memory）的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息，因此被广泛应用于各种急需要存储的数据不会因电源中断而消失，有需要重复读写数据的存储器。而且，闪存具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。因此，如何提升闪存的性能、并降低成本成为一个重要课题。
其次，发展高密度闪存技术，有利于各类随身电子设备的性能提高，例如以闪存作为数码相机、笔记本电脑或平板电脑等电子设备中的存储器件。因此，降低闪存单元的尺寸，并以此降低闪存单元的成本是技术发展的方向之一。对于或非门（NOR）电擦除隧穿氧化层（ETOX，Erase Through Oxide）闪存存储器（Flash Memory）来说，采用自对准电接触（Self-Align Contact）工艺能够使闪存存储单元的尺寸缩小。
图1是采用自对准电接触工艺形成的闪存存储器件的剖面结构示意图，包括：衬底100，所述衬底100表面具有若干相邻的存储单元101，所述存储单元101包括：位于衬底100表面的隧穿氧化层110、位于隧穿氧化层110表面的浮栅层111、位于浮栅层111表面的绝缘层112、位于绝缘层112表面的控制栅层113、以及位于控制栅层113表面的氮化硅层114；位于相邻存储单元101之间的衬底100内的源区或漏区102；位于所述存储单元101两侧衬底100表面的侧墙103；位于侧墙103表面、氮化硅层114表面以及相邻存储单元101之间衬底100表面的电互连结构105。
其中，为了降低控制栅层113的电阻，以提高闪存存储器件的性能和稳定性、降低能耗和热损耗，会采用自对准硅化工艺在控制栅层113内形成金属硅化物层115，且所述金属硅化物层115位于所述控制栅层113的部分侧壁表面。
然而，现有技术形成的闪存存储器件依旧稳定性较低、可靠性不佳。
发明内容
本发明解决的问题是一种存储器件及其形成方法，所形成的存储器件性能改善。
为解决上述问题，本发明提供一种存储器件的形成方法，包括：提供衬底，所述衬底表面具有若干相邻的存储单元，所述存储单元包括：位于衬底表面的第一介质层、位于第一介质层表面的浮栅层、位于浮栅层表面的第二介质层、位于第二介质层表面的控制栅层、以及位于控制栅层表面的第一掩膜层，所述控制栅层内具有硅化物层，所述硅化物层至少覆盖部分控制栅层的侧壁；采用回退工艺去除部分硅化物层，使所述硅化物层平行于衬底表面方向的尺寸缩小；在所述回退工艺之后，在所述衬底和存储单元表面形成第三介质层；在所述第三介质层表面形成第四介质层，所述第四介质层表面高于存储单元的顶部表面；在所述第四介质层内形成开口，所述开口暴露出第一掩膜层的顶部表面、存储单元侧壁表面的部分第三介质层、以及相邻存储单元两侧的部分衬底表面；在所述开口内形成导电结构。
可选的，所述回退工艺为各向同性的湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀液为SC-1溶液。
可选的，所述SC-1溶液包括：去离子水、双氧水和氨水；所述离子水和氨水的体积比为5:1～5:0.25，所述双氧水和氨水的体积比为1:1～1:0.25，所述去离子水和双氧水的体积比为5:1。
可选的，所述浮栅层和控制栅层的材料为多晶硅。
可选的，所述硅化物层的形成工艺包括：在衬底表面和部分存储单元的侧壁表面形成第二掩膜层，所述第二掩膜层覆盖第一介质层和浮栅层的侧壁，并且至少暴露出部分控制栅层的侧壁表面；在所述第二掩膜层表面和存储单元暴露出的侧壁和顶部表面形成金属层；采用退火工艺使金属层内的金属原子进入控制栅层内，在部分控制栅层内形成硅化物层。
可选的，所述金属层的材料为镍、钴、钛、钽中的一种或多种组合。
可选的，所述硅化物层的材料为硅化镍、硅化钴、硅化钛、硅化钽或硅化钴镍。
可选的，所述金属层的形成工艺为化学液相沉积工艺、化学气相沉积工艺或物理气相沉积工艺。
可选的，所述第一介质层的材料为氧化硅；所述第二介质层的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；所述第一掩膜层的材料为氮化硅。
可选的，所述第三介质层与第四介质层的材料不同；所述第三介质层的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；所述第四介质层的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料中的一种或多种组合。
可选的，所述第三介质层包括氧化硅层和位于氧化硅层表面的氮化硅层。
可选的，在形成第四介质层之前，采用各向异性的干法刻蚀工艺去除衬底和第一掩膜层表面的第三介质层，在存储单元的侧壁表面形成侧墙。
可选的，在回退工艺之前，采用离子注入工艺在存储单元两侧的衬底内形成轻掺杂区；在形成第三介质层之后，形成第四介质层之前，采用离子注入工艺在存储单元两侧的衬底内形成重掺杂区。
可选的，所述开口的形成工艺包括：采用沉积工艺在第三介质层表面形成第四介质层，并对所述第四介质层进行平坦化；在所述第四介质层表面形成图形化掩膜，所述图形化掩膜暴露出的区域包括若干存储单元、以及所述若干存储单元周围的部分区域；以所述图形化掩膜，刻蚀所述第四介质层和第三介质层，直至暴露出第一掩膜层的顶部表面和相邻存储单元之间的部分衬底表面为止。
可选的，所述导电结构的形成工艺为：在所述第四介质层表面和开口内形成导电层，所述导电层填充满所述开口；采用化学机械抛光工艺平坦化所述导电层，直至暴露出第四介质层表面为止。
相应的，本发明还提供一种采用上述任一项方法所形成的存储器件，包括：衬底；位于所述衬底表面的若干相邻存储单元，所述存储单元包括：位于衬底表面的第一介质层、位于第一介质层表面的浮栅层、位于浮栅层表面的第二介质层、位于第二介质层表面的控制栅层、以及位于控制栅层表面的第一掩膜层；位于所述控制栅层内的硅化物层，所述硅化物层至少覆盖部分控制栅层的侧壁，所述硅化物层平行于衬底表面方向的尺寸小于浮栅层或控制栅层平行于衬底表面方向的尺寸；位于所述衬底和存储单元表面的第三介质层；位于所述第三介质层表面形成第四介质层，所述第四介质层表面高于存储单元的顶部表面，所述第四介质层内具有开口，所述开口暴露出第一掩膜层的顶部表面、存储单元侧壁表面的部分第三介质层、以及相邻存储单元两侧的部分衬底表面；位于所述开口内的导电结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的存储器件的形成方法中，在相邻存储单元之间的衬底表面形成导电结构之前，采用回退工艺去除部分硅化物层，使所述硅化物层平行于衬底表面方向的尺寸缩小，即所述硅化物层的侧壁表面到控制栅层或浮栅层的侧壁表面具有一定距离。当后续于第四介质层内形成开口之后，所述开口的侧壁到所述硅化物层的侧壁之间距离增大，在所述开口内形成导电结构之后，所述导电结构到硅化物层之间的距离变大，则所述导电结构与硅化物层之间的击穿电压增大，使得导电结构与硅化物层之间难以产生击穿电流，以此避免漏电流产生。因此，所形成的存储器件的性能稳定、可靠性提高。
本发明的存储器件中，所述硅化物层平行于衬底表面方向的尺寸小于浮栅层或控制栅层平行于衬底表面方向的尺寸，即所述硅化物层的侧壁表面到控制栅层或浮栅层的侧壁表面具有一定距离，使所述开口的侧壁到所述硅化物层的侧壁之间距离增大，即所述导电结构到硅化物层之间的距离变大，因此所述导电结构与硅化物层之间的击穿电压增大，避免在导电结构与硅化物层之间产生击穿电流。因此，所述存储器件的性能稳定、可靠性提高。
附图说明
图1是采用自对准电接触工艺形成的闪存存储器件的剖面结构示意图；
图2至图8是本发明实施例的存储器件的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术形成的闪存存储单元稳定性较低、可靠性不佳。
经过研究发现，随着半导体器件尺寸缩小、密度提高，相邻存储单元101之间的距离缩小，使得相邻存储单元101之间的空间不足以形成连接源区或漏区102的导电插塞，为了实现与所述源区或漏区102的电连接，如图1所示，需要采用自对准电接触工艺形成电互连结构105。
请继续参考图1，所述自对准电接触工艺包括：在衬底100表面、侧墙103表面和存储单元101表面形成介质层106，在所述介质层106表面形成光刻胶层（未示出），所述光刻胶层暴露出若干存储单元101的对应位置；以所述光刻胶层刻蚀所述介质层106，直至暴露出氮化硅层114表面和衬底100表面为止，在介质层106内形成开口（未示出）；在所述开口内形成电互连结构105。所形成的电互连结构105与衬底100表面相接触，从而能够对源区或漏区105施加电压。其中，所述电互连结构105通过侧墙103与浮栅层111电隔离；而且，所述电互连结构105通过氮化硅层114和侧墙103与控制栅层113和金属硅化物层115电隔离。所述氮化硅层114能够在刻蚀介质层106以形成开口的过程中，保护控制栅层113顶部表面，并且使后续形成于开口内的电互连结构105与控制栅层113之间电隔离。
采用自对准电接触工艺形成的电互连结构105位于所述开口内，所述电互连结构105仅通过侧墙103与控制栅层113和金属硅化物层115电隔离。然而，请参考图1中的区域A，随着半导体器件尺寸缩小、密度提高，使得所述侧墙103的厚度也相应减薄，使电互连结构105和金属硅化物层115之间的距离缩小，则所述电互连结构105和金属硅化物层115之间的击穿电压也相应减小。然而，驱动所述存储单元工101作的电压大小不会降低，因此，当所述金属硅化物层115到电互连结构105之间的电压过大使，容易导致所述侧墙103被击穿，进而在金属硅化物层115和电互连结构之间形成漏电流。因此，所形成的闪存存储器件的性能下降、可靠性降低。
为了解决上述问题，本发明提出一种存储器件的形成方法。其中，在相邻存储单元之间的衬底表面形成导电结构之前，采用回退工艺去除部分硅化物层，使所述硅化物层平行于衬底表面方向的尺寸缩小，即所述硅化物层的侧壁表面到控制栅层或浮栅层的侧壁表面具有一定距离。当后续于第四介质层内形成开口之后，所述开口的侧壁到所述硅化物层的侧壁之间距离增大，在所述开口内形成导电结构之后，所述导电结构到硅化物层之间的距离变大，则所述导电结构与硅化物层之间的击穿电压增大，使得导电结构与硅化物层之间难以产生击穿电流，以此避免漏电流产生。因此，所形成的存储器件的性能稳定、可靠性提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8是本发明实施例的存储器件的形成过程的剖面结构示意图。
请参考图2，提供衬底200，所述衬底200表面具有若干相邻的存储单元201，所述存储单元201包括：位于衬底200表面的第一介质层211、位于第一介质层211表面的浮栅层212、位于浮栅层212表面的第二介质层213、位于第二介质层213表面的控制栅层214、以及位于控制栅层214表面的第一掩膜层215。
所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓或砷化镓等。
所述存储单元201所构成的存储器件为或非门（NOR）电擦除隧穿氧化层（ETOX，Erase Through Oxide）闪存存储器。其中，所述第一介质层211的材料为氧化硅，所述第一介质层211为隧穿氧化层，电子通过所述第一介质层211在衬底200内的沟道区和浮栅层212之间迁移，以实现写入、擦除或编程等操作。所述浮栅层212的材料为多晶硅，所述浮栅层212内能够存储电子，以实现对于数据的断电存储。所述第二介质层213用于隔离所述浮栅层212和控制栅层214，所述第二介质层213的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；较佳的，所述第二介质层213由氧化硅层、位于氧化硅层表面的氮化硅层、以及位于氮化硅层表面的氧化硅层构成，即所述第二介质层213为氧化硅-氮化硅-氧化硅（ONO）结构，所述氧化硅-氮化硅-氧化硅结构的隔离能力强，而且与多晶硅材料的结合能力好，能够有效地隔离控制栅层214和浮栅层212，并且使控制栅层214和浮栅层212之间的结合稳定。所述控制栅层214的材料为多晶硅，所述控制栅层214用于对浮栅层212施加偏压，通过不同的偏压以控制底部的浮栅层212具体执行写入、擦除或编程等操作。
所述存储单元201的形成工艺包括：在衬底200表面形成第一介质膜；在第一介质膜表面形成第一多晶硅膜；在第一多晶硅膜表面形成第二介质膜；在第二介质膜表面形成第二多晶硅膜；在所述第二多晶硅膜表面形成第一掩膜层215，所述第一掩膜层215覆盖了需要所形成存储单元201的对应位置；以所述第一掩膜层215为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第二多晶硅膜、第二介质膜、第一多晶硅膜和第一介质膜，直至暴露出衬底200表面为止，在衬底200表面形成第一介质层211、浮栅层212、第二介质层213和控制栅层214；其中，第一多晶硅膜刻蚀形成浮栅层212，第二多晶硅膜刻蚀形成控制栅层214。所述第二多晶硅膜、第二介质膜、第一多晶硅膜和第一介质膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺；此外，所述第一介质膜还能够通过热氧化工艺或湿法氧化工艺形成。
其中，所述第一掩膜层215还能够在后续于相邻存储单元201的衬底200表面形成导电结构时，保护控制栅层214的顶部表面，使控制栅层214与形成于存储单元201顶部的导电结构之间电隔离。本实施例中，所述第一掩膜层215的材料为氮化硅，所述第一掩膜层215的形成工艺包括：在第二多晶硅膜表面形成第一掩膜薄膜；在第一掩膜薄膜表面形成光刻胶层；对所述光刻胶层进行曝光以图形化；以图形化的光刻胶层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第一掩膜薄膜，直至暴露出第二多晶硅膜为止，形成第一掩膜层215。
在以第一掩膜层215为掩膜刻蚀形成存储单元201之后，采用离子注入工艺在存储单元201两侧的衬底200内形成轻掺杂区202，所掺杂的离子为P型离子或N型离子，所述离子注入工艺也以所述第一掩膜层215为掩膜。所述轻掺杂区202与后续形成的重掺杂区作为各存储单元201两侧衬底200内的源区和漏区，后续形成的导电结构位于所述源区和漏区表面，用于开启某一存储单元201底部的沟道区，以选择该存储单元201进行操作的存储单元201。
请参考图3，在所述控制栅层214内形成硅化物层216，所述硅化物层216至少覆盖部分控制栅层214的侧壁。
所述硅化物层216的形成工艺为自对准硅化（Self-Align Silicide）工艺，具体的，所述硅化物层216的形成工艺包括：在衬底200表面和部分存储单元201的侧壁表面形成第二掩膜层（未示出），所述第二掩膜层覆盖第一介质层211和浮栅层212的侧壁，并且至少暴露出部分控制栅层214的侧壁表面；在所述第二掩膜层表面和存储单元201暴露出的侧壁和顶部表面形成金属层（未示出）；采用退火工艺使金属层内的金属原子进入控制栅层214内，在部分控制栅层214内形成硅化物层216；在形成硅化物层216之后，去除剩余的金属层；在去除剩余金属层之后，去除第二掩膜层。
其中，第二掩膜层作为所述自对准硅化工艺的掩膜，覆盖衬底200和存储单元201无需形成硅化物层216的部分表面。本实施例中，所述第二掩膜层覆盖衬底200表面、第一介质层211侧壁表面、浮栅层212侧壁表面和部分控制栅层214侧壁表面，所述控制栅层214暴露出的侧壁表面形成硅化物层216。
所述第二掩膜层的形成工艺包括：在衬底200和存储单元201表面沉积第二掩膜薄膜；在所述第二掩膜薄膜表面形成第三掩膜薄膜；回刻蚀所述第三掩膜薄膜，直至暴露出第一掩膜层215表面的第二掩膜薄膜、以及部分控制栅层214侧壁表面的第二掩膜薄膜为止，形成第三掩膜层；以第三掩膜层为掩膜，刻蚀所述第二掩膜薄膜，直至暴露出第一掩膜层215表面和部分控制栅层214侧壁表面为止，形成第二掩膜层。在本实施例中，在形成第二掩膜层后，去除第三掩膜层，后续形成的金属层位于第二掩膜层表面。在另一实施例中，在形成第二掩膜层后，保留第三掩膜层，则后续形成的金属层形成于第三掩膜层表面。
其中，所述第二掩膜薄膜和第三掩膜薄膜的材料不同，使所述第二掩膜薄膜和第三掩膜薄膜之间具有刻蚀选择性，在回刻蚀第三掩膜薄膜之后，能够保留所述第二掩膜薄膜。其次，所述第一掩膜层215的材料与第二掩膜薄膜也不相同，则后续在刻蚀所述第二掩膜薄膜时，不会损伤所述第一掩膜层215的形貌，使第一掩膜层215能够在后续形成导电结构的过程中，保护控制栅层214的顶部表面。所述第一掩膜层215、第二掩膜薄膜或第三掩膜薄膜的材料为氧化硅、氮化硅、氮氧化硅、无定形碳或低K介质材料。此外，所述第三掩膜薄膜的材料还能够为光刻胶。
本实施例中，所述第二掩膜薄膜的材料为氧化硅，所述第二掩膜薄膜的形成工艺为化学气相沉积工艺、原子层沉积工艺或物理气相沉积工艺；所述第三掩膜薄膜的材料为光刻胶，所述第三掩膜薄膜的形成工艺为旋涂或喷涂工艺。
所述金属层的材料为镍、钴、钛、钽中的一种或多种组合，所述金属层207的形成工艺为和化学液相沉积工艺、化学气相沉积工艺或物理气相沉积工艺。本实施例中，所述金属层的材料为镍，形成所述金属层的化学液相沉积工艺为：反应溶液包括NiSO4溶液、以及(NH4)2SO4、NH4F和C6H5Na3O7溶液中的一种或多种，其中，所述NiSO4在反应溶液中的摩尔浓度为0.01mol/L～1mol/L；所述反应溶液的PH值为8～10；沉积时间为30秒～3000秒，沉积温度为0℃～90℃。
所述退火工艺为快速热退火、尖峰热退火或激光热退火。具体的，当采用快速退火时，所述快速热退火的温度为200～500℃，时间为10秒～120秒，保护气体为氮气或惰性气体；当采用尖峰热退火时，温度为300～600℃，保护气体为氮气或惰性气体；当采用激光热退火时，温度为500～900℃，时间为0.1毫秒～2毫秒，保护气体为氮气或惰性气体。所形成的硅化物层207的厚度与退火时间的延长而增加。
由于所述第二掩膜层暴露出部分控制栅层214的侧壁表面，所述金属层形成于所述控制栅层214暴露出的侧壁表面，在所述退火工艺中，金属层内的金属原子能够向相接触的控制栅层214内部扩散，所述金属原子能够与控制栅234的多晶硅材料反应形成硅化物材料，即在控制栅层214内形成硅化物层216，以此降低控制栅层214的电阻，从而降低存储单元201的驱动电压和功耗，提高存储单元的性能和稳定性。所述控制栅层214的材料为多晶硅，则所形成的硅化物层216的材料为硅化镍、硅化钴、硅化钛、硅化钽或硅化钴镍。在本实施例中，与金属层相接触的控制栅层214内部完全转化为硅化物材料，即控制栅层214与金属层相接触的部分完全形成硅化物层216。在另一实施例中，所述控制栅靠近侧壁表面的部分形成硅化物层，而所述硅化物层包围为转化为硅化物材料的部分控制栅层。
去除剩余金属层和第二掩膜层的工艺为干法刻蚀工艺或湿法刻蚀工艺，在本实施例中为湿法刻蚀工艺，所述湿法刻蚀工艺的选择性优良，能够在彻底去除剩余金属层和第二掩膜层的同时，不损伤存储单元201和衬底200表面。
在形成硅化物层216之后，剩余的控制栅层214和所述硅化物层216构成存储单元201的控制栅，所述控制栅的电阻降低，使得所述存储单元201的工作电压降低，则所形成的存储器件的能耗降低、热损耗降低、稳定性和可靠性提高。然而，由于所述硅化物层216的电阻较低，使得存储单元201工作时，电子更多地积聚在所述硅化物层216内。后续形成的导电结构位于相邻存储单元201之间的沟槽内，所述导电结构通过后续形成的第三介质层与硅化物层216电隔离，所述硅化物层216的侧壁到导电结构的距离较小，容易使硅化物层216侧壁和导电结构之间的第三介质层击穿。尤其是所述硅化物层216内的电子较多，更易造成所述硅化物层216和导电结构之间产生漏电流，使所形成的存储器件的性能不稳定，可靠性较差。因此，为了减少漏电流，在后续形成第三介质层之前，自所述硅化物层216的侧壁减薄所述硅化物层216，使所述硅化物层216的侧壁到后续形成的导电结构之间的距离增大，以增大击穿电压。
请参考图4，采用回退工艺去除部分硅化物层216，使所述硅化物层216平行于衬底200表面方向的尺寸缩小。
本实施例中，所述回退工艺为各向同性的湿法刻蚀工艺，所述各向同性的湿法刻蚀工艺在各方向上的刻蚀速率相同，而且，所述各向同性的湿法刻蚀工艺具有选择性，在刻蚀硅化物层时，对浮栅层212和控制栅层214的损伤较小。因此，所述各向同性的湿法刻蚀工艺能够自所述硅化物层216的侧壁对所述硅化物层216进行刻蚀，从而使所述硅化物层216平行于衬底200表面方向的尺寸缩小，则所述硅化物层216的侧壁到后续形成的导电结构之间的距离增大，使得硅化物层216和导电结构之间难以发生击穿现象，以此避免产生漏电流。
在另一实施例中，所述回退工艺为各向同性的干法刻蚀工艺，所述干法刻蚀工艺的功率较低，小于100瓦，使刻蚀气体在各方向上均具有刻蚀速率，以此实现对硅化物层的侧壁进行刻蚀。
本实施例中，前序工艺中，与金属层相接触的部分控制栅层214内部完全转化为硅化物材料，即剩余控制栅层214表面由硅化物层216覆盖，则所述回退工艺使所述硅化物层216平行于衬底200表面方向的尺寸、小于浮栅层212或控制栅层214平行于衬底200表面方向的尺寸，使所述硅化物层216的侧壁相对于浮栅层212或控制栅层215的侧壁凹陷，从而使硅化物层216的侧壁表面到后续形成的导电结构之间的距离增大。
在另一实施例中，所述硅化物层形成于控制栅层内部的侧壁表面，则所述回退工艺使所述硅化物层的厚度减小，使所述硅化物层的表面相对于控制栅层或浮栅层的侧壁凹陷，从而使所述硅化物层的表面到后续形成的导电结构之间的距离增大。
本实施例中，所述各向异性的湿法刻蚀工艺的刻蚀液为SC-1溶液。所述SC-1溶液包括去离子水（DI water）、双氧水（H2O2）和氨水（NH4OH），所述SC-1能够去除金属硅化物，还能够去除前序刻蚀工艺残留的有机杂质。采用SC-1溶液刻蚀的速率较慢，能够精确控制减薄硅化物层206的厚度。
其中，所述离子水和氨水的体积比为5:1～5:0.25，所述双氧水和氨水的体积比为1:1～1:0.25，所述去离子水和双氧水的体积比为5:1，所述湿法刻蚀的温度为10℃～80℃。当所述湿法刻蚀温度较高时，例如在60℃～80℃时，所述刻蚀液还能够去除浮栅层212和控制栅层214表面的自然氧化层。
请参考图5，在所述回退工艺之后，在所述衬底200和存储单元201表面形成第三介质层203。
所述第三介质层203用于作为后续刻蚀形成开口时的刻蚀停止层，并且，用于在后续形成的导电结构与存储单元201的侧壁之间进行电隔离。所述第三介质层203的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。所述第三介质层203的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；本实施例中，所述第三介质层203的形成工艺为等离子体增强化学气相沉积（PECVD）工艺。
本实施例中，所述第三介质层203由氧化硅层、以及位于氧化硅层表面的氮化硅层构成。其中，所述氧化硅层能够增强氮化硅层与存储单元201侧壁之间的结合能力，尤其是与控制栅层214、硅化物层216和浮栅层212侧壁之间的结合能力，保证了第三介质层203的电隔离性能，避免在存储单元201侧壁与第三介质层203相接触的界面处产生漏电流。其次，所述氮化硅层电隔离能力强，能够提高所述第三介质层203的击穿电压，则后续形成的导电结构与所述硅化物层216之间难以发生击穿而产生漏电流。
本实施例中，在形成第三介质层203之后，以存储单元201、以及位于所述存储单元201侧壁表面的第三介质层203为掩膜，采用离子注入工艺在存储单元201两侧的衬底200内形成重掺杂区207。所述重掺杂区207与轻掺杂区202构成存储单元201两侧衬底200内的源区或漏区，后续形成的导电结构位于所述重掺杂区207和轻掺杂区202表面，以实现所述源区和漏区与外部电路的电连接。在所述离子注入工艺中，位于衬底200表面的第三介质层203能够保护所述衬底200表面免受离子注入损伤，有利于提高后续形成的导电结构与衬底200表面接触界面的质量。
在另一实施例中，在形成后续的第四介质层之前，采用各向异性的干法刻蚀工艺去除衬底表面和第一掩膜层顶部表面的第三介质层，在存储单元的侧壁表面形成侧墙，所述侧墙用于使存储单元侧壁与后续形成的导电结构电隔离。而且，所述侧墙与存储单元作为形成重掺杂区的掩膜。
请参考图6，在所述第三介质层203表面形成第四介质层204，所述第四介质层204表面高于存储单元201的顶部表面。
所述第四介质层204内后续形成导电结构，所述第四介质层204用于电隔离所述导电结构和存储单元201。
所述第四介质层204的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料中的一种或多种组合。后续为了采用自对准接触工艺形成导电结构，需要在第四介质层204内形成开口，而所述第三介质层203作为刻蚀开口的停止层，因此，所述第四介质层204与第三介质层203表面的材料不同，使第四介质层204和第三介质层之间具有刻蚀选择性。本实施例中，所述第三介质层203表面的材料为氮化硅，则所述第四介质层204的材料不为氮化硅。
所述第四介质层204的形成工艺包括：采用沉积工艺在第三介质层203表面形成填充满相邻存储单元201之间沟槽的第四介质膜；采用化学机械抛光工艺对所述第四介质膜进行平坦化，形成第四介质层。所述沉积第四介质膜的工艺为化学气相沉积工艺或物理气相沉积工艺。
请参考图7，在所述第四介质层204内形成开口205，所述开口205暴露出第一掩膜层215的顶部表面、存储单元201侧壁表面的部分第三介质层203、以及相邻存储单元201两侧的部分衬底200表面。
所述开口205的形成工艺包括：在所述第四介质层204表面形成图形化掩膜，所述图形化掩膜暴露出的区域包括若干存储单元201、以及所述若干存储单元201周围的部分区域；以所述图形化掩膜，刻蚀所述第四介质层204和第三介质层203，直至暴露出第一掩膜层215的顶部表面和相邻存储单元201之间的部分衬底200表面为止。位于存储单元201侧壁表面的部分第三介质层203和所述第一掩膜层215用于在后续形成的导电结构与控制栅层214和浮栅层212之间电隔离。
其中，刻蚀第四介质层204的工艺为各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺停止于第三介质层203表面。所述各向异性的干法刻蚀工艺的刻蚀方向垂直于衬底200表面，刻蚀气体以垂直于衬底200表面的方向进行轰击，因此，在本实施例中，使位于存储单元201侧壁表面的部分第四介质层204被保留，后续形成的导电结构与存储单元201的侧壁之间由第三介质层203和第四介质层204电隔离。
在暴露出第一掩膜层215顶部表面和衬底200表面的第三介质层203后，对所述第三介质层203进行刻蚀，刻蚀第三介质层203的工艺为干法刻蚀工艺或湿法刻蚀工艺，以暴露出衬底200表面；本实施例中以湿法刻蚀工艺刻蚀开口205底部的第三介质层203，对于衬底200表面的损伤较小。
请参考图8，在所述开口205（如图7所示）内形成导电结构206。
所述导电结构206的形成工艺为：在所述第四介质层204表面和开口205内形成导电层，所述导电层填充满所述开口205；采用化学机械抛光工艺平坦化所述导电层，直至暴露出第四介质层204表面为止。
所述导电结构206形成于轻掺杂区202和重掺杂区207表面，用于控制存储单元201底部的沟道区开启或关闭，使所述导电结构206能够选择用于进行写入、擦除或变成操作的某一存储单元201，即所述导电结构206为所形成的存储器件的选择栅（select gate）或位线（bit line）。
所述导电结构206的材料为金属，例如铜、钨或铝。所述导电结构206形成于第三介质层203、第四介质层204、第一掩膜层215表面、以及相邻存储单元201之间的衬底200表面。
在一实施例中，所述导电结构206与开口的侧壁和底部表面之间还形成有阻挡层，所述阻挡层的材料为氮化钛、氮化钽中的一种或两种组合，所述阻挡层作为所述化学机械抛光工艺的停止位置。
由于通过回退工艺使所述硅化物层216平行于衬底200表面方向的尺寸缩小，所述硅化物层216的侧壁表面相对于控制栅层214和浮栅层212的侧壁表面凹陷，所述硅化物层216的侧壁到所述导电结构206之间的距离较大；而且，所述硅化物层216的侧壁和导电结构206之间具有第三介质层203和第四介质层204电隔离，因此所述用于电隔离的第三介质层203和第三介质层204的厚度增大，则所述硅化物层216的侧壁和导电结构206之间的击穿电压提高，能够避免所述硅化物层216的侧壁和导电结构206之间因发生击穿现象而形成漏电流，使所形成的器件结构性能稳定、可靠性提高。
本实施例的形成方法中，在相邻存储单元之间的衬底表面形成导电结构之前，采用回退工艺去除部分硅化物层，使所述硅化物层平行于衬底表面方向的尺寸缩小，即所述硅化物层的侧壁表面到控制栅层或浮栅层的侧壁表面具有一定距离。当后续于第四介质层内形成开口之后，所述开口的侧壁到所述硅化物层的侧壁之间距离增大，在所述开口内形成导电结构之后，所述导电结构到硅化物层之间的距离变大，则所述导电结构与硅化物层之间的击穿电压增大，使得导电结构与硅化物层之间难以产生击穿电流，以此避免漏电流产生。因此，所形成的存储器件的性能稳定、可靠性提高。
相应的，本发明实施例还提供一种存储器件，请继续参考图8，包括：衬底；位于所述衬底表面的若干相邻存储单元，所述存储单元包括：位于衬底表面的第一介质层、位于第一介质层表面的浮栅层、位于浮栅层表面的第二介质层、位于第二介质层表面的控制栅层、以及位于控制栅层表面的第一掩膜层；位于所述控制栅层内的硅化物层，所述硅化物层至少覆盖部分控制栅层的侧壁，所述硅化物层平行于衬底表面方向的尺寸小于浮栅层或控制栅层平行于衬底表面方向的尺寸；位于所述衬底和存储单元表面的第三介质层；位于所述第三介质层表面形成第四介质层，所述第四介质层表面高于存储单元的顶部表面，所述第四介质层内具有开口，所述开口暴露出第一掩膜层的顶部表面、存储单元侧壁表面的部分第三介质层、以及相邻存储单元两侧的部分衬底表面；位于所述开口内的导电结构。
本实施例的结构中，所述硅化物层平行于衬底表面方向的尺寸小于浮栅层或控制栅层平行于衬底表面方向的尺寸，即所述硅化物层的侧壁表面到控制栅层或浮栅层的侧壁表面具有一定距离，使所述开口的侧壁到所述硅化物层的侧壁之间距离增大，即所述导电结构到硅化物层之间的距离变大，因此所述导电结构与硅化物层之间的击穿电压增大，避免在导电结构与硅化物层之间产生击穿电流。因此，所述存储器件的性能稳定、可靠性提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种存储器件的形成方法，其特征在于，包括：
提供衬底，所述衬底表面具有若干相邻的存储单元，所述存储单元包括：位于衬底表面的第一介质层、位于第一介质层表面的浮栅层、位于浮栅层表面的第二介质层、位于第二介质层表面的控制栅层、以及位于控制栅层表面的第一掩膜层，所述控制栅层内具有硅化物层，所述硅化物层至少覆盖部分控制栅层的侧壁；
采用回退工艺去除部分硅化物层，使所述硅化物层平行于衬底表面方向的尺寸缩小；
在所述回退工艺之后，在所述衬底和存储单元表面形成第三介质层；
在所述第三介质层表面形成第四介质层，所述第四介质层表面高于存储单元的顶部表面；
在所述第四介质层内形成开口，所述开口暴露出第一掩膜层的顶部表面、存储单元侧壁表面的部分第三介质层、以及相邻存储单元两侧的部分衬底表面；
在所述开口内形成导电结构。
2.如权利要求1所述的存储器件的形成方法，其特征在于，所述回退工艺为各向同性的湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀液为SC-1溶液。
3.如权利要求3所述的存储器件的形成方法，其特征在于，所述SC-1溶液包括：去离子水、双氧水和氨水；所述离子水和氨水的体积比为5:1～5:0.25，所述双氧水和氨水的体积比为1:1～1:0.25，所述去离子水和双氧水的体积比为5:1。
4.如权利要求1所述的存储器件的形成方法，其特征在于，所述浮栅层和控制栅层的材料为多晶硅。
5.如权利要求4所述的存储器件的形成方法，其特征在于，所述硅化物层的形成工艺包括：在衬底表面和部分存储单元的侧壁表面形成第二掩膜层，所述第二掩膜层覆盖第一介质层和浮栅层的侧壁，并且至少暴露出部分控制栅层的侧壁表面；在所述第二掩膜层表面和存储单元暴露出的侧壁和顶部表面形成金属层；采用退火工艺使金属层内的金属原子进入控制栅层内，在部分控制栅层内形成硅化物层。
6.如权利要求5所述的存储器件的形成方法，其特征在于，所述金属层的材料为镍、钴、钛、钽中的一种或多种组合。
7.如权利要求6所述的存储器件的形成方法，其特征在于，所述硅化物层的材料为硅化镍、硅化钴、硅化钛、硅化钽或硅化钴镍。
8.如权利要求6所述的存储器件的形成方法，其特征在于，所述金属层的形成工艺为化学液相沉积工艺、化学气相沉积工艺或物理气相沉积工艺。
9.如权利要求1所述的存储器件的形成方法，其特征在于，所述第一介质层的材料为氧化硅；所述第二介质层的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；所述第一掩膜层的材料为氮化硅。
10.如权利要求1所述的存储器件的形成方法，其特征在于，所述第三介质层与第四介质层的材料不同；所述第三介质层的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合；所述第四介质层的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料中的一种或多种组合。
11.如权利要求10所述的存储器件的形成方法，其特征在于，所述第三介质层包括氧化硅层和位于氧化硅层表面的氮化硅层。
12.如权利要求1所述的存储器件的形成方法，其特征在于，在形成第四介质层之前，采用各向异性的干法刻蚀工艺去除衬底和第一掩膜层表面的第三介质层，在存储单元的侧壁表面形成侧墙。
13.如权利要求1所述的存储器件的形成方法，其特征在于，在回退工艺之前，采用离子注入工艺在存储单元两侧的衬底内形成轻掺杂区；在形成第三介质层之后，形成第四介质层之前，采用离子注入工艺在存储单元两侧的衬底内形成重掺杂区。
14.如权利要求1所述的存储器件的形成方法，其特征在于，所述开口的形成工艺包括：采用沉积工艺在第三介质层表面形成第四介质层，并对所述第四介质层进行平坦化；在所述第四介质层表面形成图形化掩膜，所述图形化掩膜暴露出的区域包括若干存储单元、以及所述若干存储单元周围的部分区域；以所述图形化掩膜，刻蚀所述第四介质层和第三介质层，直至暴露出第一掩膜层的顶部表面和相邻存储单元之间的部分衬底表面为止。
15.如权利要求1所述的存储器件的形成方法，其特征在于，所述导电结构的形成工艺为：在所述第四介质层表面和开口内形成导电层，所述导电层填充满所述开口；采用化学机械抛光工艺平坦化所述导电层，直至暴露出第四介质层表面为止。
16.一种采用如权利要求1至15所述的任一项方法所形成的存储器件，其特征在于，包括：
衬底；
位于所述衬底表面的若干相邻存储单元，所述存储单元包括：位于衬底表面的第一介质层、位于第一介质层表面的浮栅层、位于浮栅层表面的第二介质层、位于第二介质层表面的控制栅层、以及位于控制栅层表面的第一掩膜层；
位于所述控制栅层内的硅化物层，所述硅化物层至少覆盖部分控制栅层的侧壁，所述硅化物层平行于衬底表面方向的尺寸小于浮栅层或控制栅层平行于衬底表面方向的尺寸；
位于所述衬底和存储单元表面的第三介质层；
位于所述第三介质层表面形成第四介质层，所述第四介质层表面高于存储单元的顶部表面，所述第四介质层内具有开口，所述开口暴露出第一掩膜层的顶部表面、存储单元侧壁表面的部分第三介质层、以及相邻存储单元两侧的部分衬底表面；
位于所述开口内的导电结构。
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