KR20210128351A - 3d-nand 메모리 셀들을 위한 스택 - Google Patents

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다케히토 코시자와
보 치
아비지트 바수 말릭
후이유안 왕
서스미트 싱하 로이
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

메모리 디바이스들, 및 메모리 디바이스들을 제조하는 방법들이 제공된다. 3D-NAND 셀들에 대한 대안으로서 50개 초과의 층들을 갖는 메모리 셀 막 스택을 형성하기 위한 PECVD(plasma enhanced chemical vapor deposition) 방법이 설명된다. 메모리 스택은, 제1 재료 층과 제2 재료 층의 교번하는 층들을 포함한다.

Description

3D-NAND 메모리 셀들을 위한 스택{STACK FOR 3D-NAND MEMORY CELL}
[0001] 본 개시내용의 실시예들은 전자 디바이스들, 및 전자 디바이스들을 제조하기 위한 방법들 및 장치의 분야에 관한 것이다. 더 구체적으로, 본 개시내용의 실시예들은 3D-NAND 메모리 셀들, 및 3D-NAND 메모리 셀들을 형성하기 위한 방법들을 제공한다.
[0002] 반도체 기술은 빠른 속도로 발전했으며, 단위 공간 당 더 빠른 프로세싱 및 저장을 제공하는 기술 발전과 함께 디바이스 치수들이 축소되었다. NAND 디바이스들에서, 주요 목표들 중 하나는 단위 공간 당 저장량을 증가시키는 것이며, 이는 3D NAND 디바이스들의 수직 치수들 또는 스택 높이의 증가를 초래한다.
[0003] 산화물과 질화물의 교번하는 층들을 갖는 기존의 3D-NAND 메모리 스택들은 워드 라인들을 구축하기 위해 RMG(replacement metal gate) 프로세스를 필요로 한다. 3D NAND 디바이스들에서 수직 스택 높이 증가를 실현하는 것은 어려울 수 있다. 메모리 스택에서 산화물과 질화물의 교번하는 층들을 사용하는 현재 프로세스들의 결점은, 메모리 홀 에칭 프로세스가 까다로워서 메모리 홀의 테이퍼링(tapering), 구부러짐(bending), 및 휨(bowing)을 초래한다는 것이다.
[0004] 따라서, 막 스택 에칭 프로세스 마진들이 개선된 3D-NAND 디바이스들 및 3D-NAND 디바이스들을 형성하기 위한 방법들이 당해 기술분야에 필요하다.
[0005] 본 개시내용의 하나 이상의 실시예들은 디바이스들을 형성하는 방법에 관한 것이다. 일 실시예에서, 디바이스를 형성하는 방법은: 플라즈마로 기판의 표면을 처리하는 단계 ― 플라즈마는, 암모니아(NH3), 질소(N2) 또는 수소(H2) 중 하나 이상을 포함함 ―; 기판 상에 습윤 층(wetting layer)을 형성하는 단계; 저 증착 레이트로부터 고 증착 레이트로 전환(transitioning)하는 단계; 및 제1 재료 층과 제2 재료 층의 교번하는 층들의 스택을 증착하여 메모리 스택을 형성하기 위해, 기판을 적어도 하나의 전구체에 노출시키는 단계를 포함한다.
[0006] 본 개시내용의 추가적인 실시예들은 반도체 메모리 디바이스들에 관한 것이다. 일 실시예에서, 반도체 메모리 디바이스는: 디바이스의 제1 부분에, 교번하는 제1 재료 층들과 제2 재료 층들을 포함하는 메모리 스택; 디바이스의 제2 부분의 메모리 스택을 포함하며, 메모리 스택은, 교번하는 유전체 층들과 워드 라인들, 메모리 스택을 관통해 연장되는 복수의 비트 라인들, 및 워드 라인들의 최상부 표면으로부터 연장되는 워드 라인 아이솔레이션(word line isolation)들을 포함한다.
[0007] 본 개시내용의 추가의 실시예들은 메모리 디바이스를 형성하는 방법에 관한 것이다. 일 실시예에서, 메모리 디바이스를 형성하는 방법은: 메모리 스택을 관통해 메모리 채널을 형성하는 단계 ― 메모리 스택은, 제1 재료 층과 제2 재료 층의 교번하는 층들을 포함함 ―; 제1 개구를 형성하기 위해, 메모리 스택으로부터 하나 이상의 제1 재료 층들을 제거하는 단계; 제1 개구에 워드 라인 대체 재료(word line replacement material)를 형성하는 단계; 제2 개구를 형성하기 위해, 메모리 스택으로부터 하나 이상의 제2 재료 층들을 제거하는 단계; 제2 개구에 유전체 층을 형성하는 단계 ― 유전체 층은 에어 갭을 가짐 ―; 및 워드 라인 아이솔레이션들을 형성하는 단계를 포함한다.
[0008] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다. 본원에서 설명되는 바와 같은 실시예들은, 유사한 참조번호들이 유사한 엘리먼트들을 표시하는 첨부 도면들의 도해들에서 제한이 아닌 예로서 예시된다.
[0009] 도 1은 본원에서 설명된 실시예들에 따른, 메모리 디바이스를 형성하는 방법의 일 실시예의 프로세스 흐름도를 도시하고;
[0010] 도 2는 하나 이상의 실시예들에 따른, 메모리 스택을 갖는 디바이스의 단면도를 예시하고;
[0011] 도 3은 하나 이상의 실시예들에 따른 기판의 단면도를 예시하고;
[0012] 도 4a는 하나 이상의 실시예들에 따른, 개구의 형성 후의 기판의 단면도를 예시하고;
[0013] 도 4b는 하나 이상의 실시예들에 따른, 도 4a의 기판의 구역(103)의 확대도를 예시하고;
[0014] 도 5a는 하나 이상의 실시예들에 따른 기판의 단면도를 예시하고;
[0015] 도 5b는 하나 이상의 실시예들에 따른 구역(103)의 확대도를 예시하고;
[0016] 도 6a는 하나 이상의 실시예들에 따른 기판의 단면도를 예시하고;
[0017] 도 6b는 하나 이상의 실시예들에 따른 추후의 구역(103)의 확대도를 예시하고;
[0018] 도 7a는 하나 이상의 실시예들에 따른 기판의 단면도를 예시하고;
[0019] 도 7b는 하나 이상의 실시예들에 따른 추후의 구역(103)의 확대도를 예시하고;
[0020] 도 8a는 하나 이상의 실시예들에 따른 기판의 단면도를 예시하고;
[0021] 도 8b는 하나 이상의 실시예들에 따른 추후의 구역(103)의 확대도를 예시하고;
[0022] 도 9는 하나 이상의 실시예들에 따른 슬릿 패터닝 후의 기판의 단면도를 예시하고;
[0023] 도 10은 하나 이상의 실시예들에 따른, 희생 층이 제거된 후의 기판의 단면도를 예시하고;
[0024] 도 11a는 하나 이상의 실시예들에 따른 기판의 단면도를 예시하고;
[0025] 도 11b는 도 11a의 구역(200)의 확대도를 예시하고;
[0026] 도 12a는 하나 이상의 실시예들에 따른 기판의 단면도를 예시하고;
[0027] 도 12b는 도 12a의 구역(200)의 확대도를 예시하고;
[0028] 도 13a는 하나 이상의 실시예들에 따른 기판의 단면도를 예시하고;
[0029] 도 13b는 도 13a의 구역(200)의 확대도를 예시하고;
[0030] 도 14a는 하나 이상의 실시예들에 따른 기판의 단면도를 예시하고;
[0031] 도 14b는 도 14a의 구역(200)의 확대도를 예시하고;
[0032] 도 15는 하나 이상의 실시예들에 따른 기판의 단면도를 예시하고; 그리고
[0033] 도 16은 하나 이상의 실시예들에 따른 기판의 단면도를 예시한다.
[0034] 본 개시내용의 몇몇 예시적인 실시예들을 설명하기 전에, 본 개시내용은 하기의 설명에서 기술되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않음이 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 수행될 수 있다.
[0035] 산화물과 질화물의 교번하는 층들을 갖는 기존의 3D-NAND 메모리 스택들은 워드 라인들을 구축하기 위해 RMG(replacement metal gate) 프로세스를 필요로 한다. 스택 높이가 더 높아지고 있기 때문에, HAR(high aspect ratio) 메모리 홀 에칭/충전 프로세스들 및 응력 제어가 더 어려워지고 있다.
[0036] 하나 이상의 실시예들은 유리하게는, 3D-NAND 셀들에 대한 대안으로서 50개 초과의 층들을 갖는 메모리 셀 막 스택을 형성하기 위한 PECVD 증착 방법을 제공한다.
[0037] 도 1은 메모리 디바이스를 형성하기 위한 예시적인 방법(10)에 대한 프로세스 흐름도를 예시한다. 당업자는 방법(10)이 예시된 프로세스들 중 임의의 프로세스 또는 모든 프로세스들을 포함할 수 있다는 것을 인식할 것이다. 추가적으로, 개별 프로세스들의 순서는 일부 부분들에 대해 변화될 수 있다. 방법(10)은 본 개시내용으로부터 벗어나지 않으면서 열거된 프로세스들 중 임의의 프로세스에서 시작될 수 있다. 도 1을 참조하면, 동작(15)에서, 메모리 스택이 형성된다. 동작(20)에서, 하드 마스크가 에칭된다. 동작(25)에서, 개구, 예컨대 메모리 홀 채널이 메모리 스택 내로 패터닝된다. 동작(30)에서, 트랜지스터 층들이 증착된다. 동작(35)에서, 층간 유전체(ILD; interlayer dielectric)가 증착된다. 동작(40)에서, 메모리 스택이 슬릿 패터닝된다. 동작(45)에서, 희생 층이 선택적으로 제거된다. 동작(50)에서, 제1 재료 층들이 제거된다. 동작(55)에서, 금속 게이트 재료들이 증착된다. 동작(60)에서, 제2 재료 층들이 제거된다. 동작(65)에서, 실리콘 산화물 층이 증착되고, 에어 갭이 형성된다.
[0038] 도 2-도 14b는 도 1의 방법(10)에 대해 예시된 프로세스 흐름을 따르는 메모리 디바이스(100)의 일부분을 예시한다.
[0039] 도 2는 본 개시내용의 하나 이상의 실시예들에 따른 메모리 디바이스(100)의 초기의 또는 시작 시의 금속 스택을 예시한다. 일부 실시예들에서, 도 2에 도시된 디바이스(100)는 예시된 바와 같이 층들로 베어 기판(bare substrate)(105) 상에 형성된다. 도 2의 디바이스는, 기판(105), 반도체 층(110), 희생 층(120), 메모리 스택(130), 산화물 층(140), 및 하드 마스크(142)로 구성된다.
[0040] 기판(105)은 당업자에게 알려진 임의의 적절한 재료일 수 있다. 본 명세서 및 첨부된 청구항들에서 사용된 바와 같이, "기판"이라는 용어는, 프로세스가 작용하는 표면 또는 표면의 일부분을 지칭한다. 또한, 문맥이 명백히 달리 나타내지 않는 한, 기판에 대한 언급은 기판의 일부분만을 지칭할 수 있다는 것이 당업자들에 의해 이해될 것이다. 추가적으로, 기판 상의 증착에 대한 언급은, 베어 기판, 및 하나 이상의 막들 또는 피처(feature)들이 상부에 증착 또는 형성된 기판 둘 모두를 의미할 수 있다.
[0041] 본원에서 사용된 바와 같은 "기판"은, 제조 프로세스 동안 막 프로세싱이 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 실리콘, 실리콘 산화물, 실리콘 질화물, 스트레인드 실리콘(strained silicon), SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 임의의 다른 재료들, 이를테면, 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(그러나 이에 제한되지 않음). 기판들은, 기판 표면을 폴리싱, 에칭, 환원, 산화, 히드록실화(hydroxylate), 질화(nitridate), 어닐링 및/또는 베이킹하기 위해 전처리 프로세스에 노출될 수 있다. 본 개시내용에서, 기판 표면 자체에 대해 직접 막을 프로세싱하는 것 외에도, 개시된 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 하기에서 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하부층에 대해 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 나타내는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0042] 반도체 층(110)이 기판(105) 상에 있다. 하나 이상의 실시예들에서, 반도체 층(110)은 또한, 공통 소스 라인으로 지칭될 수 있다. 반도체 층(110)은 당업자에게 알려진 임의의 적절한 기법에 의해 형성될 수 있고, 폴리실리콘(폴리-Si)을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 재료로 제조될 수 있다. 일부 실시예들에서, 반도체 층(110)은, 전도성 또는 반도체 재료로 제조된 공통 소스 라인이다. 일부 실시예들에서, 제1 재료 층(132) 및 제2 재료 층(134) 스택들 아래의 층들은 소스 라인 콘택들을 형성하도록 변경될 수 있다. 제1 층 및 제2 층 스택들 아래의 구조의 임의의 변형이 가능하다.
[0043] 선택적인 희생 층(120)이 반도체 층(110) 상에 형성될 수 있으며, 임의의 적절한 재료로 제조될 수 있다. 일부 실시예들에서, 희생 층(120)은 나중의 프로세스들에서 제거되고 대체된다. 일부 실시예들에서, 희생 층(120)은 제거되지 않고 메모리 디바이스(100) 내에 남아 있다. 이 경우, "희생"이라는 용어는 영구적인 층들을 포함하도록 확장된 의미를 가지며, 전도성 층으로 지칭될 수 있다. 예시된 실시예에서, 아래에서 추가로 설명되는 바와 같이, 희생 층(120)은 동작(45)에서 제거된다. 하나 이상의 실시예들에서, 희생 층(120)은, 이웃하는 반도체 층(110) 및 제1 재료 층(132)에 비해 선택적으로 제거될 수 있는 재료를 포함한다.
[0044] 메모리 스택(130)이 희생 층(120) 상에 형성된다. 예시된 실시예의 메모리 스택(130)은 복수의 교번하는 제1 재료 층들(132)과 재료 층들(134)을 포함한다. 하나 이상의 실시예들에서, 제1 재료 층들(132)은 실리콘(Si)을 포함한다. 하나 이상의 실시예들에서, 제2 재료 층들(134)은 실리콘 게르마늄(SiGe)을 포함한다. 따라서, 일부 실시예들에서, 메모리 스택(130)은 실리콘(Si) 및 실리콘 게르마늄(SiGe)의 교번하는 층들을 포함한다. 다른 실시예들에서, 제1 재료 층들(132)은 실리콘(Si) 또는 탄소(C) 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 제2 재료 층들(134)은, 실리콘 게르마늄(SiGe), 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 포스포러스(SiP), 실리콘 옥시포스포러스(silicon oxyphosphorus)(SiOP, 포스포실리케이트 유리(PSG)), 실리콘 산붕소화물(silicon oxyboride)(SiOB, 보로실리케이트 유리(BSG)), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 붕소화물(SiB), 붕소 탄소(BC), 붕소 질화물(BN), 텅스텐 탄화물(WC), 및 텅스텐 붕소 탄화물(WBC) 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 제1 재료 층들(132) 및 제2 재료 층들(134)은 PECVD(plasma enhanced chemical vapor deposition), PVD(physical vapor deposition), 또는 에피택셜 증착에 의해 증착된다. 이 프로세스는, 실리콘 산화물(SiO2)을 포함하는(그러나 이에 제한되지 않음) 유전체를 포함하는 임의의 기판, 및 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 포함하는(그러나 이에 제한되지 않음) 반도체 기판 상의 임의의 다층 막 스택 증착, 예컨대 Si/SiGe을 위해 사용될 수 있다. PVD 또는 에피택셜 프로세스에 비해 PECVD 프로세스의 장점은 개별 막 속성들의 더 양호한 처리량, 비용들, 및 조정가능성을 달성하는 것이다.
[0045] 도 2에 예시된 메모리 스택(130)이 5개의 쌍들의 교번하는 제1 재료 층들(132)과 재료 층들(134)을 갖지만, 당업자는 이것이 단지 예시적 목적을 위한 것일 뿐이라는 것을 인식한다. 메모리 스택(130)은 임의의 수의 교번하는 제1 재료 층들(132)과 재료 층들(134)을 가질 수 있다. 예컨대, 일부 실시예들에서, 메모리 스택(130)은 192개의 쌍들의 교번하는 제1 재료 층들(132)과 재료 층들(134)을 포함한다. 다른 실시예들에서, 메모리 스택(130)은, 100개를 초과하는 쌍들의 교번하는 제1 재료 층들(132)과 재료 층들(134), 또는 200개를 초과하는 쌍들의 교번하는 제1 재료 층들(132)과 재료 층들(134), 또는 300개를 초과하는 쌍들의 교번하는 제1 재료 층들(132)과 재료 층들(134)을 포함한다.
[0046] 하나 이상의 실시예들에서, 메모리 스택(130)을 형성하기 위한 PECVD(plasma enhanced chemical vapor deposition) 프로세스는 플라즈마를 이용한 표면 처리를 포함한다. 다시 말해서, 희생 층(120)은, 제1 재료 층들(132)과 제2 재료 층들(134)의 교번하는 층들의 증착 전에 플라즈마로 처리된다. 플라즈마는, 암모니아(NH3) 또는 질소(N2) 및 수소(H2)를 포함할 수 있다. 이론에 얽매이도록 의도됨이 없이, 플라즈마 처리는 표면 상에 화학적 결합들, 예컨대 Si-N-H 화학적 결합들을 형성하므로, 실란(SiH4) 또는 디실란(Si2H6)이 표면 화학적 결합들로 더 양호하게 결합할 수 있다고 여겨진다.
[0047] 플라즈마를 이용한 표면 처리 후에, 균일한 습윤 층이 증착 전에 생성된다. 일부 실시예들에서, 습윤 층은 제1 재료 층(132)과 동일한 재료를 포함한다. 따라서, 하나 이상의 실시예들에서, 습윤 층은 실리콘(Si)을 포함한다. 다른 실시예들에서, 습윤 층은 탄소(C)를 포함한다. 하나 이상의 실시예들에서, 실리콘 습윤 층은 막 증착을 돕기 위해 핵 실리콘을 생성한다.
[0048] 실리콘 습윤 층의 형성 후, 낮은 증착 레이트로부터 높은 증착 레이트로 전환하기 위한 느린 선형 램핑 레이트(slow linear ramping rate)가 수행된다. 그런 다음, 제1 재료 층(132) 및 제2 재료 층(134)의 증착이 플라즈마 조건들 하에서 진행된다. 일부 실시예들의 PECVD 프로세스는 기판 표면을 전구체 및 공-반응물(co-reactant)에 노출시키는 것을 포함한다. 하나 이상의 실시예들에서, 공-반응물은 하나 이상의 종들(species)의 혼합물을 포함할 수 있다. 하나 이상의 실시예들에서, 공-반응 가스는, 아르곤(Ar), 산소(O2), 수소(H2), 질소(N2), 수소/질소(H2/N2), 및 암모니아(NH3) 중 하나 이상을 포함한다.
[0049] 하나 이상의 실시예들에서, 개별적인 교번하는 층들(제1 재료 층들(132)과 제2 재료 층들(134))은 임의의 적절한 두께로 형성될 수 있다. 일부 실시예들에서, 각각의 제1 재료 층(132)의 두께는 거의 동일하다. 하나 이상의 실시예들에서, 각각의 제1 재료 층(132)은 제1 재료 층 두께를 갖는다. 일부 실시예들에서, 각각의 제1 재료 층(132)의 두께는 거의 동일하다. 이와 관련하여 사용된 바와 같이, 거의 동일한 두께들은 서로 +/- 5% 이내이다.
[0050] 일부 실시예들에서, 각각의 제2 재료 층(134)의 두께는 거의 동일하다. 하나 이상의 실시예들에서, 각각의 제2 재료 층(134)은 제2 재료 층 두께를 갖는다. 일부 실시예들에서, 각각의 제2 재료 층(134)의 두께는 거의 동일하다. 이와 관련하여 사용된 바와 같이, 거의 동일한 두께들은 서로 +/- 5% 이내이다. 하나 이상의 실시예들에서, 제1 재료 층들(132)은, 약 1 nm, 약 3 nm, 약 5 nm, 약 7 nm, 약 10 nm, 약 12 nm, 약 15 nm, 약 17 nm, 약 20 nm, 약 22 nm, 약 25 nm, 약 27 nm, 및 약 30 nm를 포함하는, 약 0.5 nm 내지 약 30 nm의 범위의 두께를 갖는다. 하나 이상의 실시예들에서, 제2 재료 층들(134)은, 약 1 nm, 약 3 nm, 약 5 nm, 약 7 nm, 약 10 nm, 약 12 nm, 약 15 nm, 약 17 nm, 약 20 nm, 약 22 nm, 약 25 nm, 약 27 nm, 및 약 30 nm를 포함하는, 약 0.5 nm 내지 약 40 nm의 범위의 두께를 갖는다.
[0051] 도 3을 참조하면, 하나 이상의 실시예들에서, 방법(10)의 동작(20)에서, 하드 마스크(142)가 에칭되어, 적어도 하나의 측벽 및 제2 재료 층(134)의 최상부 표면을 노출시키는 갭(150)이 형성된다. 갭(150)의 측벽들은 산화물 층(140) 및 하드 마스크(142)로 구성된다. 하드 마스크(142)의 에칭은 당업자에게 알려진 임의의 방법에 따라 수행될 수 있다.
[0052] 도 4a 및 도 4b를 참조하면, 동작(25)에서, 하나 이상의 실시예들에서, 메모리 스택(130)을 관통해 개구(152)가 개방된다. 일부 실시예들에서, 개구(152)는 메모리 홀 채널을 포함한다. 일부 실시예들에서, 개구(152)를 개방하는 것은, 하드 마스크(142)를 에칭 및 제거하는 것, 갭(150), 메모리 스택(130), 희생 층(120)을 관통해 그리고 반도체 층(110) 내로 에칭하는 것을 포함한다. 구역(103)의 확대도인 도 4b를 참조하면, 개구(152)는, 메모리 스택(130)을 관통해 연장되어 제1 재료 층들(132)의 표면들(138) 및 제2 재료 층들(134)의 표면(139)을 노출시키는 측벽들을 갖는다.
[0053] 하나 이상의 실시예들에서, 희생 층(120)은, 개구(152)의 측벽들로서 노출된 표면들(122)을 갖는다. 개구(152)는, 개구(152)의 측벽 표면(112) 및 최하부(114)가 반도체 층(110) 내에 형성되도록, 반도체 층(110) 내로 거리가 연장된다. 개구(152)의 최하부(114)는 반도체 층(110)의 두께 내의 임의의 지점에 형성될 수 있다. 일부 실시예들에서, 개구(152)는, 반도체 층(110) 내로, 반도체 층(110)의 두께의 약 10% 내지 약 90%의 범위, 또는 약 20% 내지 약 80%의 범위, 또는 약 30% 내지 약 70%의 범위, 또는 약 40% 내지 약 60%의 범위의 두께로 연장된다. 일부 실시예들에서, 개구(152)는, 반도체 층(110) 내로, 반도체 층(110)의 두께의 10%, 20%, 30%, 40%, 50%, 60%, 70% 또는 80% 이상만큼의 거리로 연장된다.
[0054] 도 5a 및 도 5b는, 개구(152) 내로 제1 재료 층들(132) 및 제2 재료 층들(134)에 인접하게 트랜지스터 층들(165)이 등각성으로 증착되는 동작(30)을 도시한다. 트랜지스터 층들(165)은 당업자에게 알려진 임의의 적절한 기법에 의해 형성될 수 있다. 일부 실시예들에서, 트랜지스터 층들(165)은 등각성 증착 프로세스에 의해 형성된다. 일부 실시예들에서, 트랜지스터 층들(165)은 원자 층 증착 또는 화학 기상 증착 중 하나 이상에 의해 형성된다.
[0055] 하나 이상의 실시예들에서, 트랜지스터 층들(165)의 증착은 실질적으로 등각성이다. 본원에서 사용된 바와 같이, "실질적으로 등각성"인 층은, 두께가 전체적으로(예컨대, 측벽들의 최상부, 중간 및 최하부 상에서 그리고 개구(152)의 최하부 상에서) 거의 동일한 층을 지칭한다. 실질적으로 등각성인 층은 두께가 약 5%, 2%, 1% 또는 0.5% 이하만큼 변화한다.
[0056] 구역(103)의 확대도인 도 5b를 참조하면, 하나 이상의 실시예들에서, 트랜지스터 층들(165)은 블로킹 산화물 층(blocking oxide layer)(170)(또는 제1 산화물 층(170)), 제1 산화물 층(170) 상의 질화물 포획 층(nitride trap layer)(172), 질화물 포획 층(172) 상의 제2 산화물 층(174)(또는 터널링 산화물 층(174)) 및 제2 산화물 층(174) 상의 개구(152) 내의 폴리-실리콘 층(170)을 포함한다. 하나 이상의 실시예들에서, 블로킹 산화물 층(170), 전하 포획 질화물(SiN) 층(174), 및 터널링 산화물 층(174)은, 개구(152)에서 개구(152)의 측벽들 상에 또는 반도체 층(110) 상에 증착된다. 하나 이상의 실시예들에서, 블로킹 산화물을 형성하기 전에, 하이-k 유전체 재료들, 이를테면, 알루미늄 산화물 또는 하프늄 산화물이 증착될 수 있다(즉, 블로킹 층은 하이-k 유전체 및 실리콘 산화물로 구성됨).
[0057] 도 6a 및 도 6b를 참조하면, 하나 이상의 실시예들에서, 폴리-실리콘(폴리-Si) 층(176)이 개구(152) 내에서 트랜지스터 층들(165)에 인접하게 형성된다. 폴리-Si 층(176)은 트랜지스터 층들(165) 바로 위에 형성될 수 있다. 폴리-Si 층(176)은, 원자 층 증착 또는 화학 기상 증착을 포함하는(그러나 이에 제한되지 않음), 당업자에게 알려진 임의의 적절한 기법에 의해 증착될 수 있다. 일부 실시예들에서, 폴리-Si 층(176)은, 폴리-실리콘 층(176)이 개구(152)의 측벽들 및 노출된 표면(138, 139, 122, 112) 및 최하부(114)(도 4b 참조) 상에 형성되도록, 등각성 층으로서 증착된다.
[0058] 폴리-실리콘 층(176)은, 예컨대 개구(152)의 치수들에 따라 임의의 적절한 두께를 가질 수 있다. 일부 실시예들에서, 폴리-실리콘 층(176)은 약 0.5 nm 내지 약 50 nm의 범위, 또는 약 0.75 nm 내지 약 35 nm의 범위, 또는 약 1 nm 내지 약 20 nm의 범위의 두께를 갖는다. 일부 실시예들에서, 폴리-실리콘 층(176)은 연속적인 막이다. 하나 이상의 실시예들에서, 폴리-실리콘 층(176)은 터널 산화물 층(172)에 대한 등각성 증착을 갖는 마카로니 타입(macaroni type)으로 형성되며, 폴리-실리콘 층(176)은 약 1 nm 내지 약 20 nm의 범위의 두께를 갖는다. 그런 다음, 개구(152)는 실리콘 산화물(SiO)과 같은(그러나 이에 제한되지 않음) 유전체 재료(178)로 충전된다.
[0059] 도 7a 및 도 7b는, 폴리-실리콘(폴리-Si) 층(176)이 플러그(plug)로 형성되는 경우를 도시한다.
[0060] 도 8a 및 도 8b는, 층간 유전체(180)가 비트 라인 패드(bit line pad)(180) 및 산화물 층(140)의 최상부 표면 상에 증착되는, 방법(10)의 동작(35)을 도시한다. 층간 유전체(ILD)(180)는 당업자에게 알려진 임의의 적절한 기법에 의해 증착될 수 있다. 층간 유전체(180)는 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 층간 유전체(180)는, 예컨대 실리콘 이산화물, 실리콘 산화물, 탄소 도핑된 산화물("CDO"), 예컨대 탄소 도핑된 실리콘 이산화물, 다공성 실리콘 이산화물(SiO2), 실리콘 질화물(SiN), 또는 이들의 임의의 조합과 같은 재료들을 포함하는(그러나 이에 제한되지 않음) 로우-k 유전체이다. "실리콘 산화물"이라는 용어가 층간 유전체(180)를 설명하는 데 사용될 수 있지만, 당업자는 본 개시내용이 특정 화학량론으로 제한되지 않는다는 것을 인식할 것이다. 예컨대, "실리콘 산화물" 및 "실리콘 이산화물"이라는 용어들 둘 모두는 임의의 적절한 화학양론적 비(ratio)로 실리콘 및 산소 원자들을 갖는 재료를 설명하는 데 사용될 수 있다. 본 개시내용에서 열거된 다른 재료들, 예컨대, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 지르코늄 산화물 등에 대해서도 마찬가지이다.
[0061] 도 9는, 메모리 스택(130)이 슬릿 패터닝되어, 층간 유전체(180)의 최상부 표면으로부터 기판(105)으로 연장되는 슬릿 패턴 개구들(190)을 형성하는, 방법(10)의 동작(40)을 도시한다.
[0062] 도 10은, 제2 재료 층들(134), 예컨대 SiGe 층들 중 하나 이상이 제거되어 개구들(210) 및 슬릿 패턴 개구(190)를 형성하는, 방법(10)의 동작(45)을 도시한다. 하나 이상의 실시예들에서, 개구들(210)은, 약 5 nm, 약 7 nm, 약 10 nm, 약 12 nm, 약 15 nm, 약 17 nm, 약 20 nm, 약 22 nm, 약 25 nm, 약 27 nm, 약 30 nm, 약 32 nm, 약 35 nm, 약 37 nm, 약 40 nm, 약 42 nm, 약 45 nm, 약 47 nm, 및 약 50 nm를 포함하는, 약 1 nm 내지 약 50 nm의 범위의 두께(t1)를 갖는다. 하나 이상의 실시예들에서, 제2 재료 층들(134), 예컨대 SiGe 층들 중 하나 이상을 제거 시에, 제2 재료 층들(134), 예컨대 SiGe 층들의 제1 면은 슬릿 패턴 개구(190)에 노출되고, 제2 재료 층들(134), 예컨대 SiGe 층들의 제1 면은 슬릿 패턴 개구(190)를 통해 에천트에 노출된다.
[0063] 도 11a-도 12b는, 반도체 재료가 슬릿 패턴 개구(190) 및 개구(210)에 증착되는, 방법(10)의 동작(50)을 도시한다. 도 11a 및 도 11b, 및 도 12a 및 도 12b는 알루미늄 산화물 층(192) 및 워드 라인 대체 재료(194)가 개구(210)에 증착되는 것을 도시한다. 도 11b 및 도 12b는 각각 도 11a 및 도 12a의 디바이스의 일부분(200)의 확대도이다. 하나 이상의 실시예들에서, 워드 라인 대체 재료(194)는 질화물 라이너(nitride liner)(193)(예컨대, 티타늄 질화물, 탄탈룸 질화물 등) 및 벌크 금속(195)을 포함한다. 하나 이상의 실시예들에서, 벌크 금속(195)은, 구리(Cu), 코발트(Co), 텅스텐(W), 알루미늄(Al), 루테늄(Ru), 이리듐(Ir), 몰리브덴(Mo), 백금(Pt), 탄탈룸(Ta), 티타늄(Ti), 또는 로듐(Rh) 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 벌크 금속(195)은 텅스텐(W)을 포함한다. 다른 실시예들에서, 벌크 금속(195)은 루테늄(Ru)을 포함한다.
[0064] 도 13a 및 도 13b는 제1 재료 층들(132), 예컨대 Si 층들 중 하나 이상이 제거되어 개구들(215)을 형성하는, 방법(10)의 동작(55)을 도시한다. 하나 이상의 실시예들에서, 개구들(215)은, 약 5 nm, 약 7 nm, 약 10 nm, 약 12 nm, 약 15 nm, 약 17 nm, 약 20 nm, 약 22 nm, 약 25 nm, 약 27 nm, 약 30 nm, 약 32 nm, 약 35 nm, 약 37 nm, 약 40 nm, 약 42 nm, 약 45 nm, 약 47 nm, 및 약 50 nm를 포함하는, 약 1 nm 내지 약 50 nm의 범위의 두께(t2)를 갖는다. 하나 이상의 실시예들에서, 제1 재료 층들(132), 예컨대 Si 층들 중 하나 이상을 제거 시에, 제1 재료 층들(132), 예컨대, Si 층들의 제1 면은 슬릿 패턴 개구(190)에 노출되고, 제1 재료 층들(132), 예컨대 Si 층들의 제1 면은 슬릿 패턴 개구(190)를 통해 에천트에 노출된다.
[0065] 도 14a 및 도 14b는 유전체 재료(202)가 개구들(215)에 증착되는, 방법(10)의 동작(60)을 도시한다. 유전체 재료(202)는 당업자에게 알려진 임의의 적절한 유전체 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 유전체 재료는 실리콘 산화물(SiO)을 포함한다. 하나 이상의 실시예들에서, 유전체 재료(202)가 증착될 때, 에어 갭(204)이 개구(215)에 형성된다.
[0066] 도 15는 워드 라인 아이솔레이션들(235)이 형성되는, 방법(10)의 동작(70)을 도시한다. 유전체 재료(202)는 워드 라인들에 대한 아이솔레이션을 형성한다. 슬릿 패턴 개구(190)는 충전 재료(230)로 충전된다. 충전 재료(230)는 당업자에게 알려진 임의의 적절한 재료일 수 있다. 하나 이상의 실시예들에서, 충전 재료(230)는, 유전체 재료 또는 전도체 재료 중 하나 이상을 포함한다. 본원에서 사용된 바와 같이, "유전체 재료"라는 용어는 전기장에서 분극될 수 있는 전기 절연체인 재료의 층을 지칭한다. 하나 이상의 실시예들에서, 유전체 재료는, 산화물들, 탄소 도핑된 산화물들, 실리콘 산화물(SiO), 다공성 실리콘 이산화물(SiO2), 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산화물/실리콘 질화물, 탄화물들, 산탄화물들, 질화물들, 산질화물들, 산탄질화물들, 폴리머들, 포스포실리케이트 유리, 플루오로실리케이트(SiOF) 유리, 또는 오가노실리케이트 유리(SiOCH) 중 하나 이상을 포함한다.
[0067] 워드 라인 아이솔레이션들(235)은, 워드 라인들(225) 중 하나에서 종결되기에 충분한 거리만큼 메모리 스택(130)을 관통해 연장된다. 하나 이상의 실시예들에서, 워드 라인 아이솔레이션들(235)은 당업자에게 알려진 임의의 적절한 재료를 포함할 수 있다. 하나 이상의 실시예들에서, 워드 라인 아이솔레이션(235)은, 금속, 금속 규소화물, 폴리-실리콘, 비정질 실리콘, 또는 EPI 실리콘 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 워드 라인 콘택은 접촉 저항을 감소시키기 위해 N형 도펀트들 또는 P형 도펀트들로 도핑된다. 하나 이상의 실시예들에서, 워드 라인 아이솔레이션(235)의 금속은, 구리(Cu), 코발트(Co), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 니켈(Ni), 루테늄(Ru), 은(Ag), 금(Au), 이리듐(Ir), 탄탈룸(Ta), 또는 백금(Pt) 중 하나 이상으로부터 선택된다.
[0068] 도 16은 하나 이상의 실시예들에 따른 반도체 메모리 디바이스를 도시한다. 메모리 디바이스(100)는: 디바이스(100)의 제1 부분(300)에, 교번하는 제1 재료 층들(132), 예컨대 실리콘(Si) 층들과 제2 재료 층들(134), 예컨대 실리콘 게르마늄 층들을 포함하는 메모리 스택(120)을 포함한다. 메모리 스택(130)은 디바이스(100)의 제2 부분(400)에 교번하는 워드 라인(225)과 유전체 층(202)을 포함한다.
[0069] 본원에서 논의된 재료들 및 방법들을 설명하는 맥락에서(특히 다음의 청구항들의 맥락에서) 단수표현들 및 유사한 지시 대상들의 사용은, 본원에서 달리 지시되거나 또는 문맥상 명백하게 부정되지 않는 한, 단수형 및 복수형 둘 모두를 커버하는 것으로 해석되어야 한다. 본원에서 달리 지시되지 않는 한, 본원에서 값들의 범위들의 언급은 단지, 범위 내에 속하는 각각의 개별 값을 개별적으로 언급하는 약칭 방법(shorthand method)으로서의 역할을 하도록 의도될 뿐이며, 각각의 개별 값은, 각각의 개별 값이 마치 본원에서 개별적으로 언급된 것처럼 본 명세서에 포함된다. 본원에서 설명된 모든 방법들은 본원에서 달리 지시되거나 아니면 문맥상 명백하게 부정되지 않는 한, 임의의 적절한 순서로 수행될 수 있다. 본원에서 제공된 임의의 그리고 모든 예들, 또는 예시적인 언어(예컨대, "이를테면")의 사용은 단지 재료들 및 방법들을 더 자명하게 하기 위한 것일 뿐이며, 달리 청구되지 않는 한 본 발명의 범위에 제한을 두지 않는다. 본 명세서의 어떠한 언어도, 임의의 청구되지 않은 엘리먼트를 개시된 재료들 및 방법들의 실시에 필수적인 것으로서 나타내는 것으로 해석되어서는 안 된다.
[0070] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명되는 특정 특징, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서의 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 게다가, 특정 특징들, 구조들, 재료들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0071] 본원에서의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이러한 실시예들은 단지 본 개시내용의 원리들 및 애플리케이션들을 예시하는 것임이 이해되어야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있음이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 그 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (20)

  1. 플라즈마로 기판의 표면을 처리하는 단계 ― 상기 플라즈마는, 암모니아(NH3), 질소(N2) 또는 수소(H2) 중 하나 이상을 포함함 ―;
    상기 기판 상에 습윤 층(wetting layer)을 형성하는 단계;
    저 증착 레이트로부터 고 증착 레이트로 전환(transitioning)하는 단계; 및
    제1 재료 층과 제2 재료 층의 교번하는 층들의 스택을 증착하여 메모리 스택을 형성하기 위해, 상기 기판을 적어도 하나의 전구체에 노출시키는 단계를 포함하는,
    디바이스를 형성하는 방법.
  2. 제1 항에 있어서,
    상기 메모리 스택을 관통해 메모리 채널을 형성하는 단계;
    제1 개구를 형성하기 위해, 상기 메모리 스택으로부터 하나 이상의 제1 재료 층들을 제거하는 단계;
    상기 제1 개구에 워드 라인 대체 재료(word line replacement material)를 형성하는 단계;
    제2 개구를 형성하기 위해, 상기 메모리 스택으로부터 하나 이상의 제2 재료 층들을 제거하는 단계; 및
    상기 제2 개구에 유전체 층을 형성하는 단계를 더 포함하는,
    디바이스를 형성하는 방법.
  3. 제1 항에 있어서,
    상기 기판의 표면은, 반도체 층 및 희생 층 중 하나 이상을 더 포함하는,
    디바이스를 형성하는 방법.
  4. 제1 항에 있어서,
    상기 제1 재료 층들은 실리콘(Si) 또는 탄소(C) 중 하나 이상을 포함하는,
    디바이스를 형성하는 방법.
  5. 제1 항에 있어서,
    상기 제2 재료 층들은, 실리콘 게르마늄(SiGe), 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 포스포러스(SiP), 실리콘 옥시포스포러스(silicon oxyphosphorus)(SiOP, PSG), 실리콘 산붕소화물(silicon oxyboride)(SiOB, BSG), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 붕소화물(SiB), 붕소 탄소(BC), 붕소 질화물(BN), 텅스텐 탄화물(WC), 및 텅스텐 붕소 탄화물(WBC) 중 하나 이상을 포함하는,
    디바이스를 형성하는 방법.
  6. 제1 항에 있어서,
    상기 제1 재료 층들은 실리콘(Si)을 포함하고, 그리고 상기 제2 재료 층들은 실리콘 게르마늄(SiGe)을 포함하는,
    디바이스를 형성하는 방법.
  7. 제2 항에 있어서,
    상기 하나 이상의 제1 재료 층들을 제거하는 단계는,
    상기 메모리 스택을 관통해 슬릿 패턴 개구를 형성하는 단계 ― 상기 제1 층들의 제1 면은 상기 슬릿 패턴 개구에 노출됨 ―; 및
    상기 슬릿 패턴 개구를 통해 상기 제1 층들의 제1 면을 에천트에 노출시키는 단계를 더 포함하는,
    디바이스를 형성하는 방법.
  8. 제2 항에 있어서,
    상기 워드 라인 대체 재료는, 텅스텐(W), 몰리브덴(Mo), 탄탈룸(Ta), 루테늄(Ru), 니오븀(Nb), 오스뮴(Os), 지르코늄(Zr), 이리듐(Ir), 레늄(Re), 티타늄(Ti) 등 중 하나 이상을 포함하는,
    디바이스를 형성하는 방법.
  9. 제8 항에 있어서,
    상기 워드 라인 대체 재료는 텅스텐을 포함하는,
    디바이스를 형성하는 방법.
  10. 제8 항에 있어서,
    상기 워드 라인 대체 재료는 질화물 라이너(nitride liner)를 더 포함하는,
    디바이스를 형성하는 방법.
  11. 제2 항에 있어서,
    상기 제2 개구에 유전체 층을 형성하는 단계는 제2 개구 층 내로 유전체 재료를 증착하는 단계를 포함하며,
    상기 제2 개구 내에 에어갭이 형성되는,
    디바이스를 형성하는 방법.
  12. 반도체 메모리 디바이스로서,
    상기 디바이스의 제1 부분에, 교번하는 제1 재료 층들과 제2 재료 층들을 포함하는 메모리 스택; 및
    상기 디바이스의 제2 부분의 메모리 스택을 포함하며,
    상기 메모리 스택은,
    교번하는 유전체 층들과 워드 라인들,
    상기 메모리 스택을 관통해 연장되는 복수의 비트 라인들, 및
    상기 워드 라인들의 최상부 표면으로부터 연장되는 워드 라인 아이솔레이션(word line isolation)들을 포함하는,
    반도체 메모리 디바이스.
  13. 제12 항에 있어서,
    상기 워드 라인들은, 텅스텐(W), 몰리브덴(Mo), 탄탈룸(Ta), 루테늄(Ru), 니오븀(Nb), 오스뮴(Os), 지르코늄(Zr), 이리듐(Ir), 레늄(Re), 티타늄(Ti) 중 하나 이상을 포함하는,
    반도체 메모리 디바이스.
  14. 제12 항에 있어서,
    상기 제1 재료 층들은 실리콘(Si) 및 탄소(C) 중 하나 이상을 포함하고, 그리고 상기 제2 재료 층들은, 실리콘 게르마늄(SiGe), 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 포스포러스(SiP), 실리콘 옥시포스포러스(SiOP, PSG), 실리콘 산붕소화물(SiOB, BSG), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 붕소화물(SiB), 붕소 탄소(BC), 붕소 질화물(BN), 텅스텐 탄화물(WC), 및 텅스텐 붕소 탄화물(WBC) 중 하나 이상을 포함하는,
    반도체 메모리 디바이스.
  15. 제14 항에 있어서,
    상기 제1 재료 층들은 실리콘(Si)을 포함하고, 그리고 상기 제2 재료 층들은 실리콘 게르마늄(SiGe)을 포함하는,
    반도체 메모리 디바이스.
  16. 제12 항에 있어서,
    상기 유전체 층들은 실리콘 산화물을 포함하고, 그리고 에어 갭을 둘러싸는,
    반도체 메모리 디바이스.
  17. 제12 항에 있어서,
    상기 워드 라인 아이솔레이션들은, 구리(Cu), 코발트(Co), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 니켈(Ni), 루테늄(Ru), 은(Ag), 금(Au), 이리듐(Ir), 탄탈룸(Ta), 및 백금(Pt) 중 하나 이상을 포함하는,
    반도체 메모리 디바이스.
  18. 메모리 스택을 관통해 메모리 채널을 형성하는 단계 ― 상기 메모리 스택은, 제1 재료 층과 제2 재료 층의 교번하는 층들을 포함함 ―;
    제1 개구를 형성하기 위해, 상기 메모리 스택으로부터 하나 이상의 제1 재료 층들을 제거하는 단계;
    상기 제1 개구에 워드 라인 대체 재료를 형성하는 단계;
    제2 개구를 형성하기 위해, 상기 메모리 스택으로부터 하나 이상의 제2 재료 층들을 제거하는 단계;
    상기 제2 개구에 유전체 층을 형성하는 단계 ― 상기 유전체 층은 에어 갭을 가짐 ―; 및
    워드 라인 아이솔레이션들을 형성하는 단계를 포함하는,
    메모리 디바이스를 형성하는 방법.
  19. 제18 항에 있어서,
    상기 제1 재료 층들은 실리콘(Si) 및 탄소(C) 중 하나 이상을 포함하는,
    메모리 디바이스를 형성하는 방법.
  20. 제18 항에 있어서,
    상기 제2 재료 층들은, 실리콘 게르마늄(SiGe), 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 포스포러스(SiP), 실리콘 옥시포스포러스(SiOP, PSG), 실리콘 산붕소화물(SiOB, BSG), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 붕소화물(SiB), 붕소 탄소(BC), 붕소 질화물(BN), 텅스텐 탄화물(WC), 및 텅스텐 붕소 탄화물(WBC) 중 하나 이상을 포함하는,
    메모리 디바이스를 형성하는 방법.
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