KR20220109281A - 어닐링을 통한 유전체 필름의 k 값 감소 - Google Patents

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Abstract

방법은 웨이퍼 상에 유전체 층을 형성하기 위해 원자층 증착(ALD) 프로세스를 수행하는 단계를 포함한다. ALD 프로세스는 칼립소((SiCl3)2CH2)를 펄싱하는 단계, 칼립소를 퍼징하는 단계, 암모니아를 펄싱하는 단계 및 암모니아를 퍼징하는 단계를 포함하는 ALD 사이클을 포함한다. 방법은 유전체 층에 대해 습식 어닐링 프로세스를 수행하는 단계, 및 유전체 층에 대해 건식 어닐링 프로세스를 수행하는 단계를 더 포함한다.

Description

어닐링을 통한 유전체 필름의 K 값 감소{REDUCING K VALUES OF DIELECTRIC FILMS THROUGH ANNEAL}
우선권 주장 및 상호 참조
본 출원은 다음의 가출원된 미국 특허 출원: 2021년 1월 28일자로 출원된 발명의 명칭 "New Material UK Film by Porous SiCON Material with Post Mature for K Value Below 4.0 as Inner Spacer Under GAA Develop"의 출원 번호 63/142,546의 이익을 주장하며, 이 출원은 여기에 참조로 통합된다.
발명의 배경이 되는 기술
트랜지스터와 같은 집적 회로의 형성에서, 유전체 층은 종종 다른 피처가 에칭될 때 손상되지 않도록 높은 에칭 저항성을 가질 필요가 있다. 따라서, SiOCN, SiON, SiOC, SiCN 등과 같은 일부 하이 k 유전체 재료가 종종 사용된다. 그러나, 하이 k 재료는 기생 캐패시턴스를 증가시킨다.
본 개시의 양상은 첨부 도면과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 13b, 도 13a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 17c, 도 18a, 도 18b, 및 도 18c는 일부 실시예에 따른 게이트 올-어라운드(Gate All-Around; GAA) 트랜지스터의 형성에서 중간 단계의 단면도를 예시한다.
도 19는 일부 실시예에 따른 SiOCN 필름의 형성에서 원자층 증착(Atomic Layer Deposition; ALD) 사이클 및 어닐링 프로세스를 예시한다.
도 20은 일부 실시예에 따른 칼립소의 화학 구조체를 예시한다.
도 21은 일부 실시예에 따른 2개의 ALD 사이클에 의해 형성된 화학 구조체를 예시한다.
도 22 및 도 23은 일부 실시예에 따른 k 값의 함수로서 일부 유전체 재료의 에칭 레이트를 예시한다.
도 24는 일부 실시예에 따른 GAA 트랜지스터를 형성하기 위한 프로세스 흐름을 예시한다.
도 25는 일부 실시예에 따른 스페이서 층을 성막하기 위한 프로세스 흐름을 예시한다.
이하 개시는 본 발명의 상이한 피처들을 구현하는 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상에 또는 그 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함 및 명료함을 위한 것이며 그 자체가 논의된 다양한 실시예 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
감소된 k 값 및 개선된 에칭 저항성을 갖는 내부 스페이서를 갖는 게이트 올-어라운드(Gate All-Around; GAA) 트랜지스터가 제공된다. GAA 트랜지스터를 형성하는 방법이 또한 제공된다. 본 발명의 몇몇 실시예에 따르면, 내부 스페이서는 유전체 필름을 성막하기 위해 전구체로서 칼립소((SiCl3)2CH2) 및 암모니아(NH3)를 사용하여 형성된다. 습식 어닐링 프로세스 및 건식 어닐링 프로세스를 포함하는 성막후 숙성(post-deposition maturing) 프로세스가 수행된다. 결과의 유전체 층은 감소된 k 값을 가지며 후속 에칭 및 세정 프로세스에 대한 개선된 에칭 저항성을 갖는다. 유전체 필름은 또한 게이트 스페이서와 같은 다른 피처를 형성하기 위해 사용될 수 있다. 본 명세서에서 논의된 실시예는 본 개시물의 청구대상을 제조하거나 사용할 수 있도록 하는 예를 제공하기 위한 것이며, 당업자는 상이한 실시예의 고려된 범위 내에 있으면서 이루어질 수 있는 수정을 쉽게 이해할 것이다. 다양한 도면 및 예시적인 실시예에 걸쳐, 유사한 참조 번호는 유사한 요소를 지정하기 위해 사용된다. 방법 실시예가 특정 순서로 수행되는 것으로 논의될 수 있지만, 다른 방법 실시예가 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 13b, 도 13a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 17c, 도 18a, 도 18b, 및 도 18c는 본 개시의 일부 실시예에 따른 GAA 트랜지스터의 형성에서 중간 단계의 단면도를 예시한다. 대응하는 프로세스는 도 24에 도시된 프로세스 흐름에 또한 개략적으로 반영된다.
도 1을 참조하면, 웨이퍼(10)의 사시도가 도시된다. 웨이퍼(10)는 기판(20) 상의 다층 스택(22)을 포함하는 다층 구조체을 포함한다. 일부 실시예에 따르면, 기판(20)은 실리콘 기판, 실리콘 게르마늄(SiGe) 기판 등일 수 있는 반도체 기판이지만, 절연체 상의 실리콘(semiconductor-on-insulator; SOI), 스트레인드 SOI, 절연체 상의 실리콘 게르마늄 등과 같은 다른 기판 및/또는 구조체이 사용될 수 있다. 기판(20)은 p형 반도체로 도핑될 수 있지만, 다른 실시예에서는 n형 반도체로 도핑될 수 있다.
일부 실시예에 따르면, 다층 스택(22)은 교대하는 재료를 성막하기 위한 일련의 성막 프로세스를 통해 형성된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(202)로서 예시된다. 일부 실시예에 따르면, 다층 스택(22)은 제 1 반도체 재료로 형성된 제 1 층(22A) 및 제 1 반도체 재료와는 상이한 반도체 재료로 형성된 제 2 층(22B)을 포함한다.
일부 실시예에 따르면, 제 1 층(22A)의 제 1 반도체 재료는 SiGe, Ge, Si, GaAs, InSb, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb 등으로 형성되거나 이를 포함한다. 일부 실시예에 따르면, 제 1 층(22A)(예를 들어, SiGe)의 성막은 에피택시 성장을 통해 이루어지며, 대응하는 성막 방법은 기상 에피택시(Vapor-Phase Epitaxy; VPE), 분자 빔 에피택시(Molecular Beam Epitaxy; MBE), 화학 기상 증착(Chemical Vapor Deposition; CVD), 저압 CVD(Low Pressure CVD; LPCVD), 원자층 증착(Atomic Layer Deposition; ALD), 초고진공 CVD(Ultra High Vacuum CVD; UHVCVD), 감압 CVD(Reduced Pressure CVD; RPCVD) 등일 수 있다. 일부 실시예에 따르면, 제 1 층(22A)은 약 30 Å 내지 약 300 Å 범위 내의 제 1 두께로 형성된다. 그러나, 실시예의 범위 내에서 유지하면서 임의의 적절한 두께가 이용될 수 있다.
일단 제 1 층(22A)이 기판(20) 위에 성막되면, 제 2 층(22B)이 제 1 층(22A) 위에 성막된다. 일부 실시예에 따르면, 제 2 층(22B)은 Si, SiGe, Ge, GaAs, InSb, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, 이들의 조합 등과 같은 제 2 반도체 재료로 형성되거나 이를 포함하며, 제 2 반도체 재료는 제 1 층(22A)의 제 1 반도체 재료와는 상이하다. 예를 들어, 제 1 층(22A)이 실리콘 게르마늄인 일부 실시예에 따르면, 제 2 층(22B)은 실리콘으로 형성될 수 있고, 그 반대일 수도 있다. 재료의 임의의 적절한 조합이 제 1 층(22A) 및 제 2 층(22B)에 이용될 수 있음이 이해된다.
일부 실시예에 따르면, 제 2 층(22B)은 제 1 층(22A)을 형성하는데 사용되는 것과 유사한 성막 기술을 사용하여 제 1 층(22A) 상에 에피택셜 성장된다. 일부 실시예에 따르면, 제 2 층(22B)은 제 1 층(22A)의 두께와 유사한 두께로 형성된다. 제 2 층(22B)은 또한 제 1 층(22A)과는 상이한 두께로 형성될 수 있다. 몇몇 실시예에 따르면, 제 2 층(22B)은 예를 들어 약 10 Å 내지 약 500 Å 범위 내의 제 2 두께로 형성될 수 있다.
일단 제 2 층(22B)이 제 1 층(22A) 위에 형성되면, 다층 스택(22)의 원하는 최상층이 형성될 때까지 다층 스택(22) 내에 나머지 층을 형성하기 위해 성막 프로세스가 반복된다. 일부 실시예에 따르면, 제 1 층(22A)은 서로 동일하거나 유사한 두께를 갖고, 제 2 층(22B)은 서로 동일하거나 유사한 두께를 갖는다. 제 1 층(22A)은 또한 제 2 층(22B)의 두께와 동일하거나 상이한 두께를 가질 수 있다. 일부 실시예에 따르면, 제 1 층(22A)은 후속 프로세스에서 제거되고, 설명 전체에 걸쳐 대안적으로 희생 층(22A)으로 지칭된다. 대안적인 실시예에 따르면, 제 2 층(22B)은 희생적이며 후속 프로세스에서 제거된다.
일부 실시예에 따르면, 다층 스택(22) 위에 형성된 일부 패드 산화물 층(들) 및 하드 마스크 층(들)(도시되지 않음)이 있다. 이들 층은 패터닝되고 다층 스택(22)의 후속 패터닝에 사용된다.
도 2를 참조하면, 다층 스택(22) 및 하부 기판(20)의 일 부분이 에칭 프로세스(들)에서 패터닝되어 트렌치(23)가 형성되도록 한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(204)로서 예시된다. 트렌치(23)는 기판(20) 내로 연장된다. 다층 스택의 나머지 부분은 이하에서 다층 스택(22')으로 지칭된다. 다층 스택(22') 아래에 기판(20)의 일부가 남아 있고, 이하에서 기판 스트립(20')으로 지칭된다. 다층 스택(22')은 반도체 층(22A 및 22B)을 포함한다. 반도체 층(22A)은 대안적으로 희생 층으로 지칭되고, 반도체 층(22B)은 대안적으로 나노구조체로서 이하에서 지칭된다. 다층 스택(22') 및 아래놓인 기판 스트립(20')의 부분은 집합적으로 반도체 스트립(24)으로 지칭된다.
상기 예시된 실시예에서, GAA 트랜지스터 구조체는 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 구조체는 이중 패터닝 또는 다중 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬 프로세스를 본딩하여, 예를 들어 그렇지 않으면 단일 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성할 수 있도록 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생 층 옆에 형성된다. 그 후, 희생 층은 제거되고, 나머지 스페이서는 GAA 구조체를 패터닝하는데 사용될 수 있다.
도 3은 설명 전체에 걸쳐 쉘로우 트렌치 격리(Shallow Trench Isolation; STI) 영역으로 또한 지칭되는 격리 영역(26)의 형성을 예시한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(206)로서 예시된다. STI 영역(26)은 기판(20)의 표면 층의 열 산화를 통해 형성된 열 산화물일 수 있는 라이너 산화물(도시되지 않음)을 포함할 수 있다. 라이너 산화물은 또한 예를 들어 ALD, 고밀도 플라즈마 화학 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD), CVD 등을 사용하여 형성된 성막된 실리콘 산화물 층일 수 있다. STI 영역(26)은 또한 라이너 산화물 위에 유전체 재료를 포함할 수 있고, 유전체 재료는 유동성 화학 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀-온 코팅, HDPCVD 등을 사용하여 형성될 수 있다. 그 후, 화학 기계적 연마(Chemical Mechanical Polish; CMP) 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스를 수행하여 유전체 재료의 상부 표면을 레벨링할 수 있고, 유전체 재료의 나머지 부분은 STI 영역(26)이다.
그 후, STI 영역(26)은 리세스되어, 반도체 스트립(24)의 상단 부분이 STI 영역(26)의 나머지 부분의 상부 표면(26T)보다 높게 돌출되어 돌출 핀(28)을 형성하게 한다. 돌출 핀(28)은 다층 스택(22') 및 기판 스트립(20')의 상부 부분을 포함한다. STI 영역(26)의 리세스는 건식 에칭 프로세스를 통해 수행될 수 있으며, 예를 들어, NF3 및 NH3가 에칭 가스로서 사용된다. 에칭 프로세스에서 플라즈마가 발생될 수 있다. 아르곤이 또한 포함될 수 있다. 본 개시의 대안적인 실시예에 따르면, STI 영역(26)의 리세스는 습식 에칭 프로세스를 통해 수행된다. 에칭 화학물질은 예를 들어 HF를 포함할 수 있다.
도 4를 참조하면, 더미 게이트 스택(30) 및 게이트 스페이서(38)가 (돌출) 핀(28)의 상부 표면 및 측벽 상에 형성된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(208)로서 예시된다. 더미 게이트 스택(30)은 더미 게이트 유전체(32) 및 더미 게이트 유전체(32) 위의 더미 게이트 전극(34)을 포함할 수 있다. 더미 게이트 유전체(32)는 산화물 층을 형성하기 위해 돌출 핀(28)의 표면 부분을 산화함으로써, 또는 실리콘 산화물 층과 같은 유전체 층을 성막함으로써 형성될 수 있다. 더미 게이트 전극(34)은 예를 들어, 폴리실리콘 또는 비정질 실리콘을 사용하여 형성될 수 있고, 비정질 탄소와 같은 다른 재료가 또한 사용될 수 있다. 각각의 더미 게이트 스택(30)은 또한 더미 게이트 전극(34) 위에 하나의(또는 복수의) 하드 마스크 층(36)을 포함할 수 있다. 하드 마스크 층(36)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 산탄소 질화물, 또는 이들의 다층으로 형성될 수 있다. 더미 게이트 스택(30)은 단 하나 또는 복수의 돌출 핀(28) 및 돌출 핀(28) 사이의 STI 영역(26)을 가로지를 수 있다. 더미 게이트 스택(30)은 또한 돌출 핀(28)의 길이 방향에 수직인 길이 방향을 갖는다. 더미 게이트의 형성 스택(30)은 더미 게이트 유전체 층을 형성하는 것, 더미 게이트 유전체 층 위에 더미 게이트 전극 층을 성막하는 것, 하나 이상의 하드 마스크 층을 성막하는 것, 그 후 패터닝 프로세스(들)를 통해 형성된 층을 패터닝하는 것을 포함한다.
다음으로, 게이트 스페이서(38)가 더미 게이트 스택(30)의 측벽 상에 형성된다. 본 개시의 일부 실시예에 따르면, 게이트 스페이서(38)는 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN) 등과 같은 유전체 재료로 형성되며, 단층 구조체 또는 복수의 유전체 층을 포함하는 다층 구조체를 가질 수 있다. 게이트 스페이서(38)의 형성 프로세스는 하나 또는 복수의 유전체 층을 성막하는 것, 및 그 후 유전체 층(들) 상에 이방성 에칭 프로세스(들)를 수행하는 것을 포함할 수 있다. 유전체 층(들)의 나머지 부분은 게이트 스페이서(38)이다.
대안적인 실시예에 따르면, 게이트 스페이서(38)의 하나 이상의 층은 도 19에 도시된 바와 같은 프로세스를 사용하여 형성될 수 있고, 게이트 스페이서(38)의 결과의 층은 도 19 내지 도 21을 참조하여 논의된 바와 같은 재료를 포함한다. 예를 들어, 게이트 스페이서(38)는 SiOCNH로 형성되거나 그 내에 SiOCNH를 포함할 수 있다. 형성 프로세스의 세부 사항은 후속 단락에서 논의된다.
도 5a 및 도 5b는 도 4에 도시된 구조체의 단면도를 예시한다. 도 5a는 도 4의 기준 단면 A1-A1을 예시하며, 이 단면은 게이트 스택(30) 및 게이트 스페이서(38)에 의해 덮이지 않은 돌출 핀(28)의 부분을 통해 절단하고, 게이트 길이 방향에 수직이다. 돌출 핀(28)의 측벽 상에 있는 핀 스페이서(38)가 또한 예시된다. 도 5b는 도 4의 기준 단면 B-B를 예시하며, 기준 단면은 돌출 핀(28)의 길이 방향에 평행이다.
도 6a 및 도 6b를 참조하면, 더미 게이트 스택(30) 및 게이트 스페이서(38) 바로 아래에 있지 않은 돌출 핀(28)의 부분은 리세스(42)를 형성하기 위해 에칭 프로세스를 통해 리세스된다. 예를 들어, 건식 에칭 프로세스는 C2F6, CF4, SO2, HBr, Cl2 및 O2의 혼합물, HBr, Cl2, O2 및 CH2F2의 혼합물 등을 사용하여 수행되어 다층 반도체 스택(22') 및 하부 기판 스트립(20')을 에칭한다. 리세스(42)의 저부는 (도 6b에 도시된 바와 같이) 다층 반도체 스택(22')의 저부와 적어도 동일 레벨이거나 그 보다 낮을 수 있다. 에칭은, 도 6b에 도시된 바와 같이 리세스(42)를 향하는 다층 반도체 스택(22')의 측벽이 수직이고 직선이도록 이방성일 수 있다.
도 7a 및 도 7b를 참조하면, 희생 반도체 층(22A)은 측면 리세스(41)를 형성하도록 측방으로 리세스되고, 이는 각각의 상부 및 하부 나노구조체(22B)의 에지로부터 리세스된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(212)로서 예시된다. 희생 반도체 층(22A)의 측면 리세스는 기판(20) 및 나노구조체(22B)의 재료(예를 들어, 실리콘(Si))보다 희생 반도체 층(22A)의 재료(예를 들어, 실리콘 게르마늄 (SiGe))에 더 선택적인 에칭제를 사용하는 습식 에칭 프로세스를 통해 성취될 수 있다. 예를 들어, 희생 반도체 층(22A)이 실리콘 게르마늄으로 형성되고 나노구조체(22B)가 실리콘으로 형성되는 실시예에서, 염산(HCl)과 같은 에칭제을 사용하는 습식 에칭 프로세스가 수행될 수 있다. 습식 에칭 프로세스는 딥(dip) 프로세스, 스프레이 프로세스, 스핀-온 프로세스 등을 이용하여 수행될 수 있으며, 임의의 적절한 프로세스 온도(예를 들어, 약 400 ℃ 내지 약 600 ℃) 및 적절한 처리 시간(예를 들어, 약 100 초 내지 약 1,000 초)을 사용하여 수행될 수 있다. 대안적인 실시예에 따르면, 희생 반도체 층(22A)의 측면 리세스는 등방성 건식 에칭 프로세스 또는 건식 에칭 프로세스와 습식 에칭 프로세스의 조합을 통해 수행된다.
도 8a 및 도 8b는 내부에 SiOCNH를 포함하는 스페이서 층(43)의 성막을 예시한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(214)로서 예시된다. 스페이서 층(43)은 컨포멀 층으로서 성막되고, 약 3.4 내지 약 4.2의 범위 내일 수 있는 비교적 낮은 k 값을 갖는다. 따라서, 스페이서 층(43)은 형성 프로세스에 따라 로우-k 유전체 층(이 k 값이 약 3.8보다 낮을 때)으로서 때때로 형성될 수 있다. 스페이서 층(43)의 두께는 약 4 nm 내지 약 6 nm 범위 내에 있을 수 있다.
도 19는 스페이서 층(43)의 일부 예시적인 중간 화학 구조체가 예시되어 있는 스페이서 층(43)을 성막하기 위한 프로세스(214)의 일부 세부사항을 예시한다. 도 19에 도시된(그리고 이를 참조하여 논의된) 프로세스 및 구조체는 개략적이고, 다른 반응 메커니즘 및 구조체가 또한 생성할 수 있음이 이해된다. 도 19에 도시된 중간 구조체는 서로 상이한 단계에 의해 생성된 구조체를 구별하기 위해 참조 번호 112, 114, 116, 118, 120, 122를 사용하여 식별된다. 웨이퍼(10)는 도 8a 및 도 8b에서 기판(20), 희생 반도체 층(22A), 및 나노구조체(22B)를 포함하는 노출된 피처를 나타낼 수 있는 베이스 층(110)을 포함한다. 도 19의 초기 구조체는 구조체(112)로 지칭된다. 예시된 예에서, 베이스 층(110)은 결정질 실리콘, 비정질 실리콘, 폴리실리콘, SiGe 등의 형태일 수 있는 실리콘을 포함하는 것으로 도시되어 있다. 베이스 층(110)은 또한 게이트 스페이서(38) 및 마스크 층(36)을 형성할 수 있는 실리콘 산화물, 실리콘 질화물, 실리콘 산탄화물, 실리콘 산질화물 등과 같은 다른 유형의 실리콘 함유 화합물을 포함할 수 있다. 본 개시의 일부 실시예에 따르면, 자연 산화물의 형성 및 수분 노출로 인해, 실리콘 함유 베이스 층(110)의 표면에 Si-OH 본딩이 형성된다.
도 19를 다시 참조하면, 도 8b에서와 같이 스페이서 층(43)을 성막하기 위해 제 1 ALD 사이클이 수행된다. 프로세스(130)를 참조하면, 칼립소((SiCl3)2CH2)는 웨이퍼(10)(도 8a 및 8b)가 배치되는 ALD 챔버 내로 도입/펄싱(pulsing)된다. 각각의 프로세스는 도 25에 도시된 바와 같이 프로세스(130)로서 예시된다. 칼립소는 화학식 (SiCl3)2CH2를 가지며, 도 20은 칼립소 분자의 화학 구조체를 예시한다. 화학 구조체는 칼립소 분자가, Si-C-Si 본딩을 형성하도록 탄소 원자에 본딩된 2 개의 실리콘 원자에 본딩된 염소 원자를 포함한다는 것을 도시한다. 칼립소가 ALD 챔버 내로 펄싱될 때, 웨이퍼(10)는 예를 들어 약 300 ℃ 내지 약 600 ℃ 범위 내의 온도로 가열될 수 있다. 구조체(112)(도 19)에 도시된 OH 본딩이 끊어지고 염소 원자가 본딩된 실리콘 원자는 산소 원자에 본딩되어 O-Si-Cl 본딩을 형성한다. Si-C-Si(C가 CH2에 있음)가 또한 형성되어 2 개의 Si-O 본딩을 연결하는 브리지 구조체를 형성한다. 결과의 구조체는 구조체(114)로 지칭된다. 본 개시의 일부 실시예에 따르면, 칼립소가 도입될 때 플라즈마는 턴 온되지 않는다. 칼립소 가스는 약 20 초 내지 약 25 초의 시구간 동안 ALD 챔버에서 유지될 수 있다. ALD 챔버의 압력은 일부 실시예에 따라 약 100 Pa 내지 약 150 Pa 범위 내일 수 있다.
다음으로, 칼립소는 ALD 챔버로부터 퍼징된다. 각각의 프로세스는 또한 도 25에 도시된 바와 같이 프로세스(130)으로서 예시된다. 다음으로, 도 19를 추가로 참조하면, 프로세스(132)이 수행되고, 질소 원자(들) 및/또는 수소 원자(들)를 포함하는 프로세스 가스가 ALD 챔버 내로 펄싱된다. 예를 들어, 암모니아(NH3)가 펄싱될 수 있다. 각각의 프로세스는 도 25에 도시된 바와 같이 프로세스(214)에서 프로세스(132)로 예시된다. 암모니아의 도입/펄싱으로, 웨이퍼(10)의 온도는 또한 예를 들어 약 300 ℃ 내지 약 600 ℃ 사이의 범위로 상승된 상태로 유지된다. 본 개시의 일부 실시예에 따르면, 암모니아가 도입될 때 플라즈마는 턴 온되지 않는다. 암모니아의 펄싱 동안, ALD 챔버는 약 800 Pa 내지 약 1,000 Pa 범위 내의 압력을 가질 수 있다.
구조체(114)는 암모니아와 반응한다. 결과의 구조체는 도 19에 도시된 바와 같이 구조체(116)로 지칭된다. 반응 동안, 구조체(114) 내의 Si-Cl 본딩의 일부는 끊어져 NH2 분자가 실리콘 원자에 본딩될 수 있다. 암모니아는 약 5 초 내지 약 15 초 범위 내의 시구간 동안 ALD 챔버에서 유지될 수 있고, 그 후 ALD 챔버로부터 퍼징된다. 각각의 퍼징 프로세스는 또한 도 25에 도시된 바와 같이 프로세스(214)에서 프로세스(210)로서 예시된다.
상기 논의된 프로세스에서, 프로세스(130 및 132) 조합은 ALD 사이클(126)로 지칭될 수 있고, ALD 사이클(126)은 실리콘 원자 및 대응하는 본딩된 염소 원자, NH2 및 CH2 기를 포함하는 원자층의 성장을 발생한다.
ALD 사이클(126)(도 25)은 스페이서 층(43)의 두께를 증가시키기 위해 반복될 수 있다. 도 21은 더 많은 칼립소 분자가 하부 구조체에 부착된 스페이서 층(43)의 추가 층이 예시된 예시적인 구조체(124)를 예시한다. ALD 사이클은 스페이서 층(43)이 약 4 nm 내지 약 6 nm 범위 내와 같은 바람직한 두께에 도달할 때까지 반복된다.
일부 실시예에 따르면, ALD 사이클 후에 웨이퍼(10)는 진공 파괴(도 19의 프로세스(134))를 거칠 수 있고 공기에 노출된다. 각각의 프로세스는 도 25에 도시된 바와 같이 프로세스(134)로서 예시된다. 일부 실시예에 따르면, 수분(H2O)에 대한 스페이서 층(43)의 노출은 일부 Si-N 본딩(Si-NH2)을 끊고, 실리콘 원자는 OH 기에 본딩된다. 따라서 구조체(118)(도 19)가 형성된다. 대안적인 실시예에 따르면, 진공 파괴는 발생하지 않고 웨이퍼(10)는 ALD 챔버에 유지된다. 따라서, 성막된 층은 도 19의 구조체(116) 및 도 21의 구조체(124)로 표시된 구조체를 갖도록 유지될 것이다.
다음으로, 도 19를 참조하면, 필름 성숙(film maturing) 프로세스(140)가 수행된다. 각각의 프로세스는 도 25에 도시되어 있다. 필름 성숙 프로세스(140)는 습식 어닐링 프로세스(136)(도 19)를 포함한다. 각각의 프로세스는 또한 도 25에 도시된 바와 같이 프로세스(136)로 예시된다. 습식 어닐링 프로세스(136)에서, 성막된 구조체는 용광로 내로 도입된 수증기(H2O)와 함께 용광로에서 어닐링된다. 습식 어닐링 프로세스는 1 기압의 압력에서 수행될 수 있으며, 프로세스 챔버(예를 들어, 스페이서 층(43)을 성막하기 위한 ALD 챔버)에서 1 기압보다 낮은 압력에서 수행될 수도 있다. 습식 어닐링 프로세스는 더 많은 Si-N 본딩(Si-NH2)이 끊어지고 실리콘 원자가 OH 기에 본딩되는 결과를 초래한다. 또한 습식 어닐링 프로세스 후에 일부 NH2 분자가 남을 수 있다. 습식 어닐링 프로세스는 약 300 ℃ 내지 약 500 ℃ 범위 내의 온도에서 수행될 수 있다. 습식 어닐링 프로세스의 지속시간은 약 0.5 시간 내지 약 6 시간 범위 내일 수 있다. 결과의 구조체는 또한 도 19에 도시된 바와 같은 구조체(120)로 나타낼 수 있다.
대안적인 실시예에 따르면, 습식 어닐링 프로세스를 수행하는 대신에, 산소(O2)가 프로세스 가스로서 사용되는 산화 프로세스가 수행된다. 산화 프로세스는 또한 압력이 1 기압인 노에서 또는 압력이 1 기압 미만인 프로세스 챔버(예를 들어, ALD 챔버)에서 수행될 수 있다. 산화 프로세스는 약 300 ℃ 내지 약 500 ℃ 범위 내의 온도에서 수행될 수 있다. 산화 기간은 약 0.5 시간 내지 약 6 시간 범위 내일 수 있다. 산화 프로세스에서 산소는 또한 NH2의 NH 부분(Si 원자에 본딩됨)을 대체하여 Si-OH 본딩을 형성할 수 있으며, 결과의 구조체는 또한 구조체(120)로 나타낼 수 있다.
습식 어닐링 프로세스 또는 산화 프로세스 후에, 도 19에 도시된 바와 같이 필름 성숙 프로세스의 일부인 건식 어닐링 프로세스(138)가 수행된다. 각각의 프로세스는 또한 도 25에 도시된 바와 같이 프로세스(214)에서 프로세스(138)로서 예시된다. 건식 어닐링 프로세스에서, 질소(N2), 아르곤 등과 같은 무산소 프로세스 가스를 사용하여 생성된 H2O 증기를 제거할 수 있다. 건식 어닐링 프로세스의 온도는 습식 어닐링 프로세스의 온도보다 높을 수 있다. 본 개시의 일부 실시예에 따르면, 건식 어닐링 프로세스는 약 400 ℃ 내지 약 600 ℃ 범위 내의 온도에서 수행된다. 건식 어닐링 프로세스는 약 0.5 시간 내지 약 6 시간 범위 내의 시구간 동안 지속될 수 있다. 압력은 약 1 기압일 수 있다.
도 19에 도시된 바와 같은 구조체(122)는 건식 어닐링 프로세스 후에 형성된 예시적인 구조체를 나타낸다. 구조체(122)는 함께 연결된 이웃하는 구조체(120) 중 2 개를 포함한다. 일부 실시예에 따르면, 제 1 구조체(120)의 제 1 Si-OH 본딩 및 제 2 구조체(120)의 제 2 Si-OH 본딩이 모두 끊어져 Si-O-Si 본딩(142) 및 H2O 분자를 생성한다. H2O 분자는 제거되고 결과의 건식 어닐링 프로세스는 습기 제거 프로세스라고도 한다. 또한, Si-CH2-Si 본딩(Si-C-Si 본딩 포함) 중 일부는 H2O 분자(공기 중에서 또는 습기 제거 과정에 의해 생성됨)와 반응하여 Si-OH 본딩 및 Si-CH3 본딩을 형성한다. 결과의 필름은 스페이서 층(43)이며, 이는 도 8a 및 도 8b에 도 도시되어 있다. Si-CH3 본딩의 형성은 결과의 스페이서 층(43)의 k 값이 감소되는 결과를 초래한다. 예를 들어, 필름 성숙 프로세스(140)가 수행되기 전에, 성막된 스페이서 층(43)의 k 값은 약 4.5와 약 6.0 사이의 범위에 있을 수 있고, 막 성숙 프로세스 후에는 성막 직후의(as-deposited) 스페이서 층(43)의 k 값은 약 4.5 내지 약 6.0 범위 내일 수 있고, 필름 성숙 프로세스 이후 성막된 스페이서 층(43)의 k 값은 약 3.4 내지 약 4.2 범위 내에 있을 수 있다. 스페이서 층(43)이 약 3.8 미만(그리고 약 3.5 내지 3.8 범위 내에 있을 수 있음)보다 낮은 k 값을 갖는 일부 실시예에 따르면, 스페이서 층(43)은 로우 k 유전체 층이다. 스페이서 층(43)은 또한 상대적으로 적은 양의 수소로 인해 SiOCNH 층 또는 SiOCN 층으로 지칭된다.
상술된 바와 같이, 도 19에 도시된 프로세스는 또한 게이트 스페이서(38)에 하나 이상의 층을 형성하는데 사용될 수 있다. 예를 들어, 게이트 스페이서(38)는 더미 게이트 스택(30)과 접촉하는 내부 층(38A)(도 8a), 및 외부 층(38B)을 포함할 수 있다. 내부 층(38A) 및 외부 층(38B) 중 하나 또는 둘 모두는 도 19에 도시된 바와 같은 프로세스를 사용하여 유전체 층(들)을 성막하고, 이어서 이방성 에칭 프로세스를 수행하여 게이트 스페이서로서 유전체 층의 수직 부분을 남기면서 유전체 층의 수평 부분을 제거함으로써 형성될 수 있다. 도 19에 도시된 바와 같은 프로세스를 사용하여 게이트 스페이서(38)를 형성하는 것은 k 값을 감소시킬 수 있고, 게이트와 소스/드레인 영역 사이의 기생 캐패시턴스를 감소시킬 수 있다. 한편, 결과의 게이트 스페이서(38)는 또한 개선된 에칭 저항을 가지며, 이는 디바이스 신뢰성에 도움이 된다. 예를 들어, 더미 게이트 스택(30)의 후속 제거에서, 내부 층(38A)은 에칭 화학 물질 및 세정 화학 물질에 노출되고, 내부 층(38A)의 개선된 에칭 저항성은 유리하게 게이트 스페이서(38)에 대한 감소된 손상을 초래한다.
일부 실시예에 따르면, 본 발명의 실시예에 따라 형성된 유전체 필름(예를 들어, 도 8b의 스페이서 층(43) 또는 게이트 스페이서(38))은 감소된 밀도 및 감소된 k 값을 가질 수 있다. 예를 들어, 밀도는 약 1.7 g/cm3 내지 약 2.0 g/cm3 범위 내에 있을 수 있으며, 이는 SiOCN, SiON, SiOC, SiCN 등으로 형성된 종래의 유전체 필름의 밀도(2.0 g/cm3 보다 큼)보다 작다. 상술된 바와 같이, k 값은 약 3.4 내지 약 4.2의 범위 내에 있을 수 있으며, 종래의 유전체 필름의 k 값보다 낮다. 유전체 필름은 약 25 % 내지 약 35 % 범위 내의 실리콘 원자 백분율, 약 8 % 내지 약 18 % 범위 내의 탄소 원자 백분율, 약 30 % 내지 약 60 % 범위 내의 산소 원자 백분율, 및 약 5 % 내지 약 25 % 범위 내의 질소 원자 백분율을 가질 수 있다. 또한, 유전체 필름 내의 일부 수소(예를 들어, 약 1 원자% 내지 약 5 원자% 범위 내에 있는 원자%를 가짐)가 있고, 따라서 결과의 필름은 SiOCNH 필름이다.
도 8a 및 도 8b를 다시 참조하면, 스페이서 층(43)은 측면 리세스(41)(도 7b) 내로 연장되는 컨포멀 층일 수 있다. 다음으로, 에칭 프로세스(스페이서 트리밍 프로세스라고도 함)가, 측면 리세스(41)의 스페이서 층(43)의 부분이 남기면서 측면 리세스(41)의 외측의 스페이서 층(43)의 부분을 트리밍하도록 수행된다. 각각의 프로세스가 도 24에 도시된 프로세스 흐름(200)에서 프로세스(216)로서 예시된다. 스페이서 층(43)의 나머지 부분은 내부 스페이서(44)로 지칭된다. 도 9a 및 도 9b는 일부 실시예에 따른 내부 스페이서(44)의 단면도를 예시한다. 스페이서 층(43)의 에칭은 에칭 화학 물질이 H2SO4, 희석된 HF, 암모니아 용액(NH4OH, 물 속의 암모니아) 등, 또는 이들의 조합을 포함할 수 있는 습식 에칭 프로세스를 통해 수행될 수 있다.
대안적인 실시예에 따르면, 도 19에 도시된 바와 같은 필름 성숙 프로세스(140) 후에 수행되는 대신에, 도 9a 및 도 9b에 도시된 바와 같은 트리밍 프로세스는 유전체 층(43)을 성막하기 위한 ALD 사이클(126) 후에 그리고 필름 성숙 프로세스 전에 수행될 수 있다.
내부 스페이서(44)의 내부 측벽과 외측벽이 도 9b에서 직선인 것으로 개략적으로 예시되어 있지만, 내부 스페이서(44)의 외측벽은 오목하거나 볼록할 수 있다. 예로서, 도 9c는 희생 층(22A)의 측벽이 오목하고, 내부 스페이서(44)의 외측벽이 오목하고, 내부 스페이서(44)가 나노구조체(22B)의 대응하는 측벽으로부터 리세스된 실시예의 확대도를 예시한다. 내부 스페이서(44)는 후속적으로 형성되는 소스/드레인 영역(예를 들어, 에피택셜 소스/드레인 영역(48))에 대한 손상을 방지하기 위해 사용될 수 있으며, 이러한 손상은 대체 게이트 구조체를 형성하기 위한 후속 에칭 프로세스(도 14b)에 의해 야기될 수 있다.
후속 프로세스에서, 나노 구조체(22B) 및 기판(20)을 포함하는 반도체 재료의 표면 상에 형성된 산화물을 제거하기 위해 전 세정(pre-clean) 프로세스가 수행될 수 있다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(218)로서 예시된다. 전 세정 프로세스는 SiCONi(NF3 및 NH3), Certas(HF 및 NH3), HF(가스), HF 용액 등을 사용하여 수행할 수 있다. 교차 본딩 Si-O-Si의 존재를 갖는 내부 스페이서(44)는 (유사한 k 값을 갖는 종래읜 유전체 재료보다) 전 세정 프로세스에 대해 더 내성이 있다.
도 10a 및 도 10b를 참조하면, 에피택셜 소스/드레인 영역(48)은 리세스(42)에 형성된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(220)로서 예시된다. 일부 실시예에 따르면, 소스/드레인 영역(48)은 대응하는 GAA 트랜지스터의 채널로 사용되는 나노구조체(22B)에 스트레스를 가하여 성능을 향상시킬 수 있다. 결과의 트랜지스터가 p형 트랜지스터인지 n형 트랜지스터인지에 따라 p형 또는 n형 불순물이 에피택시를 진행하면서 인시튜(in-situ) 도핑될 수 있다. 예를 들어, 결과의 트랜지스터가 p형 트랜지스터인 경우, 실리콘 게르마늄 붕소(SiGeB), 실리콘 붕소(SiB) 등이 성장될 수 있다. 반대로, 결과의 트랜지스터가 n형 트랜지스터인 경우, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등이 성장될 수 있다. 리세스(42)가 에피택시 영역(48)으로 채워진 후, 에피택시 영역(48)의 추가 에피택셜 성장은 에피택시 영역(48)이 수평으로 확장되도록 하고, 패싯이 형성될 수 있다. 에피택시 영역(48)의 추가 성장은 또한 이웃하는 에피택시 영역(48)이 서로 병합되도록 할 수 있다. 보이드(에어 갭)(49)(도 10a)가 생성될 수 있다.
에피택시 프로세스 후에, 에피택시 영역(48)은 또한 참조 번호(48)를 사용하여 표시되는 소스 및 드레인 영역을 형성하기 위해 p형 또는 n형 불순물로 추가로 주입될 수 있다. 본 개시의 대안적인 실시예에 따르면, 에피택시 영역(48)이 에피택시 동안 p형 또는 n형 불순물로 인시튜 도핑될 때 주입 프로세스는 생략되고, 에피택시 영역(48)은 또한 소스/드레인 영역이다.
도 11a, 도 11b 및 도 11c 내지 도 18a, 도 18b 및 도 18c의 후속 도면 번호는 문자 A, B 또는 C가 뒤따르는 대응하는 번호를 가질 수 있다. 문자 a를 갖는 도면 번호가 있는 도면은 대응하는 도면이 도 4의 기준 단면 A2-A2와 동일한 기준 단면을 도시함을 나타내며, 문자 b를 갖는 도면 번호가 있는 도면은 대응하는 도면이 도 4의 기준 단면 B-B와 동일한 기준 단면을 도시함을 나타내고, 문자 c를 갖는 도면 번호가 있는 도면은 대응하는 도면이 도 4의 기준 단면 A1-A1과 동일한 기준 단면을 도시함을 나타낸다.
도 11a, 도 11b 및 도 11c는 콘택 에칭 정지 층(Contact Etch Stop Layer; CESL)(50) 및 층간 유전체(Inter-Layer Dielectric; ILD)(52)의 형성 후에 구조체의 단면도를 예시한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(220)로서 예시된다. CESL(50)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 등으로 형성될 수 있고, CVD, ALD 등을 사용하여 형성될 수 있다. ILD(52)는 예를 들어, FCVD, 스핀-온 코팅, CVD, 또는 임의의 다른 적절한 성막 방법을 사용하여 형성된 유전체 재료를 포함할 수 있다. ILD(52)는 전구체로서 테트라 에틸 오르소 실리케이트(Tetra Ethyl Ortho Silicate; TEOS), 인-실리케이트 유리(Phospho-Silicate Glass; PSG), 붕소-실리케이트 유리(Boro-Silicate Glass; BSG), 붕소 도핑된 인-실리케이트 유리(Boron-Doped Phospho-Silicate Glass; BPSG), 도핑되지 않은 실리케이트 유리(Undoped Silicate Glass; USG) 등을 사용하여 형성된 실리콘-산화물 기반 재료일 수 있는 산소 함유 유전체 재료로 형성될 수 있다.
도 12a 및 도 12b 내지 도 16a 및 도 16b는 대체 게이트 스택을 형성하기 위한 프로세스를 예시한다. 도 12a 및 도 12b에서, ILD(52)의 상부 표면을 레벨링하기 위해 CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(224)로 예시된다. 일부 실시예에 따르면, 평탄화 프로세스는 도 12a에 도시된 바와 같이 더미 게이트 전극(34)을 드러내기 위해 하드 마스크(36)를 제거할 수 있다. 대안적인 실시예에 따르면, 평탄화 프로세스는 하드 마스크(36)를 드러낼 수 있고 하드 마스크(36) 상에서 정지된다. 일부 실시예에 따르면, 평탄화 프로세스 후에, 더미 게이트 전극(34)(또는 하드 마스크(36)), 게이트 스페이서(38), 및 ILD(52)의 상부 표면은 프로세스 변동 내에서 동일 레벨이다.
다음으로, 더미 게이트 전극(34)(및 남아 있는 경우 하드 마스크(36))이 하나 이상의 에칭 프로세스에서 제거되어 도 13a 및 13b에 도시된 바와 같이 리세스(58)가 형성되게 한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(226)로서 예시된다. 리세스(58) 내의 더미 게이트 유전체(32)의 부분이 또한 제거된다. 일부 실시예에 따르면, 더미 게이트 전극(34) 및 더미 게이트 유전체(32)는 이방성 건식 에칭 프로세스를 통해 제거된다. 예를 들어, 에칭 프로세스는 ILD(52)보다 빠른 레이트로 더미 게이트 전극(34)을 선택적으로 에칭하는 반응 가스(들)를 사용하여 수행될 수 있다. 각각의 리세스(58)는 후속하여 완성된 나노 FET의 이후 채널 영역을 포함하는, 다층 스택(22')의 부분을 노출 및/또는 오버레이한다. 다층 스택(22')의 부분은 에피택셜 소스/드레인 영역(48)의 이웃하는 쌍 사이에 있다.
그 후, 희생 층(22A)은 나노구조체(22B) 사이의 리세스(58)를 연장하기 위해 제거되고, 결과의 구조체는 도 14a 및 도 14b에 도시된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(228)로서 예시된다. 희생 층(22A)은 희생 층(22A)의 재료에 선택적인 에칭제를 사용하는 습식 에칭 프로세스와 같은 등방성 에칭 프로세스를 수행함으로써 제거될 수 있는 반면, 나노구조체(22B), 기판(20), STI 영역(26)은 희생 층(22A)에 비해 상대적으로 에칭되지 않은 채로 남아 있다. 희생 층(22A)이 예를 들어 SiGe를 포함하고 나노구조체(22B)가 예를 들어 Si 또는 SiC를 포함하는 일부 실시예에 따르면, 테트라 메틸 암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등이 희생 층(22A)을 제거하기 위해 사용될 수 있다.
도 15a 및 도 15b를 참조하면, 게이트 유전체(62)가 형성된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(230)로서 예시된다. 일부 실시예에 따르면, 게이트 유전체(62) 각각은 계면 층 및 계면 층 상의 하이 k 유전체 층을 포함한다. 계면 층은 ALD 또는 CVD와 같은 컨포멀 성막 프로세스를 통해 성막될 수 있는 실리콘 산화물로 형성되거나 이를 포함할 수 있다. 일부 실시예에 따르면, 하이 k 유전체 층은 하나 이상의 유전체 층을 포함한다. 예를 들어, 하이 k 유전체 층(들)은 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 및 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다.
도 16a 및 도 16b를 참조하면, 게이트 전극(68)이 형성된다. 형성에서, 전도성 층은 먼저 하이 k 유전체 층 상에 형성되고 리세스(58)의 나머지 부분을 채운다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(232)로서 예시된다. 게이트 전극(68)은 TiN, TaN, TiAl, TiAlC, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 및/또는 이들의 다층과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 단층 게이트 전극(68)이 도 16a 및 도 16b에 예시되어 있지만, 게이트 전극(68)은 임의의 수의 층, 임의의 수의 일 함수 층, 및 가능하게는 충전 재료를 포함할 수 있다. 게이트 유전체(62) 및 게이트 전극(68)은 또한 나노구조체(22B) 중 인접한 나노구조체 사이의 공간을 채우고, 나노구조체(22B)의 하단 나노구조체와 하부 기판 스트립(20') 사이의 공간을 채운다. 리세스(58)를 채운 후에, ILD(52)의 상부 표면 위에 과잉 부분이 있는 게이트 유전체 및 게이트 전극(68)의 재료의 과잉 부분을 제거하기 위해 CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행된다. 게이트 전극(68) 및 게이트 유전체(62)는 결과의 나노-FET의 게이트 스택(70)으로 집합적으로 지칭된다.
도 17a, 도 17b 및 도 17c에 도시된 프로세스에서, 게이트 스택(70)이 리세스되어 게이트 스택(70) 바로 위에 그리고 게이트 스페이서(38)의 대향하는 부분 사이에 리세스가 형성된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 하나 이상의 유전체 재료 층을 포함하는 게이트 마스크(74)가 각각의 리세스에 채워지고, ILD(52) 위로 연장되는 유전체 재료의 과잉 부분을 제거하기 위한 평탄화 프로세스가 후속된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(234)로서 예시된다.
도 17a, 도 17b 및 도 17c에 의해 추가로 예시된 바와 같이, ILD(76)는 ILD(52) 및 게이트 마스크(74) 위에 성막된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(236)로서 예시된다. 각 정지 층(도시되지 않음)은 ILD(76)의 형성 전에 성막되거나 성막되지 않을 수 있다. 일부 실시예에 따르면, ILD(76)는 FCVD, CVD, PECVD 등을 통해 형성된다. ILD(76)는 실리콘 산화물, PSG, BSG, BPSG, USG 등으로부터 선택될 수 있는 유전체 재료로 형성된다.
도 18a, 도 18b 및 도 18c에서, ILD(76), ILD(52), CESL(50), 및 게이트 마스크(74)는 에피택셜 소스/드레인 영역(48) 및/또는 게이트 스택(70)의 표면을 노출시키는 리세스(콘택 플러그(80A 및 80B)에 의해 점유됨)를 형성하기 위해 에칭된다. 리세스는 RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용하여 에칭을 통해 형성될 수 있다. 일부 실시예에 따르면, 리세스는 제 1 에칭 프로세스를 사용하여 ILD(76) 및 ILD(52)를 관통 에칭하고, 제 2 에칭 프로세스를 사용하여 게이트 마스크(74)를 관통 에칭하고, 가능하게는 제3 에칭 프로세스를 사용하여 CESL(50)을 관통 에칭함으로써 형성될 수 있다. 도 18b는 콘택 플러그(80A 및 80B)가 동일한 단면에 있는 것을 예시하지만, 다양한 실시예에서, 콘택 플러그(80A 및 80B)는 상이한 단면에 형성될 수 있으며, 이에 의해 서로 단락될 위험이 감소된다.
리세스가 형성된 후, 실리사이드 영역(78)(도 18b 및 도 18c)이 에피택셜 소스/드레인 영역(48) 위에 형성된다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)에서 프로세스(238)로서 예시된다. 일부 실시예에 따르면, 실리사이드 영역(78)은 먼저 하부 에피택셜 소스/드레인 영역(48)의 반도체 재료(예를 들어, 실리콘, 실리콘 게르마늄, 게르마늄)와 반응하여 실리사이드 또는 게르마나이드 영역을 형성할 수 있는 금속 층(도시되지 않음)을 성막하고, 그 후 열 어닐링 프로세스를 수행하여 실리사이드 영역(78)을 형성함으로써 형성된다. 금속은 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐 등을 포함할 수 있다. 그 후, 성막된 금속의 미반응 부분은 예를 들어 에칭 프로세스에 의해 제거된다.
그 후, 콘택 플러그(80B)는 실리사이드 영역(78) 위에 형성된다. 또한, 콘택(80A)(게이트 콘택 플러그로 또한 지칭될 수 있음)은 또한 리세스에 형성되고 게이트 전극(68) 위에서 게이트 전극(68)와 접촉한다. 각각의 프로세스는 도 24에 도시된 프로세스 흐름(200)의 프로세스(240)과 같이 도시된다. 콘택 플러그(80A 및 80B)는 각각 배리어 층, 확산 층, 및 충전 재료와 같은 하나 이상의 층을 포함할 수 있다. 예를 들어, 일부 실시예에 따르면, 콘택 플러그(80A 및 80B)는 각각 배리어 층 및 전도성 재료를 포함하고, 하부 전도성 피처(예를 들어, 예시된 실시예에서 게이트 스택(70) 또는 실리사이드 영역(78))에 전기적으로 커플링된다. 배리어층은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. ILD(76)의 표면으로부터 과잉 재료를 제거하기 위해 CMP 프로세스와 같은 평탄화 프로세스가 수행될 수 있다. 이에 따라 나노-FET(82)가 형성된다.
본 개시의 프로세스를 채용하여 내부 스페이서 또는 게이트 스페이서와 같은 유전체 필름을 형성함으로써, 유전체 필름은 감소된 k 값을 갖지만 바람직한 에칭 저항성을 갖도록 유지된다. 도 22 및 도 23은 k 값의 함수로서 유전체 필름의 에칭 레이트를 예시한다. 도 22는 도 9b에 도시된 프로세스에서와 같이 스페이서 트리밍 및 전 세정 프로세스 동안 스페이서 층(43)(도 8b)의 에칭 레이트를 예시한다. 라인(150)은 종래의 성막 프로세스를 사용하여 형성된 유전체 재료(예를 들어, SiOCN, SiON, SiOC, SiCN)의 에칭 레이트를 예시한다. 라인(152)은 본 개시의 프로세스를 채택하여 형성된 유전체 재료의 에칭 레이트를 예시한다. 동일한 에칭 레이트를 갖는 라인(150 및 152)으로 표시되는 유전체 재료를 비교하면, 라인(152)로 표시되는 k 값이 라인(150)보다 상당히 낮은 k 값을 갖는다는 것이 관찰되었다. 대안적으로 말하면, 하나는 종래의 성막 프로세스를 사용하여 형성되고 다른 하나는 본 발명의 프로세스를 사용하여 형성되는, 동일한 k 값을 갖는 두 재료가 형성될 때, 본 발명의 프로세스를 사용하여 형성된 재료는 상당히 더 낮은 에칭 레이트를 가지며, 이는 더 높은 에칭 저항을 나타낸다. 감소된 에칭 레이트는 프로세스 시간이 연장될 수 있기 때문에 스페이서 트리밍 프로세스를 손상시키지 않는다는 점에 유의해야 한다.
도 23은 도 14b에 도시된 프로세스에서와 같이 희생 반도체 층(22A)을 제거하는 동안 스페이서 층(43)(도 8b)의 에칭 레이트를 예시한다. 라인(160)은 종래의 성막 프로세스를 사용하여 형성된 유전체 재료(예를 들어, SiOCN, SiON, SiOC, SiCN)의 에칭 레이트를 예시한다. 라인(162)은 본 개시의 프로세스를 채택하여 형성된 유전체 재료의 에칭 레이트를 예시한다. 동일한 에칭 레이트를 갖는 라인(160 및 162)로 표시되는 유전체 재료를 비교하면, 라인(162)으로 표시되는 k 값이 라인(160)보다 상당히 낮은 k 값을 갖는다는 것이 관찰되었다. 도 23은 또한 본 발명의 실시예에 따라 형성된 유전체 필름이 더 낮은 k 값 및 더 높은 에칭 저항을 갖는다는 것을 나타낸다. 샘플 실리콘 웨이퍼에 대해 수행된 일부 실험에서, 종래의 성막 프로세스를 사용하여 형성된 스페이서 층(43)을 갖는 샘플은 희생 반도체 층(22A)의 제거 동안 18.8 Å의 손실을 갖는다. 비교로서, 본 발명의 실시예에 따라 형성된 3개의 샘플은 8.4 Å 내지 약 14.7 Å 범위의 손실을 가지며, 모두 종래의 재료의 손실보다 현저히 작다.
본 발명의 실시예는 몇몇 유리한 특징을 갖는다. 본 발명의 실시예의 전구체 및 필름 성숙 프로세스를 채택하여 유전체 필름을 형성함으로써 유전체 필름의 k 값이 감소되고 에칭 저항성이 향상된다.
본 개시의 일부 실시예에 따르면, 방법은 ALD 프로세스를 수행하여 웨이퍼 상에 유전체 층을 형성하는 단계 - ALD 프로세스는 칼립소((SiCl3)2CH2)를 펄싱하는 단계, 칼립소를 퍼징하는 단계, 암모니아를 펄싱하는 단계, 및 암모니아를 퍼징하는 단계를 포함하는 ALD 사이클을 포함함 - ; 유전체 층에 대해 습식 어닐링 프로세스를 수행하는 단계; 및 유전체 층에 대해 건식 어닐링 프로세스를 수행하는 단계를 포함한다. 일 실시예에서, 방법은 유전체 층의 두께를 증가시키기 위해 ALD 사이클을 반복하는 단계를 더 포함한다. 일 실시예에서, 방법은 복수의 반도체 나노구조체 및 복수의 희생 층을 포함하는 층들의 스택을 형성하는 단계 - 복수의 반도체 나노구조체와 복수의 희생 층은 교대로 배열됨 - ; 측면 리세스를 형성하기 위해 복수의 희생 층을 측방으로 리세스하는 단계 - 유전체 층은 측면 리세스 내로 연장됨 -; 및 측면 리세스의 외측에 있는 유전체 층의 부분을 제거하기 위해 유전체 층을 트리밍하는 단계를 더 포함한다. 일 실시예에서, 방법은 트리밍하는 단계 후에, 복수의 희생 층을 제거하는 단계; 및 복수의 희생 층에 의해 남겨진 공간으로 연장되는 게이트 스택을 형성하는 단계를 포함한다. 일 실시예에서, 유전체 층은 트랜지스터의 게이트 스택 상에 형성되고, 방법은 유전체 층으로부터 게이트 스페이서를 형성하기 위해 이방성 에칭 프로세스를 수행하는 단계를 더 포함한다. 일 실시예에서, 습식 어닐링 프로세스는 수증기를 사용하여 수행된다. 일 실시예에서, 습식 어닐링 프로세스는 제 1 온도에서 수행되고, 건식 어닐링 프로세스는 제 1 온도보다 높은 제 2 온도에서 수행된다. 일 실시예에서, 습식 어닐링 프로세스는 약 300 ℃ 내지 약 500 ℃ 범위 내의 제 1 온도에서 수행되고, 건식 어닐링 프로세스는 약 400 ℃ 내지 약 600 ℃ 범위 내의 제 2 온도에서 수행된다. 일 실시예에서, 건식 어닐링 프로세스는 프로세스 가스로서 질소(N2)를 사용하여 수행된다.
본 개시의 일부 실시예에 따르면, 방법은 제 1 실리콘 층 및 제 2 실리콘 층, 및 제 1 실리콘 층과 제 2 실리콘 층 사이의 실리콘 게르마늄 층을 포함하는 층들의 스택을 형성하는 단계; 측면 리세스를 형성하기 위해 실리콘 게르마늄 층을 측방으로 리세스하는 단계; 유전체 층을 성막하는 단계 - 유전체 층은 측면 리세스 내로 연장됨 -; 유전체 층의 k 값을 감소시키기 위해 유전체 층을 어닐링하는 단계; 측면 리세스의 내측에 있는 유전체 층의 제 2 부분은 내부 스페이서로서 남겨두면서 측면 리세스의 외측에 있는 유전체 층의 제 1 부분을 제거하기 위해 유전체 층을 트리밍하는 단계; 실리콘 게르마늄 층을 제거하는 단계; 및 제 1 실리콘 층과 제 2 실리콘 층 사이의 스페이서 내로 연장되는 게이트 스택을 형성하는 단계를 포함한다. 일 실시예에서, 유전체 층은 전구체로서 칼립소((SiCl3)2CH2) 및 암모니아가 사용되는 원자층 증착 프로세스를 통해 성막된다. 일 실시예에서, 방법은 유전체 층을 성막하는 단계 후에, 유전체 층에 대해 습식 어닐링 프로세스 및 건식 어닐링 프로세스를 수행하는 단계를 더 포함한다. 일 실시예에서, 유전체 층을 트리밍하는 단계는, 유전체 층에 대해 습식 어닐링 프로세스 및 건식 어닐링 프로세스가 수행된 후에 수행된다. 일 실시예에서, 유전체 층을 트리밍하는 단계는, 유전체 층에 대해 습식 어닐링 프로세스 및 건식 어닐링 프로세스가 수행되기 전에 수행된다. 일 실시예에서, 습식 어닐링 프로세스는 제 1 온도에서 수행되고, 건식 어닐링 프로세스는 제 1 온도보다 높은 제 2 온도에서 수행된다.
본 개시의 일부 실시예에 따르면, 방법은 복수의 반도체 나노구조체 및 복수의 희생 층을 포함하는 층들의 스택을 형성하는 단계 - 복수의 반도체 나노구조체와 복수의 희생 층은 교대로 배열됨 - ; 측면 리세스를 형성하기 위해 복수의 희생 층을 측방으로 리세스하는 단계; 및 측면 리세스 내로 연장하는 유전체 층을 성막하는 단계 - 유전체 층은 전구체로서 칼립소((SiCl3)2CH2) 및 암모니아를 사용하여 성막됨 - 를 포함한다. 일 실시예에서, 방법은 유전체 층을 어닐링하는 단계를 더 포함한다. 일 실시예에서, 어닐링은 습식 어닐링 프로세스 및 건식 어닐링 프로세스를 포함한다. 일 실시예에서, 유전체 층은 원자층 증착을 사용하여 성막된다. 일 실시예에서, 방법은 복수의 희생 층들을 제거하는 단계; 및 반도체 나노구조체 사이의 스페이서 내로 연장되는 게이트 스택을 형성하는 단계를 포함한다.
상기는 본 발명의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 성취하는 다른 공정들 및 구조체들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
1. 방법에 있어서,
원자층 증착(atomic layer deposition; ALD) 프로세스를 수행하여 웨이퍼 상에 유전체 층을 형성하는 단계 - 상기 ALD 프로세스는,
칼립소((SiCl3)2CH2)를 펄싱(pulsing)하는 단계,
상기 칼립소를 퍼징(purging)하는 단계,
암모니아를 펄싱하는 단계, 및
상기 암모니아를 퍼징하는 단계
를 포함하는 ALD 사이클을 포함함 - ;
상기 유전체 층에 대해 습식 어닐링 프로세스를 수행하는 단계; 및
상기 유전체 층에 대해 건식 어닐링 프로세스를 수행하는 단계
를 포함하는, 방법.
2. 제 1 항에 있어서,
상기 유전체 층의 두께를 증가시키기 위해 상기 ALD 사이클을 반복하는 단계
를 더 포함하는, 방법.
3. 제 1 항에 있어서,
복수의 반도체 나노구조체 및 복수의 희생 층을 포함하는 층들의 스택을 형성하는 단계 - 상기 복수의 반도체 나노구조체와 상기 복수의 희생 층은 교대로 배열됨 - ;
측면 리세스(lateral recess)를 형성하기 위해 상기 복수의 희생 층을 측방으로 리세스하는 단계 - 상기 유전체 층은 상기 측면 리세스 내로 연장됨 -; 및
상기 측면 리세스의 외측에 있는 상기 유전체 층의 부분을 제거하기 위해 상기 유전체 층을 트리밍하는 단계
를 더 포함하는, 방법.
4. 제 3 항에 있어서,
상기 트리밍하는 단계 후에, 상기 복수의 희생 층을 제거하는 단계; 및
상기 복수의 희생 층에 의해 남겨진 공간으로 연장되는 게이트 스택을 형성하는 단계
를 더 포함하는, 방법.
5. 제 1 항에 있어서, 상기 유전체 층은 트랜지스터의 게이트 스택 상에 형성되고, 상기 방법은,
상기 유전체 층으로부터 게이트 스페이서를 형성하기 위해 이방성 에칭 프로세스를 수행하는 단계
를 더 포함하는, 방법.
6. 제 1 항에 있어서, 상기 습식 어닐링 프로세스는 수증기(water steam)를 사용하여 수행되는 것인, 방법.
7. 제 1 항에 있어서, 상기 습식 어닐링 프로세스는 제 1 온도에서 수행되고, 상기 건식 어닐링 프로세스는 상기 제 1 온도보다 높은 제 2 온도에서 수행되는 것인, 방법.
8. 제 1 항에 있어서, 상기 습식 어닐링 프로세스는 약 300 ℃ 내지 약 500 ℃ 범위 내의 제 1 온도에서 수행되고, 상기 건식 어닐링 프로세스는 약 400 ℃ 내지 약 600 ℃ 범위 내의 제 2 온도에서 수행되는 것인, 방법.
9. 제 1 항에 있어서, 상기 건식 어닐링 프로세스는 프로세스 가스로서 질소(N2)를 사용하여 수행되는 것인, 방법.
10. 방법에 있어서,
제 1 실리콘 층 및 제 2 실리콘 층, 및 상기 제 1 실리콘 층과 상기 제 2 실리콘 층 사이의 실리콘 게르마늄 층을 포함하는 층들의 스택을 형성하는 단계:
측면 리세스를 형성하기 위해 상기 실리콘 게르마늄 층을 측방으로 리세스하는 단계;
유전체 층을 성막하는 단계 - 상기 유전체 층은 상기 측면 리세스 내로 연장됨 - ;
상기 유전체 층의 k 값을 감소시키기 위해 상기 유전체 층을 어닐링하는 단계;
상기 측면 리세스의 내측에 있는 상기 유전체 층의 제 2 부분은 내부 스페이서로서 남겨두면서 상기 측면 리세스의 외측에 있는 상기 유전체 층의 제 1 부분을 제거하기 위해 상기 유전체 층을 트리밍하는 단계;
상기 실리콘 게르마늄 층을 제거하는 단계; 및
상기 제 1 실리콘 층과 상기 제 2 실리콘 층 사이의 스페이서 내로 연장되는 게이트 스택을 형성하는 단계
를 포함하는, 방법.
11. 제 10 항에 있어서, 상기 유전체 층은, 전구체로서 칼립소((SiCl3)2CH2) 및 암모니아가 사용되는 원자층 증착 프로세스를 통해 성막되는 것인, 방법.
12. 제11항에 있어서,
상기 유전체 층을 성막하는 단계 후에, 상기 유전체 층에 대해 습식 어닐링 프로세스 및 건식 어닐링 프로세스를 수행하는 단계
를 더 포함하는, 방법.
13. 제 12 항에 있어서, 상기 유전체 층을 트리밍하는 단계는, 상기 유전체 층에 대해 상기 습식 어닐링 프로세스 및 상기 건식 어닐링 프로세스가 수행된 후에 수행되는 것인, 방법.
14. 제 12 항에 있어서, 상기 유전체 층을 트리밍하는 단계는, 상기 유전체 층에 대해 상기 습식 어닐링 프로세스 및 상기 건식 어닐링 프로세스가 수행되기 전에 수행되는 것인, 방법.
15. 제 12 항에 있어서, 상기 습식 어닐링 프로세스는 제 1 온도에서 수행되고, 상기 건식 어닐링 프로세스는 상기 제 1 온도보다 높은 제 2 온도에서 수행되는 것인, 방법.
16. 방법에 있어서,
복수의 반도체 나노구조체 및 복수의 희생 층을 포함하는 층들의 스택을 형성하는 단계 - 상기 복수의 반도체 나노구조체와 상기 복수의 희생 층은 교대로 배열됨 - ;
측면 리세스를 형성하기 위해 상기 복수의 희생 층을 측방으로 리세스하는 단계; 및
상기 측면 리세스 내로 연장되는 유전체 층을 성막하는 단계 - 상기 유전체 층은 전구체로서 칼립소((SiCl3)2CH2) 및 암모니아를 사용하여 성막됨 -
를 포함하는, 방법.
17. 제 16 항에 있어서,
상기 유전체 층을 어닐링하는 단계
를 더 포함하는, 방법.
18. 제 17 항에 있어서, 상기 어닐링은 습식 어닐링 프로세스 및 건식 어닐링 프로세스를 포함하는 것인, 방법.
19. 제 16 항에 있어서, 상기 유전체 층은 원자층 증착을 사용하여 성막되는 것인, 방법.
20. 제 16 항에 있어서,
상기 복수의 희생 층을 제거하는 단계; 및
상기 반도체 나노구조체 사이의 스페이서 내로 연장되는 게이트 스택을 형성하는 단계
를 더 포함하는, 방법.

Claims (10)

  1. 방법에 있어서,
    원자층 증착(atomic layer deposition; ALD) 프로세스를 수행하여 웨이퍼 상에 유전체 층을 형성하는 단계 - 상기 ALD 프로세스는,
    칼립소((SiCl3)2CH2)를 펄싱(pulsing)하는 단계,
    상기 칼립소를 퍼징(purging)하는 단계,
    암모니아를 펄싱하는 단계, 및
    상기 암모니아를 퍼징하는 단계
    를 포함하는 ALD 사이클을 포함함 - ;
    상기 유전체 층에 대해 습식 어닐링 프로세스를 수행하는 단계; 및
    상기 유전체 층에 대해 건식 어닐링 프로세스를 수행하는 단계
    를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 유전체 층의 두께를 증가시키기 위해 상기 ALD 사이클을 반복하는 단계
    를 더 포함하는, 방법.
  3. 제 1 항에 있어서,
    복수의 반도체 나노구조체 및 복수의 희생 층을 포함하는 층들의 스택을 형성하는 단계 - 상기 복수의 반도체 나노구조체와 상기 복수의 희생 층은 교대로 배열됨 - ;
    측면 리세스(lateral recess)를 형성하기 위해 상기 복수의 희생 층을 측방으로 리세스하는 단계 - 상기 유전체 층은 상기 측면 리세스 내로 연장됨 -; 및
    상기 측면 리세스의 외측에 있는 상기 유전체 층의 부분을 제거하기 위해 상기 유전체 층을 트리밍하는 단계
    를 더 포함하는, 방법.
  4. 제 1 항에 있어서, 상기 유전체 층은 트랜지스터의 게이트 스택 상에 형성되고, 상기 방법은,
    상기 유전체 층으로부터 게이트 스페이서를 형성하기 위해 이방성 에칭 프로세스를 수행하는 단계
    를 더 포함하는, 방법.
  5. 제 1 항에 있어서, 상기 습식 어닐링 프로세스는 수증기(water steam)를 사용하여 수행되는 것인, 방법.
  6. 제 1 항에 있어서, 상기 습식 어닐링 프로세스는 제 1 온도에서 수행되고, 상기 건식 어닐링 프로세스는 상기 제 1 온도보다 높은 제 2 온도에서 수행되는 것인, 방법.
  7. 제 1 항에 있어서, 상기 습식 어닐링 프로세스는 300 ℃ 내지 500 ℃ 범위 내의 제 1 온도에서 수행되고, 상기 건식 어닐링 프로세스는 400 ℃ 내지 600 ℃ 범위 내의 제 2 온도에서 수행되는 것인, 방법.
  8. 제 1 항에 있어서, 상기 건식 어닐링 프로세스는 프로세스 가스로서 질소(N2)를 사용하여 수행되는 것인, 방법.
  9. 방법에 있어서,
    제 1 실리콘 층 및 제 2 실리콘 층, 및 상기 제 1 실리콘 층과 상기 제 2 실리콘 층 사이의 실리콘 게르마늄 층을 포함하는 층들의 스택을 형성하는 단계:
    측면 리세스를 형성하기 위해 상기 실리콘 게르마늄 층을 측방으로 리세스하는 단계;
    유전체 층을 성막하는 단계 - 상기 유전체 층은 상기 측면 리세스 내로 연장됨 - ;
    상기 유전체 층의 k 값을 감소시키기 위해 상기 유전체 층을 어닐링하는 단계;
    상기 측면 리세스의 내측에 있는 상기 유전체 층의 제 2 부분은 내부 스페이서로서 남겨두면서 상기 측면 리세스의 외측에 있는 상기 유전체 층의 제 1 부분을 제거하기 위해 상기 유전체 층을 트리밍하는 단계;
    상기 실리콘 게르마늄 층을 제거하는 단계; 및
    상기 제 1 실리콘 층과 상기 제 2 실리콘 층 사이의 스페이서 내로 연장되는 게이트 스택을 형성하는 단계
    를 포함하는, 방법.
  10. 방법에 있어서,
    복수의 반도체 나노구조체 및 복수의 희생 층을 포함하는 층들의 스택을 형성하는 단계 - 상기 복수의 반도체 나노구조체와 상기 복수의 희생 층은 교대로 배열됨 - ;
    측면 리세스를 형성하기 위해 상기 복수의 희생 층을 측방으로 리세스하는 단계; 및
    상기 측면 리세스 내로 연장되는 유전체 층을 성막하는 단계 - 상기 유전체 층은 전구체로서 칼립소((SiCl3)2CH2) 및 암모니아를 사용하여 성막됨 -
    를 포함하는, 방법.
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