KR970067904A - 반도체 장치 및 그의 제조방법 - Google Patents

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KR970067904A
KR970067904A KR1019970009003A KR19970009003A KR970067904A KR 970067904 A KR970067904 A KR 970067904A KR 1019970009003 A KR1019970009003 A KR 1019970009003A KR 19970009003 A KR19970009003 A KR 19970009003A KR 970067904 A KR970067904 A KR 970067904A
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쯔지 하루오
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  • Semiconductor Memories (AREA)
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Abstract

본 발명의 반도체 장치는, 반도체기판; 상기 반도체기판상에 매트릭스 형태로 형성되고, 각각 채널 영역을 갖는 복수의 제1 트랜지스터; 상기 반도체기판상에 매트릭스 형태로 형성되고, 각각 채널영역을 갖는 복수의 제2 트랜지스터; 및 제1 방향으로 평행하게 형성되고, 각각 워드라인 및 게이트전극으로 기능하는 복수의 워드라인을 포함하며, 상기 복수의 제1 트랜지스터의 적어도 두 채널 영역은 상기 제1 방향에 대해 거의 수직인 제2 방향으로 접하도록 되고, 상기 복수의 제2 트랜지스터의 적어도 두 채널영역은 상기 제2 방향으로 접하도록 된다.

Description

반도체 장치 및 그의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 제1 실시예에 의한 반도체 장치의 셀 트랜지스터의 셀 전류 특성을 보인 그래프.

Claims (14)

  1. 반도체기판; 상기 반도체기판상에 매트릭스 형태로 형성되고, 각각 채널 영역을 갖는 복수의 제1 트랜지스터; 상기 반도체기판상에 매트릭스 형태로 형성되고, 각각 채널영역을 갖는 복수의 제2 트랜지스터; 및 제1 방향으로 형행하게 형성되고 각각 워드라인 및 게이트전극으로 기능하는 복수의 워드라인을 포함하며, 상기 복수의 제1 트랜지스터의 적어도 두 채널 영역은 상기 제1 방향에 대해 거의 수직인 제2 방향으로 접하도록 되고, 상기 복수의 제2 트랜지스터의 적어도 두 채널영역은 상기 제2 방향으로 접하도록 되는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서 상기 복수의 제1 트랜지스터는 상기 트랜지스터를 도통시키기 위한 제1 임계전압을 갖는 제1 군의 트랜지스터 및 상기 제1 트랜지스터를 도통시키기 위한 제2 임계전압을 갖는 제2군의 트랜지스터로 분류되고; 상기 복수의 제2 트랜지스터는 상기 제2 트랜지스터를 도통시키기 위한 제3 임계전압을 갖는 제3군의 트랜지스터 및 상기 제2 트랜지스터를 도통시키기 위한 제4 임계전압을 갖는 제4군의 트랜지스터로 분류되는 것을 특징으로 하는 반도체 기억장치.
  3. 반도체기판; 상기 반도체기판상에 제1 방향으로 평행하게 형성된 복수의 워드라인; 복수의 제1 트랜지스터를 포함하는 트랜지스터 열로서, 상기 복수의 트랜지스터의 각각이 게이트 전극 및 채널영역을 갖고, 상기 게이트 전극은 상기 복수의 워드라인중 하나의 일부로 되고, 상기 복수의 제1 트랜지스터는 상기 제1 방향에 대해 거의 수직인 제2 방향으로 직렬 접속되며 또한 상기 제1 방향으로 복수개 평행하게 배열되어 있는 트랜지스터 열; 및 복수의 제2 트랜지스터를 포함하는 트랜지스터 행으로서 상기 복수의 제2 트랜지스터의 각각이 게이트 전극 및 채널영역을 갖고, 상기 게이트 전극은 상기 복수의 워드라인중 하나의 일부로 되고, 상기 복수의 제2 트랜지스터중 적어도 하나의 채널영역은 상기 복수의 제1 트랜지스터중 적어도 하나의 상기 채널영역에 접속되며, 상기 복수의 제2 트랜지스터는 상기 제2 방향으로 서로 인접하고, 또한 상기 제2 방향으로 복수개 평행하게 배열되어 있는 트랜지스터 행을 포함하며, 상기 복수의 제2 트랜지스터를 턴온시키기 위한 임계전압이 상기 복수의 제1 트랜지스터를 턴온시키기 위한 임계전압보다 높은 것을 특징으로 하는 반도체 기억장치.
  4. 제3항에 있어서 상기 반도체기판상에 복수의 홈이 상기 제2 방향으로 평행하게 형성되고, 상기 복수의 홈은 측면과 저면을 가지며; 상기 트랜지스터 열중 하나의 상기 복수의 제 1트랜지스터의 채널영역이 상기 홈의 저면에 형성되고; 상기 트랜지스터 열중 다른 하나의 상기 복수의 제1 트랜지스터의 채널 영역이 상기 홈들간의 상기 반도체기판의 상면에 형성되며; 상기 트랜지스터 열중 하나의 상기 복수의 제2 트랜지스터중 하나의 채널영역이 상기 홈의 측면에 형성되는 것을 특징으로 하는 반도체 기억장치.
  5. 제3항에 있어서 상기 반도체기판상에 복수의 홈이 상기 제2 방향으로 평행하게 형성되고, 상기 복수의 홈은 측면과 저면을 가지며; 상기 트랜지스터 열중 하나의 상기 복수의 제 2트랜지스터의 채널영역이 상기 홈의 저면에 형성되고; 상기 트랜지스터 열중 다른 하나의 상기 복수의 제2 트랜지스터의 채널 영역이 상기 홈들간의 상기 반도체기판의 상면에 형성되며; 상기 트랜지스터 열중 하나의 상기 복수의 제1 트랜지스터중 하나의 채널영역이 상기 홈의 측면에 형성되는 것을 특징으로 하는 반도체 기억장치.
  6. 제3항에 있어서 상기 복수의 워드라인은 복수의 제1 워드라인과 복수의 제2 워드라인으로 분류되고; 상기 반도체기판상에 복수의 홈이 상기 제1 방향으로 평행하게 형성되며, 상기 복수의 홈의 각각은 측면돠 저면을 갖고; 상기 복수의 제1 워드라인의 적어도 하나가 상기 복수의 홈의 저면들중 적어도 하나에 형성되며. 상기 복수의 제1 워드라인의 적어도 하나가 상기 복수의 홈들사이의 상기 반도체기판의 상면들 중 적어도 하나에 형성되고; 상기 복수의 제2 워드라인의 적어도 하나가 상기 복수의 홈의 측면들중 적어도 하나를 따라 형성되며; 상기 트랜지서터열중 하나의 상기 복수의 제1 트랜지스터의 채널영역이 상기 홈의 저면에 형성되고; 상기 트랜지스터열중 하나의 상기 복수의 제1 트랜지스터의 채널영역이 홈들 사이의 상기 반도체기판의 상면에 형성되며; 상기 트랜지스터열중 하나의 상기 복수의 제1 트랜지스터중 하나의 채널영역이 상기 홈의 측면에 형성되며; 상기 트랜지스터 행중 하나의 상기 복수의 제2 트랜지스터의 채널 영역이 상기 홈의 저면에 형성되고; 상기 트랜지스터 행중 하나의 상기 복수의 제2 트랜지스터의 채널 영역이 홈들 사이의 상기 반도체기판의 상면에 형성되며; 상기 트랜지스터 행중 하나의 상기 복수의 제2 트랜지스터중 하나의 채널영역이 상기 홈의 측면에 형성되는 것을 특징으로 하는 반도체 기억장치.
  7. 제3항에 있어서 상기 제1 트랜지스터는 NAND형의 트랜지스터이고, 상기 제2 트랜지스터는 NOR형의 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
  8. 제4항에 있어서 상기 제1 트랜지스터는 NAND형의 트랜지스터이고, 상기 제2 트랜지스터는 NOR형의 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
  9. 제5항에 있어서 상기 제1 트랜지스터는 NAND형의 트랜지스터이고, 상기 제2 트랜지스터는 NOR형의 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
  10. 제6항에 있어서 상기 제1 트랜지스터는 NAND형의 트랜지스터이고, 상기 제2 트랜지스터는 NOR형의 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
  11. NAND형의 트랜지스터는 복수의 채널영역이 1방향으로 평행하게 뻗어있고, NOR형 트랜지스터의 채널영역이 상기 NAND형의 트랜지스터의 상기 복수의 채널영역들간에 상기 1 방향으로 형성되며; 상기 NAND형의 트랜지스터의 상기 복수의 채널영역중 적어도 하나가 상기 NOR형의 트랜지스터의 소스/드레인으로 되는 반도체 기억장치의 제조방법에 있어서 상기 반도체기판상에 평행하게 상기 1 방향과 실질적으로 직교하는 다른 방향으로 NAND형의 트랜지스터의 게이트 전극 및 NOR형의 트랜지스터의 게이트 전극으로 되는 복수의 제1 게이트 전극을 형성하는 공정; 상기 반도체기판상에 상기 복수의 제1 게이트 전극들간에 NAND형의 트랜지스터의 게이트 전극 및 NOR형의 트랜지스터의 게이트 전극으로 되는 제2 게이트 전극을 형성하는 공정; NAND형의 트랜지스터 및 NOR형의 트랜지스터로 구성되는 상기 메모리셀 영역의 인출 전극으로 되는 고농도 확산층을 형성하기 위해 메모리셀 영역의 일단부에 이온 주입을 행하는 공정; 및 NAND형의 트랜지스터의 소스/드레인 영역을 형성하기 위해 상기 메모리셀 영역에 이온 주입을 행하는 공정; 상기 인출전극과 상기 메모리셀 영역의 일단부를 접속하는 공정; 상기 NOR형의 트랜지스터의 임계전압을 제어하기 위해 상기 NOR형의 트랜지스터의 채널 영역에 이온 주입을 행하는 공정; 상기 NAND형의 트랜지스터의 임계전압을 제어하기 위해 상기 NAND형의 트랜지스터의 채널영역에 이온 주입을 행하는 공정; 및 상기 NOR형의 트랜지스터의 데이타를 기입하기 위해 상기 NOR형 트랜지스터에이온 주입을 행하는 공정; 상기 NAND형의 트랜지스터에 데이타를 기입하기 위해 상기 NAND형 트랜지스터에 이온 주입을 행하는 공정을 포함하며, 상기 공정들은 임의의 순서로 행해질 수 있는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  12. 제11항에 있어서 상기 반도체기판상에 상기 1방향으로 평행하게 복수의 홈을 형성하는 공정; 상기 복수의 홈의 저면과 측면 및 상기 복수의 홈들간의 상기 반도체 기판의 상면에 이온 주입을 행하는 공정; 상기 복수의 홈들의 저면 및 상기 복수의 홈들간의 상기 반도체기판의 상면에 상기 NAND형의 트랜지스터의 채널영역과 상기 NOR형의 트랜지스터의 채널영역중 하나를 형성하는 공정; 및 상기 복수의 홈들의 측면에 상기 NAND형의 트랜지스터의 채널영역과 상기 NOR형의 트랜지스터의 채널영역중 다른 하나를 형성하는 공정을 더 포함하며 상기 공정들은 임의의 순서로 행해질 수 있는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  13. 제11항에 있어서 상기 반도체기판상에 상기 다른방향으로 평행하게 복수의 홈을 형성하는 공정; 상기 복수의 홈의 저면 및 상기 복수의 홈들간의 상기 반도체 기판의 상면에 상기 제1 게이트 전극과 상기 제2 게이트 전극중 하나를 형성하는 공정; 상기 복수의 홈들의 측면에 상기 제1 게이트 전극과 상기 제2 게이트 전극중 다른 하나를 형성하는 공정; 및 상기 복수의 홈들의 저면 과 측면 및 상기 복수의 홈들간의 상기 반도체기판의 상면에 상기 NAND형의 트랜지스터의 채널영역과 상기 NOR형의 트랜지스터의 채널영역을 형성하는 공정을 더 포함하며, 상기 공정들은 임의의 순서로 행해질 수 있는 것을 특징으로 하는 반도체 기억장치의 제조방법.
  14. 각각 채널영역을 갖는 복수의 제1 트랜지스터; 각각 채널영역을 갖는 복수의 제2 트랜지스터; 및 상기 복수의 제1 트랜지스터의 채널영역과 상기 복수의 제2 트랜지스터의 채널영역을 포함하는 복수의 워드라인을 포함하며, 상기 워드라인중 적어도 하나는 워드라인 및 게이트 전극으로 기능하고; 상기 복수의 제1 트랜지스터중 적어도 하나의 상기 채널영역은 상기 복수의 제2 트랜지스터중 적어도 하나의 상기 채널영역에 인접하는 것을 특징으로 하는 반도체 기억장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100614066B1 (ko) * 1998-12-17 2006-08-22 후지쯔 가부시끼가이샤 불휘발성 반도체 기억 장치

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6542396B1 (en) * 2000-09-29 2003-04-01 Artisan Components, Inc. Method and apparatus for a dense metal programmable ROM
US6764890B1 (en) * 2003-01-29 2004-07-20 Cypress Semiconductor Corporation Method of adjusting the threshold voltage of a mosfet
US7419895B2 (en) * 2003-10-23 2008-09-02 Micron Technology, Inc. NAND memory arrays

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5951143B2 (ja) * 1976-08-25 1984-12-12 株式会社日立製作所 Ｍｉｓ形半導体装置
JPS63131568A (ja) * 1986-11-21 1988-06-03 Toshiba Corp 半導体メモリ装置
JPH0815186B2 (ja) * 1987-07-27 1996-02-14 シャープ株式会社 半導体装置
US5393233A (en) * 1993-07-14 1995-02-28 United Microelectronics Corporation Process for fabricating double poly high density buried bit line mask ROM
US5453392A (en) * 1993-12-02 1995-09-26 United Microelectronics Corporation Process for forming flat-cell mask ROMS
US5693551A (en) * 1995-09-19 1997-12-02 United Microelectronics, Corporation Method for fabricating a tri-state read-only memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100614066B1 (ko) * 1998-12-17 2006-08-22 후지쯔 가부시끼가이샤 불휘발성 반도체 기억 장치

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