JP2002141477A5 - - Google Patents

Claims (14)

1. 電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
   前記メモリセルアレイにおける複数のワード線を有するブロックを選択する選択手段と、
   前記ブロック内の複数のワード線への印加電圧が入力される複数のワード線駆動信号線と、
   前記ワード線駆動信号線とメモリセル内ワード線との間に接続され、前記ブロック選択手段の出力により制御される複数の転送トランジスタとを具備し、
   隣接する２本のワード線に対応する２つの転送トランジスタを、縦方向及び横方向にそれぞれ離隔して配置し、これら転送トランジスタ間に別のワード線に対応する転送トランジスタを配置した
   ことを特徴とする半導体記憶装置。
2. 隣接して配置される転送トランジスタに接続されるワード線のアドレスが２以上離れていることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記ブロック内の複数の転送トランジスタにおける、転送トランジスタのワード線側端子が向き合って配置される側の第１の素子分離領域幅は、転送トランジスタのワード線側端子とワード線駆動信号線側端子が向き合って配置される側の第２の素子分離領域幅よりも小さいことを特徴とする請求項１または２に記載の半導体記憶装置。
4. 電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
   前記メモリセルアレイにおける複数のワード線を有するブロックを選択する選択手段と、
   前記ブロック内の複数のワード線への印加電圧が入力される複数のワード線駆動信号線と、
   ワード線駆動信号線とメモリセル内ワード線との間に接続され、前記ブロック選択手段の出力により制御される複数の転送トランジスタとを具備し、
   前記ブロック内の複数の転送トランジスタにおける、転送トランジスタのワード線側端子が向き合って配置される側の第１の素子分離領域幅は、転送トランジスタのワード線側端子とワード線駆動信号線側端子が向き合って配置される側の第２の素子分離領域幅より小さい
   ことを特徴とする半導体記憶装置。
5. 前記ブロック内の複数の転送トランジスタのワード線側端子からそれぞれのワード線への引き出し配線は、メモリセルアレイ中のワード線と同じ並びとなるように引き出されることを特徴とする請求項１乃至４いずれか１つの項に記載の半導体記憶装置。
6. 前記ブロック内の複数の転送トランジスタのワード線側端子からそれぞれのワード線への引き出し配線は、ワード線を形成する配線より１つ上層の金属配線であることを特徴とする請求項１乃至５いずれか１つの項に記載の半導体記憶装置。
7. 電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
   前記メモリセルアレイのロウアドレス、あるいはロウアドレスのプリデコード信号をデコードするデコード部と、
   上記デコード部から出力されるデコード信号が供給されるブースター部と、
   上記ブースター部の出力信号でオン／オフ制御され、メモリセルアレイ中の選択されたブロックに選択信号を供給する転送トランジスタとを具備し、
   上記ブロック内の複数の転送トランジスタのワード線側端子からそれぞれのワード線への配線を、ワード線を形成する配線より１つ上層の金属配線のみで引き出すことを特徴とする半導体記憶装置。
8. 前記メモリセルアレイは、複数のブロックに分割され、前記ブロックの各々は、各々のゲートが前記転送トランジスタの電流通路の一端に接続された第１，第２の選択トランジスタと、前記第１，第２の選択トランジスタ間に電流通路が直列接続され、ゲートが前記転送トランジスタの電流通路の一端にそれぞれ接続されたメモリセルとを備えることを特徴とする請求項７に記載の半導体記憶装置。
9. 複数のブロックを備え、各々のブロック中にメモリセルが配列されたメモリセルアレイと、
   前記メモリセルアレイにおけるブロックを選択するブロック選択回路と、
   前記ブロック内の複数のワード線への印加電圧が入力される複数のワード線駆動信号線と、
   各々の電流通路が前記ワード線駆動信号線と前記ブロック内のワード線との間にそれぞれ接続され、前記ブロック選択回路の出力により制御される複数の転送トランジスタであって、隣接する２本のワード線に対応する２つの転送トランジスタは、縦方向及び横方向にそれぞれ離隔して配置され、前記転送トランジスタ間に別のワード線に対応する転送トランジスタが配置される複数の転送トランジスタと
   を具備することを特徴とする半導体記憶装置。
10. 複数のブロックを備え、各々のブロック中にメモリセルが配列されたメモリセルアレイと、
    前記メモリセルアレイにおけるブロックを選択するブロック選択回路と、
    前記ブロック内の複数のワード線への印加電圧が入力される複数のワード線駆動信号線と、
    ワード線駆動信号線とメモリセル内ワード線との間に接続され、前記ブロック選択手段の出力により制御される複数の転送トランジスタであって、前記ブロック内の複数の転送トランジスタにおける、転送トランジスタのワード線側端子が向き合って配置される側の第１の素子分離領域幅は、転送トランジスタのワード線側端子とワード線駆動信号線側端子が向き合って配置される側の第２の素子分離領域幅より小さい複数の転送トランジスタと
    を具備することを特徴とする半導体記憶装置。
11. 複数のブロックを備え、電気的に書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
    前記ブロック内の複数のワード線への入力電圧が入力される複数のワード線駆動信号線と、
    前記ブロックを選択するブロック選択手段であって、前記ブロック選択手段は、ロウアドレス、あるいはロウアドレスのプリデコード信号をデコードするデコード部と、前記デコード部から出力されるデコード信号が供給されるブースター部と、前記ブースター部の出力信号でオン／オフ制御され、前記ブロック内の複数のワード線へ前記ワード線駆動信号線の電圧を転送するための複数の転送トランジスタとを含むブロック選択手段とを具備し、
    同一ブロック内に含まれる隣接する２本のワード線に対応する２つの転送トランジスタは、縦方向及び横方向にそれぞれ離隔して配置され、前記転送トランジスタ間に別のワード線に対応する転送トランジスタが配置される
    ことを特徴とする半導体記憶装置。
12. 複数のメモリセルが行及び列に配置されたメモリセルアレイであって、前記複数のメモリセル中の第１グループのメモリセルに接続された第１のワード線と、前記第１のワード線に隣接して配置され、前記複数のメモリセル中の第２グループのメモリセルに接続された第２のワード線と、前記複数のメモリセル中の第３グループのメモリセルに接続された第３のワード線とを有するメモリセルアレイと、
    前記複数のメモリセルから少なくとも１つのメモリセルの行を選択するように構成されたワード線選択回路であって、行及び列方向に配置された第１グループ、第２グループ及び第３グループの転送トランジスタを含み、前記第１グループの転送トランジスタの各々は前記第１のワード線の対応する１つに接続され、前記第２グループの転送トランジスタ の各々は前記第２のワード線の対応する１つに接続され、前記第３グループの転送トランジスタの各々は前記第３のワード線の対応する１つに接続され、前記第３グループの転送トランジスタは、前記第１グループ及び第２グループの転送トランジスタの各々の間に配置されるワード線選択回路とを具備し、
    前記第１乃至第３グループの転送トランジスタから前記複数のメモリセルに接続された前記第１乃至第３のワード線に引き出される第１乃至第３の配線はそれぞれ、前記第１乃至第３のワード線より１つ上層の金属配線のみが使用される
    ことを特徴とする半導体記憶装置。
13. 複数のメモリセルが行及び列に配置されたメモリセルアレイであって、前記複数のメモリセル中の第１グループのメモリセルに接続された第１のワード線と、前記複数のメモリセル中の第２グループのメモリセルに接続された第２のワード線と、前記複数のメモリセル中の第３グループのメモリセルに接続された第３のワード線とを有するメモリセルアレイと、
    前記複数のメモリセルアレイから少なくとも１つのメモリセルの行を選択するように構成されたワード線選択回路であって、各々が前記メモリセルアレイ中の第１のワード線に接続され、前記第１のワード線を選択する第１の転送トランジスタ、各々が前記メモリセルアレイ中の第２のワード線に接続され、前記第２のワード線を選択する第２の転送トランジスタ、各々がれ前記メモリセルアレイ中の第３のワード線に接続され、前記第３のワード線を選択する第３の転送トランジスタを含むワード線選択回路とを具備し、
    前記第１のワード線に第１の電圧が印加され、前記第２のワード線に前記第１の電圧より高い第２の電圧が印加され、前記第３のワード線に前記第２の電圧より高い第３の電圧が印加されて動作が行われる時に、前記第１のワード線に接続される前記第１の転送トランジスタと前記第３のワード線に接続される前記第３の転送トランジスタは行及び列方向のどちらに対しても離れて配置され、
    前記第１乃至第３の転送トランジスタから前記メモリセルに接続された前記第１乃至第３のワード線に引き出される第１乃至第３の配線はそれぞれ、前記第１乃至第３のワード線より１つ上層の金属配線のみが使用される
14. 複数のメモリセルが行及び列に配置されたメモリセルアレイと、
    転送トランジスタが行及び列に配置され、前記複数のメモリセルアレイから少なくとも１つのメモリセルの行を選択するように構成されたワード線選択回路とを具備し、
    前記ワード線選択回路は、第１の電圧が印加される第１のトランジスタと、前記第１の電圧より高い第２の電圧が印加される第２のトランジスタと、前記第２の電圧より高い第３の電圧が印加され、前記第１のトランジスタと離れて配置される第３のトランジスタとを含み
    前記第１乃至第３の転送トランジスタから前記メモリセルに接続された前記第１乃至第３のワード線に引き出される第１乃至第３の配線はそれぞれ、前記第１乃至第３のワード線より１つ上層の金属配線のみが使用される
    ことを特徴とする半導体記憶装置。