JP2004046962A5 - - Google Patents

Claims (12)

1. 各々が記憶データに応じて２つのレベルの電気抵抗の一方を有する複数のメモリセルと、各々が前記複数のメモリセルのうちのデータ読出時の選択メモリセルの比較対象として設けられる複数の参照セルとが行列状に配置されたメモリアレイを備え、
   前記複数の参照セルは、前記行および列の一方に沿って、前記行および列の他方を前記複数のメモリセルと共有するように配置され、
   前記行にそれぞれ対応して配置され、選択行において活性化される複数のワード線と、
   前記列にそれぞれ対応して配置される複数のデータ線と、
   前記行および列の前記一方にそれぞれ対応して配置され、各々が固定電圧を供給する複数のソース線とをさらに備え、
   前記複数のメモリセルの各々は、前記複数のデータ線の対応する１本と前記複数のソース線の対応する１本との間に直列に接続された、前記記憶データに応じて電気抵抗が変化する記憶素子および対応するワード線の活性化に応答してオンするアクセス素子を含み、
   前記複数のデータ線は、
   前記データ読出時に、前記複数のメモリセルのうちの、データ読出対象に選択された選択メモリセルと接続される第１のデータ線と、
   前記データ読出時に、前記複数の参照セルのうちの、前記選択メモリセルとの間で前記行および列の前記他方を共有する選択参照セルと接続される第２のデータ線とを含み、
   前記データ読出時に前記第１および第２のデータ線を前記固定電圧と異なる電圧と結合して、前記選択メモリセルおよび前記選択参照セルをそれぞれ通過する第１および第２の電流経路を形成させるデータ読出回路をさらに備え、
   前記データ読出回路は、前記第１および第２の電流経路の電気抵抗差に基いて、前記選択メモリセルから前記記憶データを読出す、記憶装置。
2. 前記複数のデータ線の単位長当たりの電気抵抗は、前記複数のソース線の単位長当たりの電気抵抗よりも小さい、請求項１に記載の記憶装置。
3. 前記複数のデータ線は、金属配線によって形成され、
   前記複数のソース線は、半導体基板上に、前記行および列の前記一方に延在して設けられた不純物拡散層によって形成される、請求項２に記載の記憶装置。
4. 前記メモリアレイに隣接する領域において、前記行および列の前記他方に沿って配置される固定電圧配線をさらに備え、
   前記複数のソース線の各々は、前記固定電圧配線と電気的に結合される、請求項１に記載の記憶装置。
5. 前記固定電圧配線の単位長当たりの電気抵抗は、前記複数のソース線の単位長当たりの電気抵抗よりも小さい、請求項１に記載の記憶装置。
6. 前記メモリアレイに隣接する領域において、前記行に沿って配置される第１および第２のデータバスをさらに備え、
   前記データ読出時において、前記第１および第２のデータ線は、前記第１および第２のデータバスを介して前記データ読出回路と電気的に接続され、
   前記固定電圧配線の単位長当たりの電気抵抗は、前記複数のデータ線および前記データバスのうちの、前記固定電圧配線と同じ方向に配置される一方の単位長当たりの電気抵抗と同等に設計される、請求項５に記載の記憶装置。
7. 各々が記憶データに応じて２つのレベルの電気抵抗の一方を有する複数のメモリセルと、各々が前記複数のメモリセルのうちのデータ読出時の選択メモリセルの比較対象として設けられる複数の参照セルとが行列状に配置されたメモリアレイを備え、
   前記複数の参照セルは、前記行に沿って、前記列を前記複数のメモリセルと共有するように配置され、
   前記行にそれぞれ対応して配置され、選択行において活性化される複数のワード線と、
   前記列にそれぞれ対応して配置される複数のデータ線と、
   前記列にそれぞれ対応して配置され、各々が固定電圧を供給する複数のソース線とをさ らに備え、
   前記複数のメモリセルの各々は、前記複数のデータ線の対応する１本と前記複数のソース線の対応する１本との間に直列に接続された、前記記憶データに応じて電気抵抗が変化する記憶素子および対応するワード線の活性化に応答してオンするアクセス素子とを含み、
   前記複数のデータ線は、
   前記データ読出時に、前記複数のメモリセルのうちの、データ読出対象に選択された選択メモリセルと接続される第１のデータ線と、
   前記データ読出時に、前記複数の参照セルのうちの、前記選択メモリセルとの間で前記列を共有する選択参照セルと接続される第２のデータ線とを含み、
   前記データ読出時に前記第１および第２のデータ線を前記固定電圧と異なる電圧と結合して、前記選択メモリセルおよび前記選択参照セルをそれぞれ通過する第１および第２の電流経路を形成させるデータ読出回路をさらに備え、
   前記データ読出回路は、前記第１および第２の電流経路の電気抵抗差に基いて、前記選択メモリセルから前記記憶データを読出し、
   前記複数のデータ線の単位長当たりの電気抵抗は、前記複数のソース線の単位長当たりの電気抵抗と同等に設計される、記憶装置。
8. 各々が記憶データに応じて２つのレベルの電気抵抗の一方を有する複数のメモリセルと、各々が前記複数のメモリセルのうちのデータ読出時の選択メモリセルの比較対象として設けられる複数の参照セルとが行列状に配置されたメモリアレイを備え、
   前記複数の参照セルは、前記列に沿って、前記行を前記複数のメモリセルと共有するように配置され、
   前記行にそれぞれ対応して配置され、選択行において活性化される複数のワード線と、
   前記列にそれぞれ対応して配置される複数のデータ線と、
   前記行にそれぞれ対応して配置され、各々が固定電圧を供給する複数のソース線とをさらに備え、
   前記複数のメモリセルの各々は、前記複数のデータ線の対応する１本と前記複数のソース線の対応する１本との間に直列に接続された、記憶データに応じて電気抵抗が変化する記憶素子および対応するワード線の活性化に応答してオンするアクセス素子とを含み、
   前記複数のデータ線は、
   前記データ読出時に、前記複数のメモリセルのうちの、データ読出対象に選択された選択メモリセルと接続される第１のデータ線と、
   前記データ読出時に、前記複数の参照セルのうちの、前記選択メモリセルとの間で前記行を共有する選択参照セルと接続される第２のデータ線とを含み、
   前記メモリアレイに隣接する領域に前記行に沿って配置され、前記データ読出時に前記第１および第２のデータ線と電気的に接続される第１および第２のデータバスと、
   前記データ読出時に前記第１および第２のデータバスを前記固定電圧と異なる電圧と結合して、前記選択メモリセルおよび前記選択参照セルをそれぞれ通過する第１および第２の電流経路を形成させるデータ読出回路とをさらに備え、
   前記データ読出回路は、前記第１および第２の電流経路の電気抵抗差に基いて、前記選択メモリセルから前記記憶データを読出し、
   前記複数のソース線の単位長当たりの電気抵抗は、前記第１および第２のデータ線の単位長当たりの電気抵抗と同等に設計される、記憶装置。
9. 前記データ読出時において、前記第１の電流経路から前記選択メモリセルを除いた部分の電気抵抗は、前記第２の電流経路から前記選択参照セルを除外した部分の電気抵抗と均衡する、請求項１、７および８のいずれか１項に記載の記憶装置。
10. 前記記憶素子は、複数の磁性体膜を有し、
    前記複数の磁性体膜のうちの少なくとも１つは、前記記憶データに応じた方向に磁化される、請求項１、７および８のいずれか１項に記載の記憶装置。
11. 前記データ読出時に、前記第１および第２のデータ線は、前記固定電圧と異なる共通の電圧と結合され、
    前記データ読出回路は、前記第１および第２のデータ線の通過電流差に基づいて、前記選択メモリセルから前記記憶データを読出す、請求項１、７および８のいずれか１項に記載の記憶装置。
12. 前記データ読出時に、前記第１および第２のデータ線は、同一の電流を供給され、
    前記データ読出回路は、前記第１および第２のデータ線の電圧差に基づいて、前記選択メモリセルから前記記憶データを読出す、請求項１、７および８のいずれか１項に記載の記憶装置。