PL238716B1 - Przestrzenny układ scalony - Google Patents
Przestrzenny układ scalony Download PDFInfo
- Publication number
- PL238716B1 PL238716B1 PL430782A PL43078219A PL238716B1 PL 238716 B1 PL238716 B1 PL 238716B1 PL 430782 A PL430782 A PL 430782A PL 43078219 A PL43078219 A PL 43078219A PL 238716 B1 PL238716 B1 PL 238716B1
- Authority
- PL
- Poland
- Prior art keywords
- layers
- layer
- contact
- integrated circuit
- integrated circuits
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W40/00—Arrangements for thermal protection or thermal control
- H10W40/20—Arrangements for cooling
- H10W40/22—Arrangements for cooling characterised by their shape, e.g. having conical or cylindrical projections
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/688—Flexible insulating substrates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/823—Interconnections through encapsulations, e.g. pillars through molded resin on a lateral side a chip
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
- H10W90/24—Configurations of stacked chips at least one of the stacked chips being laterally offset from a neighbouring stacked chip, e.g. chip stacks having a staircase shape
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
- H10W90/271—Configurations of stacked chips the chips having passive surfaces facing each other, i.e. in a back-to-back arrangement
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/20—Configurations of stacked chips
- H10W90/288—Configurations of stacked chips characterised by arrangements for thermal management of the stacked chips
Landscapes
- Structure Of Printed Boards (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Przestrzenny układ scalony zawiera szereg warstw elastycznych układów scalonych (w1, w2, w3, w4, w5, w6, w7, w8, w9, w10, w11, w12) ułożonych na sobie piętrowo jedna na drugiej, przy czym przylegające warstwy elastycznych układów scalonych, zwróconych do siebie powierzchniami kontaktowymi, tworzą pary warstw (w1, w2), (w3, w4), (w5, w6), (w7, w8), (w9, w10), (w11, w12). Warstwy w parze posiadają połączone kontakty stanowiące połączenia elektryczne pomiędzy tymi warstwami (k1-2, k3-4, k5-6, k7-8, k9-10, k11-12) oraz powierzchnie kontaktowe wykraczające poza obrys stykających się warstw. Pary warstw elastycznych układów scalonych ułożone są jedna para na drugiej parze i stykają się powierzchniami bezkontaktowymi tych warstw, a skrajne warstwy elastycznych układów scalonych stykają się powierzchniami kontaktowymi zapewniając połączenia elektryczne kontaktów (k1-4, k5-8, k9-12). Pary par warstw elastycznych układów scalonych tworzą czwórki warstw, ułożonych na sobie piętrowo jedna na drugiej, stykające się powierzchniami bezkontaktowymi skrajnych warstw czwórek (w1, w2, w3, w4), (w5, w6, w7, w8), (w9, w10, w11, w12). Warstwy stykające się ze skrajnymi warstwami połączonych czwórek kontaktów (w3, w6), (w7, w10) stykają się powierzchniami kontaktowymi zapewniając połączenia elektryczne. W przestrzennym układzie scalonym, pomiędzy połączonymi zewnętrznie parami warstw elastycznych układów scalonych znajdują się elementy dociskowe (ed).
Description
Przedmiotem wynalazku jest przestrzenny układ scalony, w szczególności do budowy układów dedykowanego przeznaczenia z wymienianymi specjalizowanymi warstwami.
Z publikacji amerykańskiego zgłoszenia patentowego nr US2013037965 znany jest przestrzenny układ scalony zawierający dwa układy scalone, które są ułożone jeden na drugim, przy czym drugi układ scalony jest odwrócony warstwą metalizacji do dołu, tak aby tworzyć połączenia elektryczne z górną warstwą metalizacji pierwszego układu scalonego. Pola metalizacji tworzące połączenia elektryczne obejmują zasilanie i masę, przy czym kształt pola metalizacji pierwszego układu odpowiada kształtowi, pola metalizacji drugiego układu uwzględniając jego odwrócenie. Ponadto układy scalone zawierają połączenia kontaktowe wystające poza powierzchnie styku pierwszego i drugiego układu scalonego.
Znany jest z opisu patentowego US5637912 sposób wytwarzania monolitycznego przestrzennego układu scalonego tworzącego moduł, który składa się z wielu płaskich układów scalonych ułożonych w stos jeden na drugim oraz jeden obok drugiego. Sposób wytwarzania obejmuje także wycinanie układów scalonych. Matryca układów scalonych układana jest następnie w stos, tworząc moduł elektroniczny. Układy scalone łączone są ze sobą elektrycznie na płaskiej powierzchni modułu elektronicznego przez utworzenie odpowiedniego wzoru przy pomocy warstwy metalizacji.
Z publikacji amerykańskich zgłoszeń patentowych nr US2017301657, US2011309881 oraz US2010264551 znane są przestrzenne układy scalone, w których ułożone na sobie układy scalone mają pionowe połączenia elektryczne przechodzące przez podłoża układów scalonych, zapewniając połączenia odpowiednich elementów pomiędzy tymi układami, Takie połączenia układów scalonych wymagają odpowiednich procesów technologicznych przy wytwarzaniu tych układów.
Znane są z opisów patentowych US5016138, US5383269 oraz US4727410 przestrzenne urządzenia tworzone z obudów zawierających układy scalone. Urządzenia te zawierają wiele obudów z układami scalonymi, ułożonych przestrzennie względem siebie oraz sposoby tworzenia połączeń elektrycznych pomiędzy wyprowadzeniami tych obudów.
Znany jest z literatury patentowej, np. z publikacji nr US2011291261 A1, przestrzenny układ scalony, zawierający pierwszą, drugą i trzecią warstwę układu scalonego, przy czym powierzchnie warstw układów scalonych są do siebie odwrócone tak, aby mogły się ze sobą łączyć. Dwa zewnętrzne układy scalone: górny i dolny, obrócone do siebie warstwami kontaktowymi, a pomiędzy zewnętrznymi układami scalonymi znajduje się wewnętrzny układ scalony, obrócony kontaktami do góry i dołączony bezpośrednio do kontaktów górnego układu scalonego. Zewnętrzne układy scalone są natomiast ze sobą połączone poprzez pionowe słupy elektrycznie przewodzące. W różnych przykładach wykonania podłoże układu scalonego może zawierać laminat organiczny, materiał ceramiczny, przewodnik, taki jak miedź, izolujący dielektryk i/lub inne materiały lub warstwy podłoża. Podłoże może zawierać wiele warstw, takich jak warstwy przewodzące prąd elektryczny, warstwy izolacyjne, konstrukcyjne warstwy nośne, warstwy usztywniające, warstwy rozpraszające ciepło i tym podobne.
Z publikacji międzynarodowego zgłoszenia patentowego nr WO2013101131 A1 znany jest przestrzenny układ scalony, w którym trójwymiarowy induktor jest utworzony w podłożu obwodu scalonego za pomocą przewodzących przelotek przez podłoże, które stykają się z jedną lub więcej warstwami metalizacji z przedniej strony podłoża i kończą się na tylnej stronie podłoża. W innym przykładzie wykonania przelotki podłoża mogą przechodzić przez materiał dielektryczny umieszczony we wtyczce utworzonej w podłożu. W jeszcze innym aspekcie transformator może być utworzony przez sprzężenie wielu cewek indukcyjnych utworzonych przy użyciu przelotek. W jeszcze innym aspekcie, trójwymiarowy induktor może zawierać przewodniki utworzone ze stosów warstw metalizacji i przewodzących przelotek międzywarstwowych umieszczonych w warstwach izolacyjnych między warstwami metalizacji. W jednym z przykładów wykonania układy scalone zawierają połączenia elektryczne wystające poza powierzchnie styku układów scalonych.
Celem wynalazku jest zapewnienie połączeń elektrycznych pomiędzy wieloma warstwami układów scalonych wytwarzanych technikami utrwalonymi w produkcji tych układów bez modyfikacji linii technologicznej, odprowadzanie ciepła od układu oraz dostarczenie napięć zasilających do poszczególnych warstw układu.
Istota wynalazku polega na tym, że przestrzenny układ scalony zawierający pierwszą parę warstw układów scalonych, z których każda posiada powierzchnię kontaktową zawierającą przynajmniej jeden kontakt, przy czym druga warstwa układu scalonego jest odwrócona powierzchnią kontaktową do powierzchni kontaktowej pierwszej warstwy układu scalonego tak, aby przynajmniej jeden kontakt pierwszej
PL 238 716 B1 warstwy układu scalonego był elektrycznie połączony z przynajmniej jednym kontaktem drugiego układu scalonego, przy czym przynajmniej jedna warstwa układu scalonego posiada powierzchnię kontaktową wystającą poza powierzchnię styku z powierzchnią kontaktową innej warstwy układu scalonego, a powierzchnia ta zawiera przynajmniej jeden kontakt, oraz zawierający drugą parę warstw układów scalonych, z których każda posiada powierzchnię kontaktową zawierającą przynajmniej jeden kontakt, przy czym czwarta warstwa układu scalonego jest odwrócona powierzchnią kontaktową do powierzchni kontaktowej trzeciej warstwy układu scalonego tak, aby przynajmniej jeden kontakt trzeciej warstwy układu scalonego był elektrycznie połączony z przynajmniej jednym kontaktem czwartego układu scalonego, przy czym przynajmniej jedna warstwa układu scalonego posiada powierzchnię kontaktową wystającą poza powierzchnię styku z powierzchnią kontaktową innej warstwy układu scalonego, a powierzchnia ta zawiera przynajmniej jeden kontakt, natomiast druga para warstw układów scalonych jest umieszczona na pierwszej parze warstw układów scalonych tak, że powierzchnia bezkontaktowa górnej warstwy układu scalonego dolnej pary warstw styka się z powierzchnią bezkontaktową dolnej warstwy układu scalonego górnej pary warstw, przy czym przynajmniej jeden kontakt dolnej warstwy układu scalonego dolnej pary warstw jest dołączony do przynajmniej jednego kontaktu górnej warstwy układu scalonego górnej pary warstw, a kontakty powierzchni kontaktowych nie przylegających do siebie połączone są przez warstwę połączeniową, oraz posiadający przynajmniej jedną warstwę rozpraszającą ciepło tworzącą przynajmniej jeden radiator, zgodnie z wynalazkiem, ma kolejne czwórki warstw układów scalonych, utworzone z par złożonych z par warstw układów scalonych. Czwórki warstw układów scalonych umieszczone są na sobie piętrowo. Przynajmniej jeden kontakt przedostatniej warstwy jednej czwórki jest dołączony do przynajmniej jednego kontaktu drugiej warstwy czwórki przylegającej do tej czwórki. Kontakty powierzchni kontaktowych nie przylegających do siebie połączone są przez warstwę połączeniową. Dzięki temu warstwy nieelastycznych układów scalonych, niestykających się bezpośrednio ze sobą, mogą być połączone elektrycznie, a także możliwe są połączenia elektryczne pomiędzy elementami elektronicznymi znajdującymi się na każdej z warstw - albo bezpośrednio, albo pośrednio przez inną warstwę lub kilka innych warstw.
Korzystnie przynajmniej jeden radiator umieszczony jest pomiędzy bezkontaktowymi powierzchniami czwórek warstw układów scalonych. Dzięki temu możliwe jest łatwe odprowadzanie ciepła od układu.
Korzystnie przynajmniej jeden radiator umieszczony jest pomiędzy bezkontaktowymi powierzchniami par warstw układów scalonych. Dzięki temu możliwe jest bardziej intensywne odprowadzanie ciepła od układu.
Korzystnie przynajmniej dwa kontakty należące do przynajmniej dwóch różnych warstw układów scalonych tworzą przynajmniej jedną magistralę. Dzięki temu możliwa jest komunikacja pomiędzy urządzeniami znajdującymi się w poszczególnych warstwach układów scalonych przy dużej złożoności przestrzennego układu scalonego (wielu warstwach układów scalonych) i wielu komunikujących się ze sobą urządzeniach.
Przedmiot wynalazku jest przedstawiony w przykładzie wykonania na rysunku, na którym fig. 1 przedstawia połączone ze sobą dwie warstwy układów scalonych w widoku z góry, fig. 2 przedstawia widok ukośny połączonych czterech warstwy układów scalonych, a fig. 3 przedstawia schematycznie połączenie trzech czwórek warstw układów scalonych w przekroju.
Przestrzenny układ scalony w przykładzie wykonania zilustrowanym na fig. 1 zawiera dwie warstwy układów scalonych w1 i w2, wraz ze zwróconymi do siebie powierzchniami kontaktowymi zawierającymi kontakty elektryczne k1, k1-2 i k2, z których część kontaktów każdej warstwy jest połączona ze sobą k1-2, natomiast kontakty leżące na powierzchniach wykraczających poza powierzchnię styku obu warstw nie są podłączone k1 i k2. Niewidoczne kontakty zostały oznaczone linią przerywaną k1-2 i k2.
Typowa, pojedyncza warstwa układu scalonego zawiera, wyliczając od spodu: warstwę dielektryka, warstwę elementów aktywnych, takich jak tranzystory, a następnie kilka warstw metalizacji, pozwalających na wykonywanie połączeń elektrycznych wewnątrz układu. Najwyższa warstwa metalizacji pozwala na wykonanie pól elektrycznych - pól kontaktowych (inaczej kontaktów), pozwalających na dołączanie do układu zewnętrznych połączeń elektrycznych. Symetryczne rozlokowanie kontaktów pozwala na połączenie ze sobą dwóch warstw układów scalonych w taki sposób, że odpowiadające sobie kontakty stykają się ze sobą zapewniając połączenia elektryczne. Natomiast kontakty wystające poza obrys warstwy układu scalonego dołączonej do danej warstwy pozwalają na połączenia z kolejnymi warstwami lub elementami zewnętrznymi. Dzięki takiemu połączeniu warstw układów scalonych można
PL 238 716 B1 przeprowadzić różne połączenia elektryczne pomiędzy elementami aktywnymi obydwu warstw, a co za tym idzie, zwiększyć skalę integracji całego układu.
Przestrzenny układ scalony w przykładzie wykonania zilustrowanym na fig. 2 zawiera dwie pary warstw układów scalonych w1 i w2 oraz w3 i w4. W każdej z tych par warstwy układów scalonych są zwrócone do siebie powierzchniami kontaktowymi, przy czym powierzchnia kontaktowa każdej z warstw wykracza poza obrys warstwy, z którą się styka. Natomiast pary, ułożone są jedna para w1 i w2 na drugiej parze w3 i w4 i stykają się całymi powierzchniami bezkontaktowymi warstw układów scalonych w2 i w3. Pomiędzy pierwszą warstwą układu scalonego w1 a czwartą warstwą układu scalonego w4 znajdują się dwie warstwy połączeniowe pl-4. zapewniające połączenia elektryczne pomiędzy kontaktami warstwy pierwszej w1 i kontaktami warstwy czwartej w4.
Dzięki takiemu połączeniu warstw układów scalonych można przeprowadzić różne połączenia elektryczne pomiędzy elementami elektronicznymi znajdującymi się na każdej z czterech warstw - albo bezpośrednio (pomiędzy warstwami posiadającymi bezpośrednie połączenia elektryczne) albo pośrednio (przez inną warstwę układu scalonego zapewniającą połączenie elektryczne pomiędzy kontaktami tej warstwy). Na przykład, połączenie elektryczne pomiędzy elementem aktywnym znajdującym się w trzeciej warstwie układu scalonego w3, a elementem aktywnym znajdującym się w drugiej warstwie układu scalonego w2, przechodzić będzie przez warstwę czwartą w4, warstwę połączeniową p1-4 i warstwę pierwszą wd. Niemniej, wszystkie warstwy mają zapewnione połączenia elektryczne, dzięki czemu tworzą przestrzenny układ scalony.
Przestrzenny układ scalony w przykładzie wykonania zilustrowanym na fig. 3 zawiera trzy czwórki warstw układów scalonych w1, w2, w3, w4 oraz w5, w6, w7, w8 oraz w9, w10, w11, w12, ułożonych piętrowo jedna na drugiej, przy czym każda czwórka warstw układów scalonych jest zgodna z przykładem zilustrowanym na fig. 2. Połączenia pomiędzy czwórkami warstw układów scalonych zapewniają dwie pary warstw połączeniowych p3-6 i p7-10. Pierwsza para warstw połączeniowych p3-6 zapewnia połączenia elektryczne pomiędzy kontaktami trzeciej warstwy układu scalonego w3 i szóstej warstwy układu scalonego w6. Natomiast druga para warstw połączeniowych p7-10 zapewnia połączenia elektryczne pomiędzy kontaktami siódmej warstwy układu scalonego w7 i dziesiątej warstwy układu scalonego w10.
Dzięki takiemu połączeniu warstw układów scalonych można przeprowadzić różne połączenia elektryczne pomiędzy elementami elektronicznymi znajdującymi się na każdej z dwunastu warstw albo bezpośrednio (pomiędzy warstwami posiadającymi bezpośrednie połączenia elektryczne) albo pośrednio (przez inne warstwy układów scalonych). Na przykład, połączenie elektryczne pomiędzy elementem aktywnym znajdującym się w drugiej warstwie układu scalonego w2 a elementem aktywnym znajdującym się w jedenastej warstwie układu scalonego w11, przechodzić będzie kolejno przez warstwy układów scalonych: pierwszą w1, warstwę połączeniową p1-4, czwartą w4, trzecią w3, warstwę połączeniową p3-6, szóstą w6, piątą w5, warstwę połączeniową p5-8, ósmą w8, siódmą w7, warstwę połączeniową p7-10, dziesiątą w10, dziewiątą w9, warstwę połączeniową p9-12 i dwunastą w12. Niemniej wszystkie warstwy mają zapewnione połączenia elektryczne, dzięki czemu tworzą przestrzenny układ scalony. W szczególności, zgodnie z wynalazkiem, w przypadku występowania wielu warstw układów scalonych i konieczności komunikacji wielu urządzeń znajdujących się w tych warstwach układów scalonych, poszczególnym kontaktom na każdej z warstw przydziela się wspólną specyficzną funkcję wówczas kontakty te wraz z połączeniami elektrycznymi tworzą magistralę. Magistrala pozwala na adresowanie poszczególnych urządzeń różnych warstw układów scalonych i komunikację pomiędzy tymi urządzeniami, wykorzystując te same, wspólne połączenia elektryczne. Dzięki temu można zredukować liczbę połączeń pomiędzy różnymi warstwami.
Możliwości zastosowania wynalazku przewiduje się w zwiększeniu skali integracji układów przez dodawanie kolejnych warstw, w tworzeniu uniwersalnych układów z wymienianymi warstwami specjalnego przeznaczenia oraz w zapewnianiu możliwości budowania indywidualnych konstrukcji z dedykowanych, specjalizowanych warstw.
Claims (4)
1. Przestrzenny układ scalony zawierający pierwszą parę warstw układów scalonych (w1, w2), z których każda posiada powierzchnię kontaktową zawierającą przynajmniej jeden kontakt (k1, k2, k1-2), przy czym druga warstwa układu scalonego (w2) jest odwrócona powierzchnią kontaktową do powierzchni kontaktowej pierwszej warstwy układu scalonego (w1) tak, aby
PL 238 716 B1 przynajmniej jeden kontakt (k1-2) pierwszej warstwy układu scalonego (w1) był elektrycznie połączony z przynajmniej jednym kontaktem (k1-2) drugiego układu scalonego, przy czym przynajmniej jedna warstwa układu scalonego posiada powierzchnię kontaktową wystającą poza powierzchnię styku z powierzchnią kontaktową innej warstwy układu scalonego, a powierzchnia ta zawiera przynajmniej jeden kontakt (k1, k2), oraz zawierający drugą parę warstw układów scalonych (w3, w4), z których każda posiada powierzchnię kontaktową zawierającą przynajmniej jeden kontakt (k3, k4, k3-4), przy czym czwarta warstwa układu scalonego (w4) jest odwrócona powierzchnią kontaktową do powierzchni kontaktowej trzeciej warstwy układu scalonego (w3) tak, aby przynajmniej jeden kontakt (k3-4) trzeciej warstwy układu scalonego (w3) był elektrycznie połączony z przynajmniej jednym kontaktem (k3-4) czwartego układu scalonego, przy czym przynajmniej jedna warstwa układu scalonego posiada powierzchnię kontaktową wystającą poza powierzchnię styku z powierzchnią kontaktową innej warstwy układu scalonego, a powierzchnia ta zawiera przynajmniej jeden kontakt (k3, k4), natomiast druga para warstw układów scalonych (w3, w4) jest umieszczona na pierwszej parze warstw układów scalonych (w1, w2) tak, że powierzchnia bezkontaktowa górnej warstwy układu scalonego dolnej pary warstw (w2) styka się z powierzchnią bezkontaktową dolnej warstwy układu scalonego górnej pary warstw (w3), przy czym przynajmniej jeden kontakt (k1) dolnej warstwy układu scalonego dolnej pary warstw (w1) jest dołączony do przynajmniej jednego kontaktu (k4) górnej warstwy układu scalonego górnej pary warstw (w4), a kontakty powierzchni kontaktowych nie przylegających do siebie (k1, k4) połączone są przez warstwę połączeniową (p1-4), oraz posiadający przynajmniej jedną warstwę rozpraszającą ciepło tworzącą przynajmniej jeden radiator, znamienny tym, że zawiera kolejne czwórki warstw układów scalonych, utworzone z par złożonych z par warstw układów scalonych (w5, w6, w7, w8), (w9, w10, w11, w12), (w13, w14, w15, w16), oraz tym, że czwórki warstw układów scalonych umieszczone są na sobie piętrowo (w1, w2, w3, w4), (w5, w6, w7, w8), (w9, w10, w11, w12), (w13, w14, w15, w16), oraz tym, że przynajmniej jeden kontakt (k3, k7, k11) przedostatniej warstwy jednej czwórki (w3, w7, w11) jest dołączony do przynajmniej jednego kontaktu (k6), (k10), (k14) drugiej warstwy czwórki przylegającej do tej czwórki (w6), (w10), (w14), oraz tym, że kontakty powierzchni kontaktowych nie przylegających do siebie (k3, k6), (k5, k8), (k7, k10), (k9, k12), połączone są przez warstwę połączeniową (p3-6, p5-8, p7-10, p9-12).
2. Przestrzenny układ scalony według zastrz. 1, znamienny tym, że przynajmniej jeden radiator umieszczony jest pomiędzy bezkontaktowymi powierzchniami czwórek warstw układów scalonych.
3. Przestrzenny układ scalony według zastrz. 1 albo 2, znamienny tym, że przynajmniej jeden radiator umieszczony jest pomiędzy bezkontaktowymi powierzchniami par warstw układów scalonych.
4. Przestrzenny układ scalony według zastrz. 1 albo 2, albo 3, znamienny tym, że przynajmniej dwa kontakty należące do przynajmniej dwóch różnych warstw układów scalonych tworzą przynajmniej jedną magistralę.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL430782A PL238716B1 (pl) | 2019-07-30 | 2019-07-30 | Przestrzenny układ scalony |
| PL440521A PL242953B1 (pl) | 2019-07-30 | 2020-07-29 | Przestrzenny układ scalony |
| PCT/IB2020/057146 WO2021005585A1 (en) | 2019-07-30 | 2020-07-29 | Three-dimensional integrated circuit |
| PL440275A PL242952B1 (pl) | 2019-07-30 | 2020-07-29 | Przestrzenny układ scalony |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PL430782A PL238716B1 (pl) | 2019-07-30 | 2019-07-30 | Przestrzenny układ scalony |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| PL430782A1 PL430782A1 (pl) | 2021-02-08 |
| PL238716B1 true PL238716B1 (pl) | 2021-09-27 |
Family
ID=74114472
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PL430782A PL238716B1 (pl) | 2019-07-30 | 2019-07-30 | Przestrzenny układ scalony |
| PL440521A PL242953B1 (pl) | 2019-07-30 | 2020-07-29 | Przestrzenny układ scalony |
| PL440275A PL242952B1 (pl) | 2019-07-30 | 2020-07-29 | Przestrzenny układ scalony |
Family Applications After (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PL440521A PL242953B1 (pl) | 2019-07-30 | 2020-07-29 | Przestrzenny układ scalony |
| PL440275A PL242952B1 (pl) | 2019-07-30 | 2020-07-29 | Przestrzenny układ scalony |
Country Status (2)
| Country | Link |
|---|---|
| PL (3) | PL238716B1 (pl) |
| WO (1) | WO2021005585A1 (pl) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343366A (en) * | 1992-06-24 | 1994-08-30 | International Business Machines Corporation | Packages for stacked integrated circuit chip cubes |
| US8466543B2 (en) * | 2010-05-27 | 2013-06-18 | International Business Machines Corporation | Three dimensional stacked package structure |
| US9673268B2 (en) * | 2011-12-29 | 2017-06-06 | Intel Corporation | Integrated inductor for integrated circuit devices |
| JP6084246B2 (ja) * | 2014-05-21 | 2017-02-22 | マクロニクス インターナショナル カンパニー リミテッド | 3d独立二重ゲートフラッシュメモリ |
| WO2019125352A1 (en) * | 2017-12-18 | 2019-06-27 | Intel Corporation | Three-dimensional integrated circuit memory cell having a ferroelectric field effect transistor with a floating gate |
-
2019
- 2019-07-30 PL PL430782A patent/PL238716B1/pl unknown
-
2020
- 2020-07-29 WO PCT/IB2020/057146 patent/WO2021005585A1/en not_active Ceased
- 2020-07-29 PL PL440521A patent/PL242953B1/pl unknown
- 2020-07-29 PL PL440275A patent/PL242952B1/pl unknown
Also Published As
| Publication number | Publication date |
|---|---|
| PL440275A1 (pl) | 2022-10-17 |
| PL440521A1 (pl) | 2023-02-06 |
| PL242953B1 (pl) | 2023-05-22 |
| WO2021005585A1 (en) | 2021-01-14 |
| PL430782A1 (pl) | 2021-02-08 |
| PL242952B1 (pl) | 2023-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7160105B2 (ja) | 半導体装置 | |
| TW200509270A (en) | Semiconductor package having semiconductor constructing body and method of manufacturing the same | |
| US20180082884A1 (en) | Process for making a semiconductor system | |
| KR20200025587A (ko) | 브리지 다이를 포함하는 스택 패키지 | |
| US5986886A (en) | Three-dimensional flexible electronic module | |
| JP2011507283A5 (pl) | ||
| EP1737039A3 (en) | Semiconductor Package | |
| JP2017539090A5 (pl) | ||
| KR20090078492A (ko) | 3 차원의 직렬 및 병렬 회로들을 가지고 차례로 적층된집적회로 모듈들을 전기적으로 접속하는 반도체 집적회로장치 및 그 장치의 형성방법 | |
| US8415782B2 (en) | Chip card having a plurality of components | |
| KR102736237B1 (ko) | 인터포저를 포함하는 반도체 패키지 | |
| TW200539366A (en) | Interconnect device, integrated circuit package and method of manufacturing the same, and method of interconnecting semiconductor devices | |
| WO2016011325A1 (en) | Edge interconnect packaging of integrated circuits for power systems | |
| TW201816972A (zh) | 堆疊式傳輸線 | |
| US20200350278A1 (en) | Hybrid molecular bonding method and electronic circuits for implementing such a method | |
| PL238716B1 (pl) | Przestrzenny układ scalony | |
| KR101046388B1 (ko) | 반도체 패키지 | |
| JP7128225B2 (ja) | 電気経路を備えたパッケージ | |
| PL238955B1 (pl) | Przestrzenny układ scalony | |
| WO2024236040A3 (de) | Integriertes bauelementpackage mit einem auf einem halbleiterchip angeordneten laserpackage | |
| TW200828474A (en) | Semiconductor device manufacturing method | |
| JP2002368185A5 (pl) | ||
| TW200305272A (en) | Semiconductor integrated circuit device | |
| TWI643204B (zh) | 記憶體配置結構 | |
| TWI864520B (zh) | 半導體元件 |