CN114597211A - 半导体装置 - Google Patents

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Abstract

一种半导体装置可包括：衬底，其包括凹部；栅极绝缘层，其在凹部的表面上；杂质屏障层，其在栅极绝缘层的表面上以覆盖栅极绝缘层的表面；第一栅极图案，其在杂质屏障层上以填充凹部的下部；第二栅极图案，其在凹部中的第一栅极图案上；封盖绝缘图案，其在第二栅极图案上以填充凹部；以及杂质区域，其在与凹部的上侧壁相邻的衬底处。杂质屏障层的氮的浓度可高于包括在栅极绝缘层中的氮的浓度。第二栅极图案可包括与第一栅极图案的材料不同的材料。杂质区域的下表面可高于第一栅极图案的上表面。因此，半导体装置可具有良好的特性。

Description

半导体装置
相关申请的交叉引用
本申请要求2020年12月7日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2020-0169706的优先权，其内容整体以引用方式并入本文中。
技术领域
一些示例实施例涉及半导体装置。更具体地，示例实施例涉及一种包括掩埋沟道阵列晶体管的半导体装置和/或形成包括掩埋沟道阵列晶体管的半导体装置的方法。
背景技术
在掩埋沟道阵列晶体管的情况下，栅极结构可形成为掩埋在衬底的凹部中。掩埋沟道阵列晶体管的电特性可能由于包括在栅极结构的栅极绝缘层中的杂质而改变/受其影响。包括在栅极绝缘层中的杂质可扩散到栅极结构的其它区域中。另选地或另外地，在掩埋沟道阵列晶体管中，在电场集中的部分处可能出现泄漏电流。因此，具有改进/优异的电特性的掩埋沟道阵列晶体管的制造/加工可能困难。
发明内容
一些示例实施例提供了一种具有良好电特性的半导体装置。
另选地或另外地，一些示例实施例提供了制造/加工具有良好电特性的半导体装置的方法。
根据一些示例实施例，提供了一种半导体装置，其可包括：具有凹部的衬底；凹部的表面上的栅极绝缘层；栅极绝缘层的表面上的杂质屏障层，该杂质屏障层覆盖栅极绝缘层的表面，该杂质屏障层的氮的浓度大于包括在栅极绝缘层中的氮的浓度；杂质屏障层上的第一栅极图案，该第一栅极图案填充凹部的下部；在第一栅极图案上并在凹部中的第二栅极图案，该第二栅极图案包括与第一栅极图案中所包括的材料不同的材料；第二栅极图案上的封盖绝缘图案，该封盖绝缘图案填充凹部；以及在与凹部的上侧壁相邻的衬底处的杂质区域，杂质区域的下表面高于第一栅极图案的上表面。
根据一些示例实施例，提供了一种半导体装置，其可包括：具有凹部的衬底；凹部的表面上的栅极绝缘层；在凹部的下部覆盖栅极绝缘层的表面的第一杂质屏障层，该第一杂质屏障层的氮的浓度大于包括在栅极绝缘层中的氮的浓度；在凹部的上部覆盖栅极绝缘层的表面的第二杂质屏障层，该第二杂质屏障层的氮的浓度大于包括在第一杂质屏障层中的氮的浓度；在栅极绝缘层上并填充凹部的下部的第一栅极图案，该第一栅极图案包括金属；在第一栅极图案上并在凹部中的第二栅极图案，该第二栅极图案包括掺杂多晶硅；填充凹部的封盖绝缘图案；以及在与凹部的上侧壁相邻的衬底处的杂质区域，杂质区域的下表面高于第一栅极图案的上表面。
根据一些示例实施例，提供了一种半导体装置，其可包括：包括隔离区域和有源区域的衬底，该衬底限定在第一方向上延伸的凹部；凹部的表面上的栅极绝缘层；栅极绝缘层的表面上的杂质屏障层，该杂质屏障层覆盖栅极绝缘层的表面，该杂质屏障层的氮的浓度大于栅极绝缘层的氮的浓度；杂质屏障层上的填充凹部的下部的第一栅极图案；凹部中的第一栅极图案上的第二栅极图案，并且该第二栅极图案包括功函数与第一栅极图案的功函数不同的材料；第二栅极图案上的封盖绝缘图案，该封盖绝缘图案填充凹部；在与凹部的上侧壁相邻的衬底处的第一杂质区域和第二杂质区域，第一杂质区域和第二杂质区域的下表面高于第一栅极图案的上表面；电连接到第一杂质区域的位线结构；以及电连接到第二杂质区域的电容器。
根据一些示例实施例，提供了一种制造半导体装置的方法。该方法包括：部分地蚀刻衬底的上部以形成凹部；在凹部的表面上形成栅极绝缘层；向栅极绝缘层的表面上注入氮以在栅极绝缘层的表面上形成杂质屏障层，其中，该杂质屏障层的氮的浓度大于包括在栅极绝缘层中的氮的浓度；在杂质屏障层上形成第一栅极图案以填充凹部的下部；在凹部中的第一栅极图案上形成第二栅极图案，该第二栅极图案包括具有与第一栅极图案的功函数不同的功函数的材料；在第二栅极图案上形成封盖绝缘图案以填充凹部；以及在与凹部的上侧壁相邻的衬底处形成杂质区域，各个杂质区域的下表面高于第一栅极图案的上表面。
在半导体装置的一些示例实施例中，晶体管中的栅极结构可包括栅极绝缘层的表面上的杂质屏障层。因此，可减少包括在栅极绝缘层中的诸如反应气体和/或反应物的杂质。另外，可降低杂质扩散到晶体管的源极/漏极区域和/或沟道区域中的可能性。因此，晶体管可具有改进/优异的电特性。
附图说明
将从结合附图的以下详细描述更清楚地理解一些示例实施例。图1至图22表示如本文所描述的非限制性示例实施例。
图1是示出根据一些示例实施例的晶体管的横截面图；
图2是示出根据一些示例实施例的晶体管的横截面图；
图3至图11是示出根据一些示例实施例的晶体管的制造方法的横截面图；
图12是示出根据一些示例实施例的晶体管的横截面图；
图13和图14是示出根据一些示例实施例的晶体管的制造方法的横截面图；
图15是示出根据一些示例实施例的晶体管的横截面图；
图16是示出根据一些示例实施例的晶体管的横截面图；
图17是示出根据一些示例实施例的半导体装置的横截面图；
图18是根据一些示例实施例的半导体装置的布局图；
图19是根据一些示例实施例的半导体装置的透视图；
图20是沿着图18的线X1-X1'和线Y1-Y1'截取的横截面图；
图21是示出根据一些示例实施例的半导体装置的布局图；以及
图22是示出根据一些示例实施例的半导体装置的立体图。
具体实施方式
图1是示出根据一些示例实施例的晶体管的横截面图。
图1所示的晶体管可以是掩埋沟道阵列晶体管。
参照图1，衬底100可包括诸如单晶半导体材料的半导体材料，其可掺杂或可不掺杂诸如硼的杂质。半导体材料可包括硅、锗和硅锗中的至少一种或者诸如GaP、GaAs或GaSb的III-V族化合物半导体。在一些示例实施例中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。例如，衬底100可包括硅(例如，轻掺杂单晶硅)。
衬底的上部可包括/限定凹部104(参照图3)以用于形成栅极。在一些示例实施例中，凹部104可在第一方向(其为衬底100的表面的水平方向)上延伸。
栅极绝缘层106可形成(例如，适形地形成)在凹部104的侧壁和底部上。栅极绝缘层106可利用诸如原位蒸汽生成(ISSG)工艺的热氧化工艺和/或利用化学气相沉积(CVD)工艺来形成。
在一些示例实施例中，栅极绝缘层106可包括氧化硅。在一些示例实施例中，栅极绝缘层106可包括金属氧化物。金属氧化物可包括例如氧化铪、氧化锆、氧化钛等中的至少一种。
杂质屏障层可形成在栅极绝缘层106的表面上以覆盖栅极绝缘层的表面。杂质屏障层可包括第一杂质屏障层108以及第一杂质屏障层108的至少一部分上的第二杂质屏障层108b。在一些示例实施例中，第一杂质屏障层108可覆盖位于比要在下面更详细地描述的屏障界面层图案116的上表面低的栅极绝缘层106。第二杂质屏障层108b可覆盖位于比屏障界面层图案116的上表面高的栅极绝缘层106。然而，第一杂质屏障层108和第二杂质屏障层108b的位置可不限于此。第二杂质屏障层108b可至少覆盖位于比要在下面更详细地描述的第二栅极图案120a的底部高的栅极绝缘层106。例如，第二杂质屏障层108b可覆盖位于比上屏障界面层图案118的上表面高的栅极绝缘层106。
第一杂质屏障层108和第二杂质屏障层108b可通过向栅极绝缘层106的材料(例如，与之相同的材料)中注入(例如，植入和/或并入)氮来形成。因此，第一杂质屏障层108和第二杂质屏障层108b中的每一个可以是包括栅极绝缘层106的材料(例如，不含氮的材料)的材料层，并且还可包括附加氮。例如，第一杂质屏障层108和第二杂质屏障层108b可包括含氮的氧化硅和/或含氮的金属氧化物。包括在第一杂质屏障层108和第二杂质屏障层108b中的氮的浓度可高于第一杂质屏障层108和第二杂质屏障层108b下方的栅极绝缘层106中所包括的氮的浓度。
例如，包括在栅极绝缘层106中的氮的浓度可为0atm％或接近0atm％，而包括在第一杂质屏障层108和第二杂质屏障层108b中的氮的浓度可更大，例如可比包括在栅极绝缘层106中的氮的浓度大几个数量级。氮的浓度可通过分析技术(诸如但不限于二次离子质谱(SIMS)工艺和/或透射电子显微镜(TEM)工艺和/或扫描电子显微镜(SEM)工艺中的至少一种)来确定(例如，基于分析技术来测量)。
包括在第二杂质屏障层108b中的氮的浓度可高于/大于包括在第一杂质屏障层108中的氮的浓度。以下，接触第二杂质屏障层108b的栅极绝缘层106可被称为上栅极绝缘层，接触第一杂质屏障层108的栅极绝缘层106可被称为下栅极绝缘层。包括在上栅极绝缘层中的氮的浓度可高于/大于包括在下栅极绝缘层中的氮的浓度。
填充凹部104的下部的第一栅极图案114可形成在第一杂质屏障层108上。第一栅极图案114可包括诸如钨(W)、铝(Al)和铜(Cu)中的至少一种的金属。在一些示例实施例中，第一栅极图案114可包括屏障金属图案110a和金属图案112a。
屏障金属图案110a可适形地形成在第一杂质屏障层108的上表面上，并且金属图案112a可形成在屏障金属图案110a上以填充凹部的下部。因此，屏障金属图案110a可围绕金属图案112a的侧壁和底部。
在一些示例实施例中，金属图案112a可具有第一功函数，并且第一功函数可高于包括在衬底100中的半导体材料的功函数。例如，第一功函数可大于硅的功函数。
在一些示例实施例中，屏障金属图案110a可包括钛、氮化钛、钽、氮化钽、氮化钨、碳氮化钨等中的至少一种。在一些示例实施例中，金属图案112a可包括钨、铝、铜等中的至少一种。例如，金属图案112a可包括钨，在这种情况下，第一功函数可为约4.58eV。
第一栅极图案114可具有从第一栅极图案114的底部(即，最下表面)到上表面的第一高度。第一栅极图案114可包括金属，因此第一栅极图案114可具有相对低的电阻。
屏障界面层图案116可形成在第一栅极图案114的上表面上。屏障界面层图案116可包括金属图案112a和屏障金属图案110a的材料的氮化物和/或氮氧化物。在一些示例实施例中，屏障界面层图案116可包括通过金属图案112a和屏障金属图案110a的上表面的氮化而形成的金属氮化物和/或金属氮氧化物。例如，屏障界面层图案116可包括氮化钨(WNx)和氮氧化钨(WxOyNz)中的至少一种。
当形成屏障界面层图案116时，第一栅极图案114和第二栅极图案120a之间的反应和/或混合和/或扩散可减小(例如，在用于制造半导体装置的热工艺期间发生的可能性降低)。
上屏障界面层图案118可形成在屏障界面层图案116上。上屏障界面层图案118可包括屏障界面层图案116的材料，并且还可另外包括氮。包括在上屏障界面层图案118中的氮的浓度可高于/大于包括在屏障界面层图案116中的氮的浓度(例如，大若干数量级)。
第二栅极图案120a可形成在上屏障界面层图案118上。第二栅极图案120a可包括与第一栅极图案114的材料不同的材料，并且可不包括第一栅极图案114中所包括的任何材料。
在一些示例实施例中，第二栅极图案120a可具有不同于第一功函数的第二功函数。第二功函数可低于/小于第一功函数。
第二栅极图案120a可被形成为减小晶体管的栅极感应漏极泄漏(GIDL)。例如，第二功函数可与用作源极/漏极的杂质区域130的功函数类似。例如，第二栅极图案120a的功函数与杂质区域130的功函数之间的差可小于第一栅极图案114的功函数与杂质区域130的功函数之间的差。
在一些示例实施例中，第二栅极图案120a可包括掺杂有N型杂质(诸如砷和磷中的至少一种)或P型杂质(诸如硼)的半导体材料。例如，第二栅极图案120a可包括掺杂有诸如硼、砷和磷中的至少一种的杂质的多晶硅。第二栅极图案120a中掺杂的杂质可具有与杂质区域130的导电类型或杂质区域130的主导电类型相同的导电类型。
然而，示例实施例不限于此。例如，包括在第二栅极图案120a和/或杂质区域130中的任一个中的杂质可包括碳和/或锗。另选地或另外地，可以存在包括在杂质区域130中的袋(pocket)和/或晕区(halo region)，其包含相反导电类型的杂质并且浓度低于杂质区域130中所包括的其它杂质的浓度。
在一些示例实施例中，第二栅极图案120a可具有从第二栅极图案120a的底部到上表面的第二高度，并且第二高度可小于第一高度。具有低电阻的第一栅极图案114的第一高度可大于第二栅极图案120a的第二高度，使得可减小晶体管中的栅极的总电阻。
封盖绝缘图案122可形成在第二栅极图案120a上。封盖绝缘图案122可在第二栅极图案120a上方完全填充凹部104的剩余部分。封盖绝缘图案122可包括例如氮化硅。
在一些示例实施例中，封盖绝缘图案122可具有从封盖绝缘图案122的底部到上表面的第三高度，并且第三高度可高于第二高度。
如上所述，包括栅极绝缘层106、第一杂质屏障层108、第二杂质屏障层108b、第一栅极图案114、第二栅极图案120a、屏障界面层图案116、上屏障界面层图案118和封盖绝缘图案122的栅极结构可形成在凹部中/内。
用作源极/漏极区域的杂质区域130可形成在与栅极结构的两个侧壁相邻的衬底100的上部。杂质区域130可位于与凹部104的上侧壁相邻的衬底100处。杂质区域130的横截面可具有凹形轮廓；然而，示例实施例不限于此。
在一些示例实施例中，杂质区域130的底部可高于第一栅极图案114的上表面。例如，杂质区域130的结可高于第一栅极图案114的上表面。在一些示例实施例中，杂质区域130的底部可与第二栅极图案120a的侧壁相邻。例如，杂质区域130的底部可被设置为至少面向第二栅极图案120a的侧壁。
在这种情况下，杂质区域130的功函数与第二栅极图案120a的功函数之间的差可小于杂质区域130的功函数与第一栅极图案114的功函数之间的差。因此，可减小彼此相邻的杂质区域130和第二栅极图案120a之间的电位差，使得可减小在衬底100的介于杂质区域130和第二栅极图案120a之间的部分处生成的GIDL，并且可改进电性能。
如上所述，第一杂质屏障层108可形成在位于凹部104的下侧壁和底部上的下栅极绝缘层上，并且第一杂质屏障层108可接触第一栅极图案114和屏障界面层图案116。
第一杂质屏障层108可例如在晶体管的后续制造工艺(例如，在晶体管的制造期间使用的后续热工艺)期间防止或降低包括反应气体和/或反应物的杂质扩散和/或渗透到设置在第一杂质屏障层108下方的下栅极绝缘层中的可能性。当形成第一杂质屏障层108时，可减小包括在下栅极绝缘层中的诸如Cl、F和/或N的杂质的浓度。可减小由于包括在下栅极绝缘层中的这些杂质而引起的晶体管的阈值电压的变化，并且可改进晶体管的阈值电压的控制。另选地或另外地，可减少由于包括在下栅极绝缘层中的杂质而引起的晶体管的可靠性故障。
包括在下栅极绝缘层中的诸如Cl、F和/或N的杂质可能是偶然的并且可能与下栅极绝缘层的形成无关。例如，诸如Cl、F和/或N的杂质可与在诸如干法蚀刻工艺的蚀刻工艺期间使用的聚合物有关。然而，示例实施例不限于此。例如，一些杂质可与诸如另一掺杂多晶硅层的另一层有关。
第二杂质屏障层108b可形成在位于凹部104的上侧壁上的上栅极绝缘层上，并且第二杂质屏障层108b可接触第二栅极图案120a和封盖绝缘图案122。包括在第二杂质屏障层108b中的氮的浓度可高于/大于包括在第一杂质屏障层108中的氮的浓度。另外地或另选地，包括在接触第二杂质屏障层108b的上栅极绝缘层中的氮的浓度可高于/大于包括在下栅极绝缘层中的氮的浓度。包括在第二杂质屏障层108b和上栅极绝缘层中的氮可用作固定的正电荷。
在晶体管中，衬底100的与第二栅极图案120a相邻的部分可以是或对应于生成强电场的部分(以下，称为电场部分)。因此，在该电场部分处可能频繁地出现GIDL。然而，当接触第二栅极图案120a和封盖绝缘图案122的第二杂质屏障层108b和上栅极绝缘层包括固定的正电荷时，可通过固定的正电荷减小电场部分处的电场。因此，可减少在电场区域处的GIDL，并且可改进晶体管的电性能。
在一些示例实施例中，电路可连接到晶体管的杂质区域130。例如，当晶体管用作DRAM装置中的存储器单元的选择装置/存取装置时，电容器140可连接到晶体管的一个杂质区域130。位线(未示出)可连接到晶体管的另一杂质区域130。
图2是示出根据一些示例实施例的晶体管的横截面图。
除了第一栅极图案和屏障界面层图案的材料之外，图2所示的晶体管与参照图1描述的晶体管相同。
参照图2，第一栅极图案114可仅包括金属图案。在示例实施例中，金属图案可包括钛、氮化钛、钽、氮化钽等。
屏障界面层图案116可形成在第一栅极图案114的上表面上。屏障界面层图案116可包括通过金属图案的上表面的氮化而形成的金属氮化物和/或金属氮氧化物。例如，屏障界面层图案116可包括例如TiN、TiON、TaN、TaON等中的至少一种。
上屏障界面层图案118可形成在屏障界面层图案116上，并且上屏障界面层图案118可包括屏障界面层图案116的材料，并且还可包括氮。
图3至图11是示出根据一些示例实施例的晶体管的制造方法的横截面图。
参照图3，可在衬底100上形成硬掩模102。可通过使用硬掩模102作为蚀刻掩模例如使用干法蚀刻工艺来各向异性地蚀刻衬底100的上部以形成凹部104。
可在凹部104的表面和硬掩模102的上表面上形成(例如，适形地形成)初步栅极绝缘层105。
在一些示例实施例中，初步栅极绝缘层105可包括氧化硅。可通过诸如原位蒸汽生成(ISSG)工艺的热氧化工艺和/或原子层沉积工艺来形成包括氧化硅的初步栅极绝缘层105。例如，凹部104的表面可被热氧化，例如可消耗衬底100的一些部分以生长和形成下氧化硅层，然后可通过原子层沉积工艺在下氧化硅层上进一步形成上氧化硅层。因此，可形成包括下氧化硅层和上氧化硅层的初步栅极绝缘层105。
在一些示例实施例中，初步栅极绝缘层105可以是或可包括金属氧化物。金属氧化物可以是或包括例如氧化铪、氧化锆、氧化钛等中的至少一种。可通过原子层沉积工艺来形成金属氧化物。在形成金属氧化物之前，可通过将凹部104的表面热氧化(例如，通过在凹部104的表面中生长氧化物层)来在凹部104的表面上进一步形成氧化硅层。
在一些示例实施例中，初步栅极绝缘层105可在垂直于凹部104的表面和硬掩模102的表面的方向上具有特定(或另选地，预定)厚度。
参照图4，可将氮注入(例如，掺杂)到初步栅极绝缘层105的上表面上，使得初步栅极绝缘层105的上表面可被转换为第一杂质屏障层108。因此，可在凹部104的表面和硬掩模102的上表面上适形地形成栅极绝缘层106和第一杂质屏障层108。
可向初步栅极绝缘层105的表面上各向同性地注入氮，使得可在栅极绝缘层106的整个表面上形成第一杂质屏障层108。
第一杂质屏障层108可包括初步栅极绝缘层105的材料并且还包括氮。例如，第一杂质屏障层108可以是含氮的氧化硅或含氮的金属氧化物。
第一杂质屏障层108可在执行后续工艺时防止或降低包括反应气体和/或反应物的杂质扩散和/或渗透到第一杂质屏障层108下方的栅极绝缘层106中的可能性。包括在第一杂质屏障层108中的氮的浓度可高于下方的栅极绝缘层106中所包括的氮的浓度。
在一些示例实施例中，注入(或掺杂)氮的工艺可包括使用等离子体的氮化工艺(例如，等离子体氮化工艺)、使用热的氮化工艺和/或在执行等离子体氮化工艺之后/或之前的热处理。氮化工艺中使用的氮源气体可包括NH3、NO2、N2O、N2等。在等离子体氮化工艺中，可通过诸如RF等离子体、微波等离子体、电感耦合等离子体(ICP)和远程等离子体源(RPS)中的至少一种的工艺来生成等离子体。
在一些示例实施例中，可在10℃至50℃下执行使用等离子体的氮化工艺5秒至200秒。在一些示例实施例中，当在执行等离子体氮化工艺之后执行热处理工艺时，可在500℃至1200℃下执行热处理工艺1秒至50秒。可在100℃至1100℃下执行仅使用热的氮化工艺10秒至200秒。然而，各个工艺条件是示例之一，可不限于此。
在一些示例实施例中，可利用解耦氮化物等离子体(DPN)工艺执行氮化。例如，在一些示例实施例中，可执行DPN工艺以注入/嵌入诸如氮化物等离子体的氮化物和/或电离氮以形成第一杂质屏障层108。随后，可执行诸如后氮化退火(PNA)工艺的热工艺。然而，示例实施例不限于此。例如，可利用各向异性工艺执行氮化。例如，另选地或除了DPN工艺之外，可向初步栅极绝缘层105中植入(例如，可利用束线植入工艺来植入)氮。
参照图5，可在第一杂质屏障层108上形成(例如，可适形地形成)屏障金属层110。可在屏障金属层110上形成金属层112以填充凹部104的剩余部分。
在一些示例实施例中，屏障金属层110可包括钛、氮化钛、钽、氮化钽、氮化钨、碳氮化钨等中的至少一种。金属层112可包括例如钨。
在一些示例实施例中，可在第一杂质屏障层108上形成金属层以填充凹部的剩余部分。金属层可包括例如钛、氮化钛、钽、氮化钽等中的至少一种。在这种情况下，可通过后续工艺形成图2所示的晶体管。可利用诸如CVD工艺和物理气相沉积(PVD)工艺中的至少一种的沉积工艺来形成金属层。
参照图6，可将金属层112和屏障金属层110平坦化，直至可暴露出硬掩模102上的第一杂质屏障层108为止。平坦化工艺可包括例如化学机械抛光(CMP)工艺和/或回蚀工艺。在一些示例实施例中，在平坦化工艺期间，可去除第一杂质屏障层108和栅极绝缘层106的位于硬掩模102上的部分。
此后，可通过回蚀工艺(例如，利用毯式湿法和/或干法蚀刻工艺)去除位于凹部104的上部中的金属层112和屏障金属层110。因此，可在凹部104的下部中形成屏障金属图案110a和金属图案112a。可在位于凹部104的下部中的第一杂质屏障层108上形成屏障金属图案110a和金属图案112a。
屏障金属图案110a和金属图案112a可用作晶体管的第一栅极图案114。
参照图7，可通过氮化处理将第一栅极图案114的上表面氮化，以在第一栅极图案114的上表面上形成屏障界面层图案116。
氮化处理可包括快速热氮化(RTN)工艺。在一些示例实施例中，可在700℃至1000℃的温度下执行快速热氮化工艺10秒至100秒。
在氮化处理中，可向第一栅极图案114上各向同性地和/或各向异性地注入(或掺杂或植入)氮，使得可仅在第一栅极图案114的上表面上形成屏障界面层图案116。屏障界面层图案116可包括通过金属图案112a和屏障金属图案110a的材料的氮化而形成的金属氮化物和/或金属氮氧化物。
在一些示例实施例中，当金属图案112a包括钨时，屏障界面层图案116可包括氮化钨(WNx)和氮氧化钨(WxOyNz)。
在一些示例实施例中，当第一栅极图案114由包括钛、氮化钛、钽和氮化钽中的至少一种的金属图案112a形成时，屏障界面层图案116可包括例如TiN、TiON、TaN或TaON。在这种情况下，可通过后续工艺形成图2所示的晶体管。
当形成屏障界面层图案116时，可暴露出位于比屏障界面层图案116的表面高的第一杂质屏障层108。
参照图8，可向屏障界面层图案116的上表面和暴露的第一杂质屏障层108上各向同性地注入(或掺杂)氮。可利用诸如RTN工艺的工艺来注入/掺杂氮；然而，示例实施例不限于此。
因此，可在屏障界面层图案116上形成上屏障界面层图案118。上屏障界面层图案118的氮的浓度可高于包括在屏障界面层图案116中的氮的浓度。此外，可增大暴露的第一杂质屏障层的氮的浓度，使得暴露的第一杂质屏障层可被转换为第二杂质屏障层108b。
在这种情况下，也可将氮注入(或掺杂)至接触第二杂质屏障层108b的栅极绝缘层106上，从而可增大位于比屏障界面层图案116的上表面高的栅极绝缘层106中所包括的氮的浓度。然而，可不将氮注入至位于比屏障界面层图案116的上表面低的栅极绝缘层106和第一杂质屏障层108中，从而可基本上不增大位于比屏障界面层图案116的上表面低的栅极绝缘层106和第一杂质屏障层108中所包括的氮的浓度。
因此，第一杂质屏障层108可形成在凹部104的位于比屏障界面层图案116的上表面低的部分中。第二杂质屏障层108b可形成在凹部104的位于比屏障界面层图案116的上表面高的部分中。在一些示例实施例中，由于屏障界面层图案116的上部可转换为上屏障界面层图案118，所以第二杂质屏障层108b可形成在凹部104的位于比上屏障界面层图案118的上表面高的部分中。包括在第二杂质屏障层108b中的氮的浓度可高于/大于包括在第一杂质屏障层108中的氮的浓度。
包括在第二杂质屏障层108b和接触第二杂质屏障层108b的上栅极绝缘层中的氮可用作固定的正电荷。由于在凹部104的上部中的第二杂质屏障层108b和上栅极绝缘层中还包括固定的正电荷，所以可通过固定的正电荷在与第二杂质屏障层108b相邻的部分处减小(例如，可进一步减小)GIDL。
在一些示例实施例中，注入氮的工艺可与上面参照图4描述的向初步栅极绝缘层105中注入氮的工艺相同或者可不同。例如，注入氮的工艺可包括使用等离子体的氮化工艺、使用热的氮化工艺或者在执行等离子体氮化工艺之后/或之前的热处理。氮化工艺中使用的氮源气体可包括NH3、NO2、N2O、N2等。在等离子体氮化工艺中，可通过诸如RF等离子体、微波等离子体、电感耦合等离子体(ICP)和远程等离子体源(RPS)的工艺来生成等离子体。
在一些示例实施例中，可在10℃至50℃下执行使用等离子体的氮化工艺5秒至200秒。当在执行等离子体氮化工艺之后执行热处理工艺时，可在500℃至1200℃下执行热处理工艺1秒至50秒。可在100℃至1100℃下执行仅使用热的氮化工艺10秒至200秒。然而，各个工艺条件是示例之一，可不限于此。
参照图9，可在上屏障界面层图案118和第二杂质屏障层108b上形成半导体层以填充凹部104的剩余部分。例如，半导体层可以是或可包括掺杂多晶硅层，例如，掺杂有诸如砷和磷中的至少一种的N型杂质的多晶硅层120。以下，半导体层被称为多晶硅层120。
在一些示例实施例中，可在多晶硅层120的沉积工艺期间原位掺杂杂质。掺杂到多晶硅层120中的杂质的导电类型可与用作随后形成的源极/漏极区域的杂质区域130的导电类型相同。
例如，可利用诸如硅烷和/或乙硅烷的工艺气体以及磷化氢来形成多晶硅层120。磷浓度可被包括到/并入利用硅烷和/或乙硅烷形成的多晶硅层中。另选地或另外地，可在形成未掺杂多晶硅层之后执行的植入工艺(例如，束线植入工艺)期间掺杂杂质。
参照图10，可将多晶硅层120平坦化直至可暴露出硬掩模102上的第二杂质屏障层108b的顶表面为止。平坦化工艺可包括例如化学机械抛光工艺和/或回蚀工艺。在一些示例实施例中，在平坦化工艺期间，可去除第二杂质屏障层108b和栅极绝缘层106的位于硬掩模102上的部分。
此后，可通过后续回蚀工艺来蚀刻位于凹部104的上部中的多晶硅层120以形成第二栅极图案120a。
可在上屏障界面层图案118上形成第二栅极图案120a。第二栅极图案120a的侧壁可接触第二杂质屏障层108b。可在凹部104中形成第二栅极图案120a，并且可在第二栅极图案120a上方保留凹部104的内部空间。例如，第二栅极图案120a的上表面可低于衬底100的与凹部104相邻的上表面。
参照图11，可在第二栅极图案120a和第二杂质屏障层108b上形成封盖绝缘层以完全填充凹部104。此后，可例如利用CMP工艺和/或回蚀工艺将封盖绝缘层和硬掩模102的上表面平坦化，并且可部分地蚀刻封盖绝缘层的上部以在凹部104中形成封盖绝缘图案122。
在平坦化工艺中，可去除保留在硬掩模102上的第二杂质屏障层108b和栅极绝缘层106，并且还可去除大部分硬掩模102。此后，可通过清洁工艺等进一步去除硬掩模102。因此，可暴露出衬底100的上表面。
通过上述工艺，可在凹部104中形成包括栅极绝缘层106、第一杂质屏障层108、第二杂质屏障层108b、第一栅极图案114、屏障界面层图案116、上屏障界面层图案118、第二栅极图案120a和封盖绝缘图案122的栅极结构。
此后，衬底100可掺杂有诸如磷和/或砷和/或碳和/或硼的杂质以在与栅极结构的两个侧壁相邻的衬底100处形成杂质区域130。在一些示例实施例中，杂质区域130的底部可高于第一栅极图案114的上表面；例如，杂质区域130可具有凹形。在一些示例实施例中，杂质区域130的底部可与第二栅极图案120a的侧壁相邻设置。在一些示例实施例中，杂质区域130的底部的垂直水平(vertical level)可设置在第二栅极图案120a的侧壁的垂直水平的范围内。
在一些示例实施例中，可利用诸如束线植入工艺和/或等离子体辅助沉积(PLAD)工艺的植入工艺来形成杂质区域130。在一些示例实施例中，可在形成杂质区域130之前在衬底100的表面上执行选择性外延生长(SEG)工艺；然而，示例实施例不限于此。
在一些示例实施例中，可在形成参照图3描述的凹部104之前执行用于形成杂质区域130的掺杂工艺。
如上所述，可制造/加工图1所示的晶体管。另外，可通过后续工艺进一步形成电连接到杂质区域的布线和/或电容器。
图12是示出根据一些示例实施例的晶体管的横截面图。除了栅极结构中的第二杂质屏障层和上界面层之外，图12所示的晶体管与图1所示的晶体管相同。
参照图12，栅极绝缘层106可形成在衬底100的凹部104的侧壁和底部上。
杂质屏障层可形成在栅极绝缘层106上。杂质屏障层可包括第一杂质屏障层108和其上的第二杂质屏障层108b。在一些示例实施例中，第一杂质屏障层108可形成在位于比第二栅极图案120a的上表面低的栅极绝缘层106上，并且第二杂质屏障层108b可形成在位于比第二栅极图案120a的上表面高的栅极绝缘层106上。在一些示例实施例中，第一杂质屏障层108可形成在位于比上界面层图案121的上表面低的栅极绝缘层106上，并且第二杂质屏障层108b可形成在位于比上界面层图案121的上表面高的栅极绝缘层106上。
包括在第一杂质屏障层108和第二杂质屏障层108b中的每一个中的氮的浓度可高于/大于包括在栅极绝缘层106中的氮的浓度。包括在第二杂质屏障层108b中的氮的浓度可高于/大于包括在第一杂质屏障层108中的氮的浓度。包括在接触第二杂质屏障层108b的上栅极绝缘层中的氮的浓度可高于/大于包括在接触第一杂质屏障层108的下栅极绝缘层中的氮的浓度。
第一栅极图案114、屏障界面层图案116和第二栅极图案120a可在凹部104中形成第一杂质屏障层108上。例如，上屏障界面层图案可不形成在屏障界面层图案116上。
在一些示例实施例中，上界面层图案121可形成在第二栅极图案120a上。上界面层图案121可包括第二栅极图案120a的材料并且还可包括氮(例如，附加氮)。上界面层图案121可包括例如氮化硅和/或氮氧化硅。
封盖绝缘图案122可形成在上界面层图案121上。封盖绝缘图案122可包括例如氮化硅。在一些示例实施例中，上界面层图案121和封盖绝缘图案122可包括相同的材料(例如，氮化硅)，因此上界面层图案121和封盖绝缘图案122可彼此不区分。
因此，包括栅极绝缘层106、第一杂质屏障层108、第二杂质屏障层108b、第一栅极图案114、屏障界面层图案116、第二栅极图案120a、上界面层图案121和封盖绝缘图案122的栅极结构可形成在凹部104中。
图13和图14是示出根据一些示例实施例的晶体管的制造/加工方法的横截面图。
参照图13，首先，可执行与参照图3至图7示出的那些基本上相同或相似的工艺以在第一栅极图案114上形成屏障界面层图案116。
然后，可在屏障界面层图案116和第一杂质屏障层108上形成半导体层以填充凹部104的剩余部分。例如，半导体层可以是掺杂多晶硅层，例如，掺杂有N型杂质的多晶硅层120。
参照图14，可将多晶硅层120平坦化直至可暴露出硬掩模102上的第一杂质屏障层108的顶表面为止。平坦化工艺可包括例如化学机械抛光工艺和/或回蚀工艺。在一些示例实施例中，在平坦化工艺期间，可去除第一杂质屏障层108和栅极绝缘层106的位于硬掩模102上的部分。
此后，可通过回蚀工艺部分地去除位于凹部104的上部中的多晶硅层120以形成第二栅极图案120a。
可向第二栅极图案120a的上表面和暴露的第一杂质屏障层108上各向同性地注入氮。
在一些示例实施例中，注入氮的工艺可包括等离子体的氮化工艺、使用热的氮化工艺或执行等离子体氮化工艺之后/或之前的热处理。氮化工艺中使用的氮源气体可包括NH3、NO2、N2O、N2等。在等离子体氮化工艺中，可通过诸如RF等离子体、微波等离子体、电感耦合等离子体(ICP)和远程等离子体源(RPS)的工艺来生成等离子体。
在一些示例实施例中，可在10℃至50℃下执行使用等离子体的氮化工艺5秒至200秒。当在执行等离子体氮化工艺之后执行热处理工艺时，可在500℃至1200℃下执行热处理工艺1秒至50秒。可在100℃至1100℃下执行使用热的氮化工艺10秒至200秒。然而，各个工艺条件是示例之一，可不限于此。
因此，可在第二栅极图案120a上形成上界面层图案121。上界面层图案121的氮的浓度可高于/大于包括在第二栅极图案120a中的氮的浓度。另外地或另选地，可增大包括在暴露的第一杂质屏障层中的氮的浓度，使得暴露的第一杂质屏障层可转换为第二杂质屏障层108b。
另外地或另选地，可向接触第二杂质屏障层108b的栅极绝缘层106上注入氮，使得可增大包括在位于比第二栅极图案120a的上表面高的栅极绝缘层106中的氮的浓度。然而，包括在位于比第二栅极图案120a的上表面低的栅极绝缘层106和第一杂质屏障层108中的每一个中的氮的浓度可能不会通过注入氮的工艺而增大。
因此，第一杂质屏障层108可形成在凹部104的位于比第二栅极图案120a的上表面低的部分中，第二杂质屏障层108b可形成在凹部104的位于比第二栅极图案120a的上表面高的部分中。在一些示例实施例中，由于第二栅极图案120a的上部可被转换为上屏障层图案121，所以第二杂质屏障层108b可形成在凹部104的位于比上屏障层图案121的上表面高的部分中。
此外，包括在位于比第二栅极图案120a的上表面高的栅极绝缘层106中的氮的浓度可高于包括在位于比第二栅极图案120a的上表面低的栅极绝缘层106中的氮的浓度。
此后，可执行与参照图11示出的那些基本上相同或相似的工艺。因此，可制造图12所示的晶体管。
图15是示出根据一些示例实施例的晶体管的横截面图。除了第二杂质屏障层和上屏障界面层图案未形成在栅极结构中之外，图15所示的晶体管与图1所示的晶体管相同。
参照图15，栅极绝缘层106可形成(例如，可适形地形成)在衬底100的凹部104的侧壁和底部上。
第一杂质屏障层108可形成在栅极绝缘层106上。第一杂质屏障层108可覆盖栅极绝缘层106的上表面。
可通过向栅极绝缘层106的上表面上注入氮来在栅极绝缘层106的表面上形成第一杂质屏障层108。因此，第一杂质屏障层108可包括栅极绝缘层106的材料并且还可包括氮。
填充凹部104的第一栅极图案114、屏障界面层图案116、第二栅极图案120a和封盖绝缘图案122可形成在第一杂质屏障层108上。
因此，包括第一栅极图案114、屏障界面层图案116、第二栅极图案120a和封盖绝缘图案122的栅极结构可形成在凹部104中。
如此，仅第一杂质屏障层108可形成在栅极绝缘层106上，第二杂质屏障层可不形成在栅极绝缘层106上。此外，上屏障界面层图案可不形成在屏障界面层图案116上。上界面层图案可以不形成在第二栅极图案120a上。
图15所示的半导体装置可通过参照图3至图11所示的相同工艺来制造。然而，可不执行参照图8所示的工艺。
图16是示出根据一些示例实施例的晶体管的横截面图。除了第三杂质屏障层和上界面层图案进一步形成在栅极结构中之外，图16所示的晶体管可与图1所示的晶体管相同。
参照图16，栅极绝缘层106可形成(例如，适形地形成)在衬底100的凹部104的侧壁和底部上。
杂质屏障层可形成在栅极绝缘层106上。杂质屏障层可包括第一杂质屏障层至第三杂质屏障层108、108b和108c。
在一些示例实施例中，第一杂质屏障层108可形成在位于比屏障界面层图案116的上表面低的栅极绝缘层106上。第二杂质屏障层108b可形成在位于屏障界面层图案116的上表面和第二栅极图案120a的上表面之间的栅极绝缘层106上。第三杂质屏障层108c可形成在位于比第二栅极图案120a的上表面高的栅极绝缘层106上。
可通过向栅极绝缘层106的材料中注入氮来在栅极绝缘层106的表面上形成第一杂质屏障层至第三杂质屏障层108、108b和108c。
包括在第二杂质屏障层108b中的氮的浓度可高于/大于包括在第一杂质屏障层108中的氮的浓度。包括在第三杂质屏障层108c中的氮的浓度可高于/大于包括在第二杂质屏障层108b中的氮的浓度。
第一栅极图案114、屏障界面层图案116和上屏障界面层图案118可在凹部中形成在第一杂质屏障层108上。第二栅极图案120a和上界面层图案121可形成在上屏障界面层图案118上。第二栅极图案120a可接触第二杂质屏障层108b。封盖绝缘图案122可形成在上界面层图案121上。第三杂质屏障层108c可接触封盖绝缘图案122。
因此，包括栅极绝缘层106、第一杂质屏障层108、第二杂质屏障层108b、第三杂质屏障层108c、第一栅极图案114、屏障界面层图案116、上屏障界面层图案118、第二栅极图案120a、上界面层图案121和封盖绝缘图案122的栅极结构可形成在凹部104中/内。
图16所示的半导体装置可通过参照图3至图11所示的相同工艺来制造。然而，在执行参照图10描述的工艺之后，可进一步执行向第二栅极图案120a的上表面和暴露的第二杂质屏障层108b上注入氮的工艺。因此，可进一步形成第三杂质屏障层108c和上界面层图案121。注入氮的工艺可与参照图14所示的基本上相同。
图17是示出根据一些示例实施例的半导体装置的横截面图。
半导体装置可以是或对应于包括根据一些示例实施例的晶体管之一的存储器装置(例如，DRAM装置)。因此，可省略晶体管的详细描述。图17示出图1所示的掩埋沟道阵列晶体管。
参照图17，隔离图案142可形成在衬底100的隔离沟槽中(例如，可利用浅沟槽隔离(STI)工艺形成)，并且有源区域可设置在隔离图案142之间。隔离图案142的一部分可用作器件隔离区域。
衬底可包括第一凹陷部分104，并且栅极结构可形成在第一凹陷部分104中。
在一些示例实施例中，栅极结构可具有与参照图1所示的栅极结构的层叠结构相同的层叠结构。栅极结构可包括栅极绝缘层106、第一杂质屏障层108、第二杂质屏障层108b、第一栅极图案114、屏障界面层图案116、上屏障界面层图案118、第二栅极图案120a和封盖绝缘图案122。
在一些示例实施例中，尽管未示出，但是栅极结构可具有与图12、图15和图16所示的栅极结构之一的层叠结构相同的层叠结构。
在一些示例实施例中，各个栅极结构可在平行于衬底100的表面的第一方向上延伸。多个栅极结构可在平行于衬底100的表面并垂直于第一方向的第二方向上布置。
在一些示例实施例中，有源区域可具有隔离的形状。有源区域可被设置为使得倾斜于第一方向的方向可以是纵向方向。
第一杂质区域130a和第二杂质区域130b可形成在栅极结构之间的有源区域的衬底100的上部。第一杂质区域130a和第二杂质区域130b可用作源极/漏极区域。例如，衬底100可包括电连接到位线结构430(例如，柱结构)的第一杂质区域130a以及电连接到诸如电容器442的另一器件和/或具有滞后性质的非线性器件的第二杂质区域130b。
焊盘图案410、第一蚀刻停止图案412和第一导电图案416可层叠在有源区域、隔离图案142和栅极结构上。焊盘图案410可包括例如氧化物(诸如氧化硅)，第一蚀刻停止图案412可包括例如氮化物(诸如氮化硅)。第一导电图案416可包括例如掺杂有N型杂质(诸如砷和/或磷)的多晶硅。
包括焊盘图案410、第一蚀刻停止图案412和第一导电图案416的层叠结构可包括第二凹陷部分。第二凹陷部分可位于衬底100的介于栅极结构之间的部分处。第一杂质区域130a的上表面可在第二凹陷部分的底部被暴露。
第二导电图案418可形成在第二凹陷部分中。第二导电图案418可包括例如掺杂有N型杂质(诸如砷或磷)的多晶硅。例如，第二导电图案418可接触第一杂质区域130a。
第三导电图案420可层叠在第一导电图案416和第二导电图案418上。第三导电图案420可包括例如掺杂有N型杂质的多晶硅。例如，第一导电图案至第三导电图案416、418和420可包括作为相同材料的多晶硅。因此，第一导电图案至第三导电图案416、418和420可合并为一个图案，例如，均匀地合并为一个图案。第二屏障金属图案422、第二金属图案424和硬掩模图案426可层叠在第三导电图案420上。
包括第一导电图案416、第二导电图案418、第三导电图案420、第二屏障金属图案422、第二金属图案424和硬掩模图案426的层叠结构可用作位线结构430。例如，第二导电图案418可用作位线触点，第一导电图案416、第三导电图案420、第二屏障金属图案422和第二金属图案424可用作位线。位线结构430可在第二方向上延伸，并且多个位线结构430可在第一方向上布置。
在一些示例实施例中，间隔物(未示出)可形成在位线结构430的侧壁上。间隔物可由氮化物形成或包括氮化物。
可形成第一绝缘夹层(未示出)以填充位线结构430之间的空间。第一绝缘夹层可包括氧化硅。
接触插塞440可穿过第一绝缘夹层、第一蚀刻停止图案412和焊盘图案410，使得接触插塞440可接触第二杂质区域130b。接触插塞440可设置在位线结构430之间。接触插塞440可由掺杂多晶硅形成或包括掺杂多晶硅；然而，示例实施例不限于此。
电容器442可电连接到接触插塞440。电容器442可包括下电极442a、介电层442b和上电极442c。电容器442的下电极可具有圆柱形状和/或柱形状。
DRAM装置的存储器单元可包括具有改进或优异的特性的晶体管。因此，存储器单元可具有改进的优异操作特性和/或电特性。
杂质屏障层可被应用于具有其它结构的晶体管。以下，描述一种包括具有杂质屏障层的垂直沟道晶体管的半导体装置。
图18是根据一些示例实施例的半导体装置的布局图。图19是根据一些示例实施例的半导体装置的透视图。图20是沿着图18的线X1-X1'和线Y1-Y1'截取的横截面图。
参照图18至图20，半导体装置200可包括衬底210、多条第一导线220、沟道层230、栅电极240、栅极绝缘层250、杂质屏障层252和电容器结构280。半导体装置200可以是或可包括具有垂直沟道晶体管(VCT)的DRAM装置。垂直沟道晶体管的沟道可从衬底210的上表面在垂直方向上延伸。
下绝缘层212可设置在衬底210上。多条第一导线220可形成在下绝缘层212上。第一导线220可在第一方向(例如，X方向)上彼此间隔开，并且第一导线220可在第二方向(例如，Y方向)上延伸。多个第一绝缘图案222可设置在下绝缘层212上以填充多条第一导线220之间的空间。多个第一绝缘图案222可在第二方向(例如，Y方向)上延伸。多个第一绝缘图案222的上表面可与多条第一导线220的上表面共面。多条第一导线220可用作半导体装置200的位线。
在一些示例实施例中，多条第一导线220可包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合。例如，多条第一导线220可包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合。然而，多条第一导线220的材料可不限于此。多条第一导线220可包括单层或多层材料。在一些示例实施例中，多条第一导线220可包括2维半导体材料，例如石墨烯、碳纳米管、氮化硼或其组合。
沟道层230可形成在多条第一导线220上。沟道层可布置成矩阵形状，它们在第一方向(X方向)和第二方向(Y方向)上彼此间隔开。矩阵形状可以是矩形，例如，可以是正方形；然而，示例实施例不限于此，矩阵形状可具有诸如菱形形状的另一形状。沟道层230可具有第一方向(X方向)上的第一宽度和第三方向(例如，Z方向)上的第一高度。第一高度可大于第一宽度。例如，第一高度可以是第一宽度的约2倍至约10倍，但是可不限于此。沟道层230的下部可用作第一源极/漏极区域(未示出)，并且沟道层230的上部可用作第二源极/漏极区域(未示出)。沟道层230的介于第一源极/漏极区域和第二源极/漏极区域之间的部分可用作沟道区域(未示出)。
在一些示例实施例中，沟道层230可包括氧化物半导体。例如，氧化物半导体可包括InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInySizOnz、GaxOnzOnz、AlxZnySnzO、YbxGayZnzO、InxGayO中的至少一种。沟道层230可包括单层或多层氧化物半导体。在一些示例实施例中，沟道层230的带隙能量可大于硅的带隙能量。例如，沟道层230可具有约1.5eV至约5.6eV的带隙能量。例如，当沟道层230具有约2.0eV至约4.0eV的带隙能量时，沟道层230可具有最优性能。例如，沟道层230可具有多晶或非晶。在一些示例实施例中，沟道层230可包括2维半导体材料，例如石墨烯、碳纳米管、氮化硼或其组合。
栅电极240可形成在沟道层230的两个侧壁上，并且栅电极240可在第一方向(X方向)上延伸。栅电极240可包括面向沟道层230的第一侧壁的第一子栅电极240P1以及面向与沟道层230的第一侧壁相对的第二侧壁的第二子栅电极240P2。各个沟道层230可设置在第一子栅电极240P1和第二子栅电极240P2之间，因此垂直沟道晶体管可具有双栅极晶体管结构。然而，晶体管的结构可不限于此。例如，可省略第二子栅电极240P2，并且可仅包括面向沟道层230的第一侧壁的第一子栅电极240P1。在这种情况下，垂直沟道晶体管可具有单栅极晶体管结构。
栅电极240可包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合。例如，栅电极240可包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合。然而，栅电极240的材料可不限于此。
杂质屏障层252可形成在栅极绝缘层250上。
包括栅极绝缘层250和杂质屏障层252的层叠结构可围绕沟道层230的侧壁，并且层叠结构可被插置在沟道层230和栅电极240之间。例如，栅极绝缘层250可围绕沟道层230的整个侧壁。杂质屏障层252可围绕栅极绝缘层250。
杂质屏障层252可包括栅极绝缘层250的材料并且还可包括氮。杂质屏障层252可在执行工艺时防止或降低包括反应气体和/或反应物的杂质扩散和/或渗透到栅极绝缘层250中的可能性。
栅电极240的侧壁的一部分可接触杂质屏障层252。在一些示例实施例中，栅极绝缘层250可在栅电极240的延伸方向(即，第一方向，X方向)上延伸，因此杂质屏障层252可接触栅电极240的面向沟道层的侧壁。
在一些示例实施例中，栅极绝缘层250可包括例如氧化硅层、氮氧化硅层、介电常数高于氧化硅层的介电常数的高介电层或其组合。高介电层可包括金属氧化物或金属氮氧化物。例如，高介电层可包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其组合，但可不限于此。
多个第二绝缘图案232可形成在多个第一绝缘图案222上，并且多个第一绝缘图案222可在第二方向(例如，Y方向)上延伸。沟道层230可设置在两个相邻的第二绝缘图案之间。第一掩埋层234和第二掩埋层236可设置在两个相邻的第二绝缘图案232中的两个相邻的沟道层230之间的空间处。第一掩埋层234可设置在两个相邻的沟道层230之间的空间的底部，并且第二掩埋层236可形成在第一掩埋层234上以填充两个相邻的沟道层230之间的剩余空间。第二掩埋层236的上表面可与沟道层230的上表面共面，并且第二掩埋层236可覆盖栅电极240的上表面。在一些示例实施例中，多个第二绝缘图案232和多个第一绝缘图案222可形成为相同的材料层以具有连续形状。在一些示例实施例中，第二掩埋层236和第一掩埋层234可形成为相同的材料层以具有连续形状。
电容器触点260可形成在沟道层230上。电容器触点260可被布置为与沟道层230垂直交叠。电容器触点260可布置成矩阵形状，它们在第一方向(X方向)和第二方向(Y方向)上彼此间隔开。电容器触点260可包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合，但是可不限于此。上绝缘层262可围绕形成在多个第二绝缘图案232和第二掩埋层236上的电容器触点260的侧壁。
蚀刻停止层270可设置在上绝缘层262上，并且电容器结构280可设置在蚀刻停止层270上。电容器结构280可包括下电极282、介电层284和上电极286。
下电极282可穿过蚀刻停止层270，并且下电极282可电连接到电容器触点260的上表面。下电极282可具有在第三方向(Z方向)上延伸的柱形状，但是下电极282的形状可不限于此。在一些示例实施例中，下电极282可被布置为与电容器触点260垂直交叠。下电极282可布置成矩阵形状，它们在第一方向(X方向)和第二方向(Y方向)上彼此间隔开。另选地，着陆焊盘(未示出)可进一步设置在电容器触点260和下电极282之间，并且下电极282可布置成六边形形状。
图21是示出根据一些示例实施例的半导体装置的布局图。图22是示出根据一些示例实施例的半导体装置的透视图。
参照图21和图22，半导体装置200A可包括衬底210A、多条第一导线220A、沟道结构230A、接触栅电极240A、多条第二导线242A和电容器结构280。半导体装置200A可以是或可包括具有垂直沟道晶体管(VCT)的DRAM装置。
衬底210A可包括由第一器件隔离层212A和第二器件隔离层214A限定的多个有源区域AC。沟道结构230A可设置在各个有源区域AC中。沟道结构230A可包括在垂直方向上延伸的第一有源柱230A1和第二有源柱230A2以及连接到有源柱230A1的底部和第二有源柱230A2的底部的连接部分230L。第一源极/漏极区域SD1可设置在连接部分230L中，并且第二源极/漏极区域SD2可设置在第一有源柱230A1和第二有源柱230A2的上部。独立的单位存储器单元可形成在第一有源柱230A1和第二有源柱230A2中的每一个上。
多条第一导线220A可延伸以与多个有源区域AC中的每一个交叉。例如，各条第一导线220A可在第二方向(Y方向)上延伸。多条第一导线220A之一可设置在第一有源柱230A1和第二有源柱230A2之间的连接部分230L上，并且一条第一导电线220A可设置在第一源极/漏极区域SD1上。与这一条第一导电线220A相邻的另一条第一导电线220A可设置在两个沟道结构230A之间。各个第一导线220A可用作形成在相邻第一有源柱230A1和第二有源柱230A2处的两个单位存储器单元的公共位线。
一个接触栅电极240A可在第二方向(Y方向)上设置在两个相邻的沟道结构230A之间。例如，接触栅电极240A可设置在沟道结构230A中的第一有源柱230A1和与之相邻的另一沟道结构230A的第二有源柱230A2之间。设置在一个接触栅电极240A的两个侧壁上的第一有源柱230A1和第二有源柱230A2可通过彼此共享来使用这一个接触栅电极。
栅极绝缘层250A和杂质屏障层252A可设置在接触栅电极240A和第一有源柱230A1之间以及接触栅电极240A和第二有源柱230A2之间。栅极绝缘层250A可形成在第一有源柱和第二有源柱的表面上，并且杂质屏障层252A可形成在栅极绝缘层250A上。杂质屏障层252A可包括栅极绝缘层250A的材料并且还包括氮。杂质屏障层252A可在后续热工艺期间防止或降低包括反应气体和/或反应物的杂质扩散和/或渗透到栅极绝缘层250A中的可能性。
多条第二导线242A可形成在接触栅电极240A的上表面上以在第一方向(X方向)上延伸。多条第二导线242A可用作半导体装置200A的字线。
电容器触点260A可设置在沟道结构230A上。电容器触点260A可设置在第二源极/漏极区域SD2上，并且电容器结构280可设置在电容器触点260A上。
根据一些示例实施例的晶体管可用作包括在逻辑装置、闪存装置、磁阻存储器装置和相变存储器装置中的开关装置。
以上例示了一些示例实施例并且不应被解释为其限制。尽管描述了若干示例实施例，但是本领域普通技术人员将容易理解，在不实质脱离本发明构思的新颖教导和优点的情况下，能够在示例实施例中进行许多修改。因此，所有这些示例修改旨在包括在如权利要求中限定的本发明构思的范围内。在权利要求中，手段加功能条款旨在涵盖本文中描述为执行所述功能的结构，不仅是结构等同物，而且是等效结构。因此，将理解，以上例示了一些各种示例实施例，不应被解释为限于所公开的特定示例实施例，并且对所公开的示例实施例以及其它示例实施例的修改旨在包括在所附权利要求的范围内。所公开的示例实施例均未必彼此互斥。例如，一些示例实施例可包括参照一个图描述的特征，并且还可包括参照另一个图描述的特征。

Claims (20)

1.一种半导体装置，包括：
衬底，其具有凹部；
栅极绝缘层，其在所述凹部的表面上；
杂质屏障层，其在所述栅极绝缘层的表面上，所述杂质屏障层覆盖所述栅极绝缘层的表面，所述杂质屏障层的氮的浓度大于包括在所述栅极绝缘层中的氮的浓度；
第一栅极图案，其在所述杂质屏障层上，所述第一栅极图案填充所述凹部的下部；
第二栅极图案，其在所述第一栅极图案上并在所述凹部中，所述第二栅极图案包括与所述第一栅极图案中包括的材料不同的材料；
封盖绝缘图案，其在所述第二栅极图案上，所述封盖绝缘图案填充所述凹部；以及
杂质区域，其在与所述凹部的上侧壁相邻的衬底处，所述杂质区域的下表面高于所述第一栅极图案的上表面。
2.根据权利要求1所述的半导体装置，其中，所述杂质屏障层包括非氮的栅极绝缘层的材料，并且还包括氮。
3.根据权利要求1所述的半导体装置，其中，所述杂质屏障层包括在所述凹部的下部覆盖所述栅极绝缘层的表面的第一杂质屏障层以及在所述凹部的上部覆盖所述栅极绝缘层的表面的第二杂质屏障层。
4.根据权利要求3所述的半导体装置，其中，包括在所述第二杂质屏障层中的氮的浓度高于包括在所述第一杂质屏障层中的氮的浓度。
5.根据权利要求3所述的半导体装置，还包括：
屏障界面层图案，其在所述第一栅极图案的上表面上。
6.根据权利要求5所述的半导体装置，其中，在所述第一栅极图案的上表面，所述屏障界面层图案包括氮化物和氮氧化物中的至少一种。
7.根据权利要求6所述的半导体装置，其中，所述第一杂质屏障层在位于比所述屏障界面层图案的上表面低的栅极绝缘层上，并且所述第二杂质屏障层在位于比所述屏障界面层图案的上表面高的栅极绝缘层上。
8.根据权利要求7所述的半导体装置，还包括：
上屏障界面层图案，其在所述屏障界面层图案上，所述上屏障界面层图案的氮的浓度高于包括在所述屏障界面层图案中的氮的浓度。
9.根据权利要求3所述的半导体装置，其中，所述第一杂质屏障层在比所述第二栅极图案的上表面低的栅极绝缘层上，并且所述第二杂质屏障层在比所述第二栅极图案的上表面高的栅极绝缘层上。
10.根据权利要求9所述的半导体装置，还包括：
上界面层图案，其在所述第二栅极图案上，所述上界面层图案的氮的浓度大于包括在所述第二栅极图案中的氮的浓度。
11.根据权利要求1所述的半导体装置，其中，所述第一栅极图案包括：
屏障金属图案，其接触所述杂质屏障层，以及
金属图案，其在所述屏障金属图案上。
12.根据权利要求1所述的半导体装置，其中，所述第一栅极图案和所述第二栅极图案的功函数彼此不同，并且
所述第二栅极图案的功函数与所述杂质区域中的至少一个的功函数之间的差小于所述第一栅极图案的功函数与所述杂质区域中的所述至少一个的功函数之间的差。
13.根据权利要求1所述的半导体装置，其中，所述第二栅极图案包括掺杂多晶硅。
14.一种半导体装置，包括：
衬底，其具有凹部；
栅极绝缘层，其在所述凹部的表面上；
第一杂质屏障层，其在所述凹部的下部覆盖所述栅极绝缘层的表面，所述第一杂质屏障层的氮的浓度大于包括在所述栅极绝缘层中的氮的浓度；
第二杂质屏障层，其在所述凹部的上部覆盖所述栅极绝缘层的表面，所述第二杂质屏障层的氮的浓度大于包括在所述第一杂质屏障层中的氮的浓度；
第一栅极图案，其在所述栅极绝缘层上并填充所述凹部的下部，所述第一栅极图案包括金属；
第二栅极图案，其在所述第一栅极图案上并在所述凹部中，所述第二栅极图案包括掺杂多晶硅；
封盖绝缘图案，其填充所述凹部；以及
杂质区域，其在与所述凹部的上侧壁相邻的衬底处，所述杂质区域的下表面高于所述第一栅极图案的上表面。
15.根据权利要求14所述的半导体装置，其中，所述第一杂质屏障层和所述第二杂质屏障层包括非氮的栅极绝缘层的材料，并且还包括氮。
16.根据权利要求14所述的半导体装置，还包括：
屏障界面层图案，其在所述第一栅极图案的上表面上。
17.根据权利要求16所述的半导体装置，其中，所述第一杂质屏障层在比所述屏障界面层图案的上表面低的栅极绝缘层上，并且所述第二杂质屏障层在比所述屏障界面层图案的上表面高的栅极绝缘层上。
18.根据权利要求14所述的半导体装置，其中，所述第一杂质屏障层在比所述第二栅极图案的上表面低的栅极绝缘层上，并且所述第二杂质屏障层在比所述第二栅极图案的上表面高的栅极绝缘层上。
19.一种半导体装置，包括：
衬底，其包括隔离区域和有源区域，所述衬底限定在第一方向上延伸的凹部；
栅极绝缘层，其在所述凹部的表面上；
杂质屏障层，其在所述栅极绝缘层的表面上，所述杂质屏障层覆盖所述栅极绝缘层的表面，所述杂质屏障层的氮的浓度大于所述栅极绝缘层的氮的浓度；
第一栅极图案，其在所述杂质屏障层上并且填充所述凹部的下部；
第二栅极图案，其在所述凹部中的第一栅极图案上，并且所述第二栅极图案包括功函数与所述第一栅极图案的功函数不同的材料；
封盖绝缘图案，其在所述第二栅极图案上，所述封盖绝缘图案填充所述凹部；
在与所述凹部的上侧壁相邻的衬底处的第一杂质区域和第二杂质区域，所述第一杂质区域和所述第二杂质区域的下表面高于所述第一栅极图案的上表面；
位线结构，其电连接到所述第一杂质区域；以及
电容器，其电连接到所述第二杂质区域。
20.根据权利要求19所述的半导体装置，其中，所述第二栅极图案的功函数与所述杂质区域的功函数之间的差小于所述第一栅极图案的功函数与所述杂质区域的功函数之间的差。
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