KR20040012072A - 산화 배리어 레이어를 이용한 트랜지스터의 구조 및 그제조 방법 - Google Patents
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Abstract
본 발명은 트랜지스터(Transistor)의 버드 빅 현상(Bird's beak)을 감소시킨 트랜지스터의 구조 및 그 제조 방법에 관한 것이다.
본 발명의 트랜지스터 제조 공정에서 게이트 패터닝(gate patterning) 공정을 진행한 후 제2 게이트 산화막(GPOX) 형성 공정(gate oxidation)을 하면 게이트 산화막의 버드 빅 현상(gate oxide bird's beak)에 의해 발생한 문턱 전압(threshold voltage) 증가 및 문턱 전류(threshold current) 저하를 방지할 수 있다.
반도체 기판 위에 제1 게이트 산화막(GOX) 형성 후 그 제1 게이트 산화막 위에 얇은 산화 배리어 레이어(Oxidation barrier layer)로 작용하는 원자층의 두께로 증착 되는 실리콘 질화막(ALD-SiN; atomic layer deposition-SiN)을 증착 한다. 그리고 게이트 폴리 실리콘막(G-POLY), 텅스텐 실리사이드막(WSi), 실리콘 질화막(SiN)을 순서대로 증착하고 식각 공정(Etch)을 실행하고서 제2 게이트 산화막(GPOX) 형성 공정을 실시하면 종래의 트랜지스터에서 발생하는 산화막의 버드 빅 현상(oxide bird's beak)효과를 줄임으로써 트랜지스터의 특성을 개선할 수 있다.
Description
본 발명은 트랜지스터(Transistor)의 버드 빅 현상을 감소시킨 트랜지스터의 구조 및 그 제조방법에 관한 것이다.
종래의 트랜지스터 제조 공정에 있어서, 게이트 패터닝 이후에 산화 공정(GPOX)시 과다한 산화로 인하여 게이트 산화막 끝부분에 버드 빅 현상이 발생하게 되는데, 이러한 버드 빅 현상은 트랜지스터의 문턱전압 증가 및 균일성의 악화, 그리고 구동 전류의 감소 등 문제점을 유발한다.
이하 도면을 참조하여 종래 기술을 설명한다.
도1a 내지 도1b는 종래 기술의 게이트 산화막(GPOX)을 형성하는 공정에서의 버드 빅 현상을 나타내는 모습을 설명한 단면도이다.
도 1a를 참조하면, 종래에는 게이트 전극 제조 시에 실리콘 기판(10, Si)위에 산화막(11, GOX)을 형성하고, 게이트 폴리 실리콘막(131, G-Poly), 텅스텐 실리콘막(132, WSi), 실리콘 질화막(133, SiN)을 순차적으로 증착하고, 게이트 패턴(13) 형성을 위해 식각 공정(Etch)을 진행한다. 도1b를 참조하면, 게이트 패터닝 후 대미지(damage)를 받은 게이트 산화막(GOX, 11)을 치료하기 위하여 게이트 산화 공정(GPOX)을 진행하면, 게이트 끝부분에서 게이트 산화막(11a)의 두께가 증가한다. 상기한 게이트 산화공정은 게이트 에지(gate edge)를 산화 공정을 통해 완만하게 해서 에지부분에 걸리는 전기장(E-Field)을 완화시켜주며, 또한 후속의 게이트 스페이서 형성시의 식각 정지 버퍼 레이어(etch stop buffer layer)로 작용한다. 이어서, 기판 전면에 중간온도 산화막(11b, MTO)과 스페이서용 절연막(14)을순차적으로 형성한 다음 통상적인 방법으로 스페이서를 형성한다.
상기한 바와 같은 종래의 트랜지스터의 제조방법은 게이트 산화 공정(GPOX)에 의해 게이트 오버랩 캐패시턴스(gate overlap Capacitance)을 감소시켜 트랜지스터의 속도를 증가시키고 게이트 유도 방출 누설 전류(GIDL; gate induced drain leakage current)를 감소시키는 장점이 있는 반면에, 산화가 과다하게 진행할 경우 버드 빅 현상에 의해 문턱 전압을 증가시키고 문턱 전압의 균일성을 나쁘게 하거나 구동 전류(driving current)를 감소시키는 등의 문제점을 유발한다. 특히 고집적화, 저전력소모, 고성능을 위해, 게이트 길이를 감소시키는 최근의 반도체 기술의 발전 경향에서는 상기한 게이트 산화막의 버드 빅 현상은 트랜지스터의 특성을 저해하는 중요한 요소로 작용되고 있다.
본 발명은 상기한 버드 빅 현상에 의해 나타나는 문턱 전압 증가와 균일성의 악화, 그리고 구동 전류의 감소 등의 문제점을 현저히 줄일 수 있는 트랜지스터의 구조와 그 제조 방법을 제공하는 데 그 목적이 있다.
도1a 내지 도1b는 종래의 트랜지스터 제조 방법에서 게이트 산화 공정(GPOX)에서의 버드 빅 현상을 나타내는 모습을 설명하기 위한 단면도
도2a 내지 도2d는 본 발명의 실시예에 따른 트랜지스터 제조 공정을 나타낸 단면도.
(도면의 주요부분에 대한 부호의 설명)
20 : 반도체 기판(Si)21 : 제1 게이트 산화막
21a : 제2 게이트 산화막22 : 산화 배리어 레이어
13,23 : 게이트 패턴
131, 231 : 게이트 폴리 실리콘막(G-Poly)
132, 232 : 텅스텐 실리사이드막(WSi)
133, 233 : 실리콘 질화막(SiN)
24 : 중간온도 산화막(MTO; Medium Temperature Oxide)
25 : 게이트 스페이서(Gate Spacer)
본 발명은 상기와 같은 목적 달성을 위하여, 반도체 기판 상에 제1 게이트 산화막(GOX)을 형성하고, 이 게이트 산화막(GOX) 위에 산화 배리어 레이어를 증착 한다. 그런 다음, 이 산화 배리어 레이어 위에 게이트 폴리 실리콘막(G-Poly), 텅스텐 실리사이드막(WSi) 및 실리콘 질화막(SiN)을 게이트 패턴(23)으로 증착 한다. 그리고 상기한 게이트 패턴(23)을 식각 공정(Etch)을 통해 게이트 패턴(23)을 완성하고, 제2 게이트 산화막(GPOX)을 형성하는 공정을 실시한다, 후속에는 상기한 게이트 패턴(23)의 측벽에 중간온도 산화막(MTO)을 증착하고, 게이트 스페이서를 형성하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 일 실시예를 설명한다.
도2a 내지 도 2d는 본 발명의 일 실시예에 따른 트랜지스터의 제조공정을 나타낸 단면도이다.
도 2a를 참조하면, 반도체 기판(20, Si)상에 트랜지스터를 제조하기 위한 게이트 산화막(21, GOX)을 형성하고, 상기 게이트 산화막 위에 산화 배리어 레이어(22)를 증착 한다. 여기서, 산화 배리어 레이어로는 원자층 증착 실리콘 질화막(ALD-SiN)을 사용한다. 그런 다음 상기한 산화 배리어 레이어(22) 위에 폴리 실리콘막(231)과 텅스텐 실리사이드막(232) 및 캡핑용 실리콘 질화막(233)을 순차적으로 증착한다.
도 2b를 참조하면, 상기 폴리 실리콘막(231), 텅스텐 실리 사이드막(232) 및 실리콘 질화막을 패터닝한다.
도 2c를 참조하면 상기한 게이트(23)을 형성하기 위한 식각 공정 시에 대미지(damage)를 입은 게이트 산화막(21, GOX)을 치료해 주기 위한 게이트 산화공정(21a, GPOX)을 진행하면, 에지부분에서의 게이트 산화막(21a)이 두껍게 형성된다.
이때, 산화 게이트 배리어 레이어(22)의 역할로 과다한 버드 빅 현상이 생기지 않는다. 이때 버드 빅 현상은 산화 배리어 레이어(22)의 두께에 따라 제어가 가능하다. 특히, 산화 배리어 레이어(22)의 두께를 10 내지 50Å으로 하면 버드 빅 현상이 생기지 않는 트랜지스터를 만들 수 있다.
도 2d를 참조하면 상기한 게이트(23)의 식각 공정 시에 대미지를 입은 게이트 산화막(21, GOX)을 치료한 후에 기판 전면에 중간온도 산화막(26, MTO)을 증착하고, 중간온도 산화막(26)상에 질화막을 400내지 1000Å의 두께로 증착한다. 통상적인 게이트 스페이서 형성방법으로 상기 질화막(27)과 중간온도 산화막(26)을 식각하여 게이트 측벽에 스페이서를 형성한다.
도면상에는 도시되지 않았으나 게이트 형성후 그리고 스페이서 형성후 이온주입공정을 진행하면 본 발명의 트랜지스터가 제조된다.
상기한 바와 같이 본 발명의 일 실시예에 따르면, 게이트 산화 공정(GPOX)을 하기 전에 원자층 증착 실리콘 질화막(ALD-SiN)을 산화 배리어 레이어로 게이트 산화막 위에 형성함으로써 게이트 산화 공정(GPOX)시 과다한 버드 빅 현상을 줄일 수 있다. 이로써 버드 빅 현상(Bird's beak)에 의해 발생하던 트랜지스터의 문턱 전압(Threshold Voltage)을 증가시키고 문턱 전압의 균일성을 나쁘게 하거나 구동 전류(driving current)를 감소시키는 등의 문제점을 개선한 트랜지스터의 제조가 가능해 진다.
상기에서는 본 발명의 바람직한 일 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자는 아래의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수있음을 이해할 수 있을 것이다.
Claims (4)
- 반도체 기판 상의 게이트 산화막과;상기 게이트 산화막 위에 형성된 산화 배리어 레이어와;상기 산화 배리어 레이어 위에 형성된 게이트와;상기한 게이트의 측벽에 증착된 중간온도 산화막과;상기한 중간온도 산화막의 측벽에 형성된 게이트 스페이서를 포함하는 것을 특징으로 하는 트랜지스터의 구조
- 청구항 1에 있어서, 산화 배리어 레이어는 원자층 증착 실리콘 질화막(ALD-SiN) 10 내지 50Å의 두께로 형성하는 것을 특징으로 하는 트랜지스터의 구조
- 청구항 1에 있어서, 게이트 스페이서는 실리콘 질화막으로 형성하는 것을 특징으로 하는 트랜지스터의 구조
- 반도체 기판 상에 게이트 산화막을 형성하는 단계와;상기 게이트 산화막의 위에 산화 배리어 레이어를 증착 하는 단계와;상기 산화 배리어 레이어의 위에 게이트를 형성하는 단계와;게이트 산화 공정을 실시하는 단계와;상기 게이트의 측벽에 중간온도 산화막(MTO)과 게이트 스페이서를 형성하는단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
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| US11742401B2 (en) | 2020-12-07 | 2023-08-29 | Samsung Electronics Co., Ltd. | Semiconductor devices having an insulation layer in a recess and an impurity barrier layer extending along the insulation layer |
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2002
- 2002-07-31 KR KR1020020045429A patent/KR20040012072A/ko not_active Application Discontinuation
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