KR101139486B1 - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR101139486B1 KR101139486B1 KR1020080131431A KR20080131431A KR101139486B1 KR 101139486 B1 KR101139486 B1 KR 101139486B1 KR 1020080131431 A KR1020080131431 A KR 1020080131431A KR 20080131431 A KR20080131431 A KR 20080131431A KR 101139486 B1 KR101139486 B1 KR 101139486B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- semiconductor device
- spacer
- abandoned
- manufacturing
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 125000006850 spacer group Chemical group 0.000 claims abstract description 52
- 230000008569 process Effects 0.000 claims abstract description 28
- 230000003647 oxidation Effects 0.000 claims abstract description 16
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 230000001590 oxidative effect Effects 0.000 claims abstract description 5
- 238000005468 ion implantation Methods 0.000 claims description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 238000004140 cleaning Methods 0.000 claims description 3
- 230000006866 deterioration Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 16
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000007792 addition Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 셀 영역의 게이트 패턴 사이에 형성되는 랜딩 플러그가 형성될 콘택홀이 활성 영역을 노출시키지 못하는 현상을 개선하고 페리 영역의 트랜지스터의 특성 열화 문제를 방지하기 위한 반도체 소자의 제조 방법을 제공한다. 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 셀 영역과 페리 영역이 구비된 반도체 기판상에 게이트 패턴을 형성하는 단계, 상기 게이트 패턴을 포함한 전체 표면상에 게이트 스페이서를 형성하는 단계, 상기 게이트 스페이서를 포함한 전체표면상에 절연막을 형성하는 단계, 상기 페리 영역의 절연막을 식각하여 절연막 스페이서를 형성하는 단계, 상기 셀 영역을 노출하는 마스크를 이용하여 상기 절연막을 제거하여 상기 게이트 스페이서를 노출하는 단계, 산화 공정을 이용하여 상기 게이트 스페이서를 산화시키는 단계 및 상기 산화된 게이트 스페이서를 일부 제거한 후, 셀 스페이서를 증착하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고집적 반도체 소자를 제조함에 있어 수율을 높일 수 있는 반도체 소자의 제조 방법에 관련된 기술이다.
일반적으로, 반도체 기억 장치는 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서, 반도체 기억 장치는 크게 DRAM과 SRAM으로 나뉜다. 여기서, 디램(DRAM, Dynamic Random Access Memory)는 기억된 정보를 읽어내기도 하며 다른 정보를 기억시킬 수 있는 메모리로서, 정보를 읽고 쓰는 것이 가능하나 전원이 공급되고 있는 동안의 일정 기간 내에 주기적으로 정보를 다시 써넣지 않으면 기억된 내용이 없어지는 메모리이다. 이처럼 디램은 리프레쉬를 계속해주어야 하지만 메모리 셀(Memory cell) 당 가격이 싸고 집적도를 높일 수 있기 때문에 대용량 메모리로서 널리 이용되고 있다.
여기서, 디램 등의 메모리나 로직(logic) 등에 주로 사용되는 금속 산화막 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; 이하, "MOSFET"이라 약칭함)는 반도체 기판 상부에 게이트 산화막, 폴 리실리콘막, 게이트 금속 및 게이트 하드마스크를 증착한 후 마스크/식각 공정으로 게이트를 적층하여 채널을 형성하는 구조를 갖는다. 이때, 반도체 소자가 고집적화됨에 따라 셀 영역에서 MOSFET이 차지하는 평면적은 점점 감소하여 채널의 길이도 짧아지고 있다. 이러한 채널 길이로 인하여 문턱 전압의 변동, 펀치-스루(Punch-through) 누설 전류 등과 같이 단 채널(Short channel)에 따른 문제점이 야기되고 있다. 따라서, 최근 반도체 소자가 더욱 고집적화됨에 따라 종래의 구조로는 상기한 문제점을 해결하는데 한계가 있으며, 고집적화에 대응하여 소자를 구현하기 위한 레이아웃 및 면적 확보에 많은 어려움이 있다.
한편, 종래의 MOSFET은 게이트를 통해 전달되는 신호에 의해 소스/드레인 간에 신호를 전달하는 동작을 수행하였다. 한정된 기능을 수행하는 트랜지스터는 소스/드레인 및 게이트로 이루어진 비교적 단순한 구성을 가지며, 레이아웃 면적을 줄이는 경우에는 게이트 폭을 축소하는 것이 대표적인 방법이었다. 게이트 형성 후에는 이온 주입, 열처리 등의 후속 공정을 통해 트랜지스터를 완성하는데 게이트 선폭이 줄어들면서 후속 공정을 통해 게이트 선폭에 의존하는 MOSFET의 채널 길이는 더욱 줄어들 수 있다. 이러한 결과로 인하여, 펀치-스루 현상, DIBL(Drain-Induced Barrier Lowering), GIDL(Gate-Induced Drain Leakage) 등과 같은 여러 역효과가 나타난다.
또한, 반도체 소자가 미세화됨에 따라 게이트 크기가 작아짐에 따라 게이트 간의 공간도 감소하고 있다. 이러한 게이트 사이의 공간이 작아짐에 따라 셀 영역에는 랜딩 플러그 콘택을 형성하기 위한 식각 공정 시 활성 영역이 노출되지 않는 현상이 발생하므로 게이트 측벽에 형성되는 스페이서 두께가 얇아져야 하는 문제가 발생하고 있다. 하지만, 스페이서 두께가 얇아지게 되면 페리 영역의 트랜지스터 특성을 열화시키는 문제가 발생하게 된다. 즉, 게이트를 형성한 후, 층간 절연막으로 BPSG막을 이용하여 증착하게 된다. 이는 후속 공정 중 열(Thermal) 공정에 의해 BPSG막 내의 붕소(Boron, B) 및 인(Phosphorus, P)이 하부의 반도체 기판으로 침투되어 소스/드레인 영역이 형성되어 있는 페리 영역의 트랜지스터의 특성을 열화시키는 문제가 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 셀 영역의 게이트 스페이서는 종래 기술보다 얇게 또는 동일하게 형성하되, 페리 영역의 게이트 스페이서는 종래 기술보다 두껍게 형성함으로써 셀 영역의 게이트 패턴 사이에 형성되는 랜딩 플러그가 형성될 콘택홀이 활성 영역을 노출시키지 못하는 현상을 개선하고 이온 침투로 인한 페리 영역의 트랜지스터의 특성 열화 문제를 방지하기 위한 반도체 소자의 제조 방법을 제공한다.
본 발명은 셀 영역과 페리 영역이 구비된 반도체 기판상에 게이트 패턴을 형성하는 단계, 상기 게이트 패턴을 포함한 전체 표면상에 게이트 스페이서를 형성하는 단계, 상기 게이트 스페이서를 포함한 전체 표면상에 절연막을 형성하는 단계, 상기 페리 영역의 절연막을 식각하여 절연막 스페이서를 형성하는 단계, 상기 셀 영역을 노출하는 마스크를 이용하여 상기 절연막을 제거하여 상기 게이트 스페이서를 노출하는 단계, 산화 공정을 이용하여 상기 게이트 스페이서를 산화시키는 단계 및 상기 산화된 게이트 스페이서를 일부 제거한 후, 셀 스페이서를 증착하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 게이트 스페이서는 80Å ~ 150Å 두께로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 절연막은 TEOS막을 포함한다.
바람직하게는, 상기 절연막은 500Å ~ 800Å 두께로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 산화된 게이트 스페이서는 20Å ~ 50Å 두께로 형성되는 것을 특징으로 한다.
바람직하게는, 상기 셀 스페이서는 120Å ~ 160Å 두께로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 산화 공정은 건식(Dry) 또는 래디컬(Radical) 산화 공정을 이용하여 실시하는 것을 특징으로 한다.
바람직하게는, 상기 건식 산화 공정은 700℃ ~ 900℃ 온도에서 8ℓ ~ 12ℓ의 O2의 유량에서 실시하는 것을 특징으로 한다.
바람직하게는, 상기 래디컬 산화 공정은 700℃ ~ 900℃ 온도에서 3ℓ ~ 6ℓ의 O2 및 0.2ℓ ~ 1ℓ의 유량에서 실시하는 것을 특징으로 한다.
바람직하게는, 상기 산화된 게이트 스페이서는 100초 ~ 200초 동안 HF 클리닝을 진행하여 제거하는 것을 특징으로 한다.
바람직하게는, 상기 게이트 패턴을 형성하는 단계는 상기 반도체 기판상에 게이트 산화막, 도전막 및 하드마스크층을 증착한 후 마스크/식각 공정을 수행하는 단계를 포함한다.
바람직하게는, 상기 절연막 스페이서를 형성한 후, 이온 주입을 실시하는 단계를 더 포함한다.
본 발명은 셀 영역의 게이트 스페이서는 종래 기술보다 얇게 또는 동일하게 형성하되, 페리 영역의 게이트 스페이서는 종래 기술보다 두껍게 형성함으로써 셀 영역의 게이트 패턴 사이에 형성되는 랜딩 플러그가 형성될 콘택 홀이 활성 영역을 노출시키지 못하는 현상을 개선하고 페리 영역의 이온의 침투로 인한 페리 영역의 트랜지스터의 특성 열화 문제를 방지하는 장점을 가진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, (ⅰ)은 셀(Cell) 영역을 도시한 것이고, (ⅱ)는 페리(Peri) 영역을 도시한 것이다.
도 1a를 참조하면, 셀 영역(1000a)과 페리 영역(1000b)이 구비된 반도체 기 판(100) 상에 활성 영역(110)을 정의하는 소자분리막(120)을 형성한다. 다음에는, 활성 영역(110)을 식각하여 리세스(130)를 형성한 후, 상기 리세스(130)를 포함한 전체 표면상에 게이트 산화막(미도시), 게이트 폴리실리콘층(140), 게이트 금속층(150) 및 하드마스크층(160)을 순차적으로 적층한다. 게이트 마스크를 이용한 식각 공정으로 하드마스크층(160), 게이트 금속층(150), 게이트 폴리실리콘층 (140) 및 게이트 산화막을 식각하여 게이트 패턴(170)을 형성한다.
다음에는 게이트 패턴(170)을 포함한 전체 표면 상부에 질화막(180)을 증착한 후, 질화막(180)을 식각하여 상기 게이트 패턴(170)의 측벽에 질화막(180)이 남는다.
이후, 질화막(180)을 포함한 전체 표면상에 게이트 스페이서(190)를 형성한다. 이때, 게이트 스페이서(190)는 80Å ~ 150Å 두께로 형성하는 것을 특징으로 한다.
도 1b 및 도 1c를 참조하면, 게이트 스페이서(190)를 포함한 전체 표면상에 절연막(200)을 형성한다. 이때, 절연막(200)은 TEOS(Tetra-Ethyl-Ortho-Silicate)막을 포함하고, 500Å ~ 800Å 두께로 형성하는 것을 특징으로 한다. 다음에는, 페리 영역(1000b)의 절연막(200)을 식각하여 게이트 패턴(170)의 측벽에 절연막 패턴(210)이 남아 있게 된다.
이후, 반도체 기판(100)에 정션(Junction)을 형성하기 위한 불순물 이온 주입 공정을 수행하여 소스/드레인 영역(미도시)을 형성한다.
다음에는, 셀 영역(1000a)을 오픈 하는 마스크를 이용한 식각 공정으로 게이 트 스페이서(190)를 노출할 때까지 셀 영역(1000a)의 절연막(200)을 제거한다. 이때, 식각 공정은 습식(Wet) 식각을 이용하여 절연막(200)을 제거하는 것이 바람직하다.
도 1d를 참조하면, 산화(Oxidation) 공정을 이용하여 셀 영역(1000a)의 게이트 스페이서(190)를 산화시켜 산화된 게이트 스페이서(220)를 형성한다. 여기서, 산화 공정은 건식(Dry) 또는 래디컬(Radical) 산화 공정을 이용하여 실시하는 것이 바람직하되, 건식 산화 공정은 700℃ ~ 900℃ 온도에서 8ℓ ~ 12ℓ의 산소(O2)의 유량에서 실시하는 것이 바람직하고, 래디컬 산화 공정은 700℃ ~ 900℃ 온도에서 3ℓ ~ 6ℓ의 산소(O2) 및 0.2ℓ ~ 1ℓ의 유량에서 실시하는 것이 바람직하다. 이때, 산화된 게이트 스페이서(220)는 20Å ~ 50Å 두께로 형성되는 것이 바람직하다.
다음에는, 산화된 게이트 스페이서(220)를 제거한다. 여기서, 산화된 게이트 스페이서(220)는 습식 식각을 이용하여 제거하되, 100초 ~ 200초 동안 HF 클리닝을 진행하여 제거한다. 이때, 페리 영역(1000b)의 스페이서 패턴(210)도 일부 식각된다.
도 1e를 참조하면, 산화된 게이트 스페이서(220)를 포함한 전체 표면상에 셀 스페이서(230)를 형성한다. 이때, 셀 스페이서(230)는 120Å ~ 160Å 두께로 형성하는 것을 특징으로 한다.
본 발명은 셀 영역의 게이트 스페이서는 종래 기술보다 얇게 또는 동일하게 형성하되, 페리 영역의 게이트 스페이서는 종래 기술보다 두껍게 형성함으로써 셀 영역의 게이트 패턴 사이에 형성되는 랜딩 플러그 콘택이 오픈 되지 않는 현상을 개선하고 이온 침투로 인한 페리 영역의 트랜지스터의 특성 열화 문제를 방지하는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
Claims (12)
- 셀 영역과 페리 영역이 구비된 반도체 기판상에 게이트 패턴을 형성하는 단계;상기 게이트 패턴을 포함한 전체 표면상에 게이트 스페이서를 형성하는 단계;상기 게이트 스페이서를 포함한 전체 표면상에 절연막을 형성하는 단계;상기 페리 영역의 절연막을 식각하여 절연막 스페이서를 형성하는 단계;상기 셀 영역을 노출하는 마스크를 이용하여 상기 절연막을 제거하여 상기 게이트 스페이서를 노출하는 단계;산화 공정을 이용하여 상기 게이트 스페이서를 산화시키는 단계; 및상기 산화된 게이트 스페이서를 제거한 후, 셀 스페이서를 증착하는 단계를 포함하는 반도체 소자의 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 게이트 스페이서는 80Å ~ 150Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 절연막은 TEOS막을 포함하는 반도체 소자의 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 절연막은 500Å ~ 800Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 2 항에 있어서,상기 산화된 게이트 스페이서는 20Å ~ 50Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 셀 스페이서는 120Å ~ 160Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 산화 공정은 건식(Dry) 또는 래디컬(Radical) 산화 공정을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 건식 산화 공정은 700℃ ~ 900℃ 온도에서 8ℓ ~ 12ℓ의 산소(O2)의 유량에서 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,상기 래디컬 산화 공정은 700℃ ~ 900℃ 온도에서 3ℓ ~ 6ℓ의 산소(O2) 및 0.2ℓ ~ 1ℓ의 유량에서 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 산화된 게이트 스페이서는 100초 ~ 200초 동안 HF 클리닝을 진행하여 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 게이트 패턴을 형성하는 단계는상기 반도체 기판상에 게이트 산화막, 도전막 및 하드마스크층을 증착한 후 마스크/식각 공정을 수행하는 단계를 포함하는 반도체 소자의 제조 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 절연막 스페이서를 형성한 후, 이온 주입을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080131431A KR101139486B1 (ko) | 2008-12-22 | 2008-12-22 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080131431A KR101139486B1 (ko) | 2008-12-22 | 2008-12-22 | 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20100072888A KR20100072888A (ko) | 2010-07-01 |
| KR101139486B1 true KR101139486B1 (ko) | 2012-05-02 |
Family
ID=42635972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080131431A KR101139486B1 (ko) | 2008-12-22 | 2008-12-22 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101139486B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060004192A (ko) * | 2004-07-08 | 2006-01-12 | 주식회사 하이닉스반도체 | 균일한 두께의 게이트 스페이서를 갖는 반도체 소자 및 그제조 방법 |
-
2008
- 2008-12-22 KR KR1020080131431A patent/KR101139486B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060004192A (ko) * | 2004-07-08 | 2006-01-12 | 주식회사 하이닉스반도체 | 균일한 두께의 게이트 스페이서를 갖는 반도체 소자 및 그제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20100072888A (ko) | 2010-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101096265B1 (ko) | 반도체 소자의 매립 게이트 및 그 형성방법 | |
| JP2009027161A (ja) | フラッシュメモリ素子の製造方法 | |
| JP2002026156A (ja) | 半導体装置およびその製造方法 | |
| KR101139486B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100780618B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2002222878A (ja) | 不揮発性半導体装置およびその製造方法 | |
| US8222101B2 (en) | Method of fabricating a MOS transistor having a gate insulation layer with a lateral portion and a vertical portion | |
| US20050255661A1 (en) | Semiconductor device and manufacturing method therefor | |
| KR100585008B1 (ko) | 산화막-산화막-질화막 적층 스페이서를 구비하는 반도체소자 및 그 제조 방법 | |
| US20230178645A1 (en) | Semiconductor structure and method for forming same | |
| KR100265370B1 (ko) | 디램제조방법 | |
| KR100486120B1 (ko) | Ｍｏｓ 트랜지스터의 형성 방법 | |
| KR100961195B1 (ko) | 반도체 소자의 트랜지스터 형성방법 | |
| KR20050052027A (ko) | 리세스된 게이트를 갖는 반도체소자 및 그 제조방법 | |
| KR20040059931A (ko) | 반도체소자의 듀얼 게이트 산화막 제조방법 | |
| KR20030000652A (ko) | 셀 형성 방법 | |
| KR101024777B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100560632B1 (ko) | 금속 샐러사이드를 이용한 반도체 장치의 제조방법 | |
| KR100470391B1 (ko) | 반도체소자의 리프레쉬 개선방법 | |
| KR100751668B1 (ko) | 게이트 전극용 스페이서 형성 방법 | |
| KR100762237B1 (ko) | 셀-할로 이온주입을 이용한 스텝게이트를 갖는반도체소자의 제조방법 | |
| KR100636668B1 (ko) | 반도체 메모리 소자의 트랜지스터 및 그 제조 방법 | |
| KR100593129B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100650772B1 (ko) | 반도체 소자의 제조방법 | |
| KR20110052051A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |