CN103545203B - 浮栅晶体管的制造方法 - Google Patents
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Abstract
一种浮栅晶体管的制造方法，包括：提供衬底；在所述衬底上依次形成栅氧化层和牺牲层；对所述牺牲层进行图形化处理，去除与栅极区域对应的牺牲层；在剩余的牺牲层和栅氧化层上形成纳米硅量子点晶粒阵列；在所述纳米硅量子点晶粒阵列、牺牲层和栅氧化层上形成介质层；去除所述牺牲层上的介质层，且去除栅氧化层上对应的部分介质层；在所述纳米硅量子点晶粒阵列上、所述牺牲层上和所述介质层上形成控制栅层；进行平坦化处理，去除牺牲层上的纳米硅量子点晶粒阵列，且使控制栅层的上表面和牺牲层的上表面齐平；去除剩余的牺牲层。本发明工艺简单，易于控制。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种浮栅晶体管的制造方法。
背景技术
与传统的多晶硅浮栅结构相比，半导体硅量子点的浮栅结构及工作机理允许晶体管的等效氧化物厚度大幅减小，集成度提高，功耗降低。
现有技术制造浮栅晶体管的方法包括：
参考图1所示，提供衬底10，在衬底10上形成二氧化硅材质的栅氧化层20，在栅氧化层20上形成纳米硅量子点晶粒阵列30(即纳米晶)，且在栅氧化层20上形成覆盖纳米硅量子点晶粒阵列30的氮化硅材质的介质层40，并在介质层40上形成多晶硅材质的控制栅层50。所述栅氧化层20的厚度很薄，如：2nm。
结合参考图2所示，在控制栅层50上形成图形化的掩模层60，以所述掩模层60为掩模，依次刻蚀所述控制栅层50、介质层40和纳米硅量子点晶粒阵列30。
结合参考图3所示，继续以所述掩模层60为掩模，刻蚀栅氧化层20至露出衬底10，并去除所述硬掩模层60，从而形成由栅氧化层20、纳米硅量子点晶粒阵列30、介质层40和控制栅层50组成的栅极结构。其中，所述纳米硅量子点晶粒阵列30作为浮栅(FloatingGate)，所述控制栅层50作为控制栅(ControlGate)。
但是在上述工艺中，刻蚀所述介质层40和纳米硅量子点晶粒阵列30的过程面临巨大挑战。具体地，在刻蚀控制栅层50之后，再次参考图2所示，需要先去除部分介质层40并去除部分纳米硅量子点晶粒阵列30(即打开纳米硅量子点晶粒阵列30)，此时要求介质层40和纳米硅量子点晶粒阵列30的刻蚀选择比比较小；然后刻蚀去除剩余的所述纳米硅量子点晶粒阵列30，再刻蚀去除剩余的所述介质层40，此时要求介质层40和纳米硅量子点晶粒阵列30的刻蚀选择比比较大。由于介质层40和纳米硅量子点晶粒阵列30的材质不同，既要刻蚀纳米硅量子点晶粒阵列30又要刻蚀介质层40，且使刻蚀正好停止在厚度较薄的栅介质层20上非常困难，最终导致工艺比较难于控制，影响了器件的性能。
因此，如何采用简单工艺制造包括纳米硅量子点晶粒阵列的浮栅晶体管就成为本领域技术人员亟待解决的问题之一。
发明内容
本发明解决的问题是提供一种浮栅晶体管的制造方法，工艺简单，易于控制。
为解决上述问题，本发明提供了一种浮栅晶体管的制造方法，包括：
提供衬底；
在所述衬底上依次形成栅氧化层和牺牲层；
对所述牺牲层进行图形化处理，去除与栅极区域对应的牺牲层；
在剩余的牺牲层和栅氧化层上形成纳米硅量子点晶粒阵列；
在所述纳米硅量子点晶粒阵列、牺牲层和栅氧化层上形成介质层；
去除所述牺牲层上的介质层，且去除栅氧化层上对应的部分介质层；
在所述纳米硅量子点晶粒阵列上、所述牺牲层上和所述介质层上形成控制栅层；
进行平坦化处理，去除牺牲层上的纳米硅量子点晶粒阵列，且使控制栅层的上表面和牺牲层的上表面齐平；
去除剩余的牺牲层。
与现有技术相比，本发明技术方案具有以下优点：
1)在栅氧化层上形成牺牲层，并在去除与栅极区域对应的牺牲层后，在剩余的牺牲层和栅氧化层上形成纳米硅量子点晶粒阵列，从而仅在栅极区域对应的栅氧化层上形成纳米硅量子点晶粒阵列，而牺牲层上的纳米硅量子点晶粒阵列在后续去除部分控制栅层的过程中被去除，最终可以省略需要停止在栅氧化层上的介质层和纳米硅量子点晶粒阵列的刻蚀步骤，工艺简单，易于控制。
2)可选方案中，所述牺牲层的材质为无定形碳，从而可以采用灰化方法去除所述牺牲层，操作简单，对其它结构的影响小。
附图说明
图1至图3是现有技术中制造浮栅晶体管的示意图；
图4是本发明实施方式中浮栅晶体管的制造方法的流程示意图；
图5至图12是本发明实施例中浮栅晶体管的制造方法的示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
正如背景技术部分所述，现有技术中在制造浮栅晶体管的过程中，以栅氧化层作为刻蚀停止层刻蚀介质层和纳米硅量子点晶粒阵列的工艺比较复杂，过程比较难控制，最终影响器件的性能。
针对上述缺陷，本发明提供了一种浮栅晶体管的制造方法，增加了在栅氧化层上形成牺牲层的步骤，且去除与栅极区域对应的牺牲层，以在剩余的牺牲层和栅氧化层上形成纳米硅量子点晶粒阵列，在栅氧化层上形成覆盖纳米硅量子点晶粒阵列的介质层，并形成覆盖牺牲层及其上的纳米硅量子点晶粒阵列和介质层的控制栅层，在去除牺牲层上的控制栅层和栅氧化层上对应的部分控制栅层的过程中，所述牺牲层上的纳米硅量子点晶粒阵列也被去除，从而避免了刻蚀介质层和纳米硅量子点晶粒阵列并停止在栅氧化层上的步骤，简化了工艺，且该工艺容易被精确控制。
下面结合附图进行详细说明。
参考图4所示，本实施方式提供了一种浮栅晶体管的制造方法，包括：
步骤S1，提供衬底；
步骤S2，在所述衬底上依次形成栅氧化层和牺牲层；
步骤S3，对所述牺牲层进行图形化处理，去除与栅极区域对应的牺牲层；
步骤S4，在剩余的牺牲层和栅氧化层上形成纳米硅量子点晶粒阵列；
步骤S5，在所述纳米硅量子点晶粒阵列、牺牲层和栅氧化层上形成介质层；
步骤S6，去除所述牺牲层上的介质层，且去除栅氧化层上对应的部分介质层；
步骤S7，在所述纳米硅量子点晶粒阵列上、所述牺牲层上和所述介质层上形成控制栅层；
步骤S8，进行平坦化处理，去除牺牲层上的纳米硅量子点晶粒阵列，且使控制栅层的上表面和牺牲层的上表面齐平；
步骤S9，去除剩余的牺牲层。
参考图5所示，首先，提供衬底100。
所述衬底100可以是P型掺杂的半导体衬底，也可以是N型掺杂的半导体衬底。
接着，在所述衬底100上形成栅氧化层200。
所述栅氧化层200的材质可以是二氧化硅，具体可以采用热氧化方法形成。
所述栅氧化层200的厚度范围可以包括：
接着，在所述栅氧化层200上形成牺牲层300。
所述牺牲层300的材质可以是包括氮化硅、二氧化硅和无定形碳中的一种或多种。
优选地，所述牺牲层300的材质为无定形碳，具体可以采用化学气相沉积工艺或原子层沉积工艺形成。
所述牺牲层300的厚度范围可以包括：
接着，结合参考图6所示，对所述牺牲层300进行图形化处理，去除与栅极区域对应的牺牲层300，暴露出与栅极区域对应的栅氧化层200。
所述图形化处理可以通过光刻工艺实现。具体地，在牺牲层300上沉积光刻胶层；对光刻胶层进行图形化处理，去除与栅极区域对应的光刻胶层，形成光刻胶图案；以所述光刻胶图案为掩模，采用干法刻蚀、湿法刻蚀工艺或灰化工艺去除所述牺牲层300，至露出栅氧化层200；去除所述光刻胶图案。
接着，在剩余的牺牲层300和栅氧化层200上形成纳米硅量子点晶粒阵列400。
所述纳米硅量子点晶粒阵列400的材质为多晶硅，其可以采用低压化学气相沉积工艺或者炉管纳米晶生长方法形成。具体地，形成所述纳米硅量子点晶粒阵列400的工艺参数可以为：温度500℃～1200℃，较佳为600℃～1100℃；气压为0.001torr～0.5torr，比如0.01torr～0.5torr；工艺气体为SiH4、PH3和He，气体流量为20sccm～200sccm。
所述纳米硅量子点晶粒阵列400中包括多个纳米硅量子点晶粒，每个纳米硅量子点晶粒的直径范围可以包括5nm～20nm，其密度范围可以为108～1012个/μm2。
接着，结合参考图7所示，在所述纳米硅量子点晶粒阵列400、牺牲层300和栅氧化层200上形成介质层500。
本实施例中要求所述介质层500和所述牺牲层300的刻蚀选择比不同，因此所述介质层500的材质与所述牺牲层300的材质不同。具体地，所述介质层500的材质可以包括：氮化硅和二氧化硅中的一种或多种，其可以采用化学气相沉积方法形成。
形成的所述介质层500的厚度范围可以包括：
接着，结合参考图8所示，去除所述牺牲层300上对应的介质层500，且去除栅氧化层200上对应的部分介质层500，剩余的介质层500覆盖栅氧化层200上的纳米硅量子点晶粒阵列400。
所述剩余的介质层500的厚度范围包括：
具体地，所述介质层500可以采用干法刻蚀或湿法刻蚀工艺去除。
由于介质层500和牺牲层300的刻蚀选择比不同，因此可以保证刻蚀停止在牺牲层300上方，即在刻蚀介质层500的同时，所述牺牲层300可以不被去除。
接着，结合参考图9所示，在所述纳米硅量子点晶粒阵列400上、所述牺牲层300上和所述介质层500上形成控制栅层600。
所述控制栅层600的材质可以为多晶硅或金属。
本实施例中所述控制栅600的材质为多晶硅，具体可以采用化学气相沉积方法形成。
接着，结合参考图10所示，进行平坦化处理，去除牺牲层300上的纳米硅量子点晶粒阵列400，且使控制栅层600的上表面和牺牲层300的上表面齐平。
所述平坦化处理可以采用干法刻蚀工艺、湿法刻蚀工艺和化学机械研磨工艺中的一种或多种。
剩余的所述控制栅层600的厚度范围可以包括：
需要说明的是，在去除部分控制栅层600的过程中，也可以去除部分牺牲层300，以满足剩余控制栅层600的厚度要求。
接着，结合参考图11所示，去除剩余的牺牲层300和对应的栅氧化层200，至露出衬底100。
当所述牺牲层300的材质为无定形碳时，可以采用灰化方法去除，从而操作简单，对器件的影响较小。
当所述牺牲层300的材质为氮化硅或二氧化硅时，可以采用干法刻蚀或湿法刻蚀方法去除。
所述栅氧化层200可以采用干法刻蚀工艺去除。
至此，剩余的所述栅氧化层200、所述纳米硅量子点晶粒阵列400、所述介质层500和控制栅层600构成栅极结构。
接着，结合参考图12所示，在所述栅极结构侧面的衬底100上形成侧墙700。
接着，以所述侧墙700和栅极结构为掩模，进行离子注入，在衬底中形成源区800和漏区900。
后续工艺对于本领域技术人员是熟知的，在此不再赘述。
本实施例将现有技术中需要同时对完成对两种材料的刻蚀，转换为多次对一种材料的刻蚀，从而简化了工艺难度，且实现了对其精确控制。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种浮栅晶体管的制造方法，其特征在于，包括：
提供衬底；
在所述衬底上依次形成栅氧化层和牺牲层；
对所述牺牲层进行图形化处理，去除与栅极区域对应的牺牲层；
在剩余的牺牲层和栅氧化层上形成纳米硅量子点晶粒阵列；
在所述纳米硅量子点晶粒阵列、牺牲层和栅氧化层上形成介质层；
去除所述牺牲层上的介质层，且去除栅氧化层上对应的部分介质层；
在所述纳米硅量子点晶粒阵列上、所述牺牲层上和所述介质层上形成控制栅层；
进行平坦化处理，去除牺牲层上的纳米硅量子点晶粒阵列，且使控制栅层的上表面和牺牲层的上表面齐平；
去除剩余的牺牲层。
2.如权利要求1所述的浮栅晶体管的制造方法，其特征在于，所述牺牲层和所述介质层的材质不同。
3.如权利要求2所述的浮栅晶体管的制造方法，其特征在于，所述牺牲层的材质包括：氮化硅、二氧化硅和无定形碳中的一种或多种。
4.如权利要求1或3所述的浮栅晶体管的制造方法，其特征在于，形成的所述牺牲层的厚度范围包括：
5.如权利要求2所述的浮栅晶体管的制造方法，其特征在于，所述介质层的材质包括：氮化硅和二氧化硅中的一种或多种。
6.如权利要求1或5所述的浮栅晶体管的制造方法，其特征在于，形成的所述介质层的厚度范围包括：所述栅氧化层上剩余的所述介质层的厚度范围包括：
7.如权利要求1所述的浮栅晶体管的制造方法，其特征在于，所述介质层采用干法刻蚀工艺或湿法刻蚀工艺去除。
8.如权利要求1所述的浮栅晶体管的制造方法，其特征在于，所述纳米硅量子点晶粒阵列采用低压化学气相沉积工艺或者炉管纳米晶生长方法形成。
9.如权利要求1所述的浮栅晶体管的制造方法，其特征在于，所述纳米硅量子点晶粒阵列中纳米硅量子点晶粒的直径范围包括：5nm～20nm。
10.如权利要求1所述的浮栅晶体管的制造方法，其特征在于，所述平坦化处理采用干法刻蚀工艺、湿法刻蚀工艺和化学机械研磨工艺中的一种或多种。
11.如权利要求1所述的浮栅晶体管的制造方法，其特征在于，所述栅氧化层的材质包括二氧化硅。
12.如权利要求1或11所述的浮栅晶体管的制造方法，其特征在于，所述栅氧化层的厚度范围包括：
13.如权利要求1所述的浮栅晶体管的制造方法，其特征在于，所述控制栅层的材质包括多晶硅或金属。
14.如权利要求1或13所述的浮栅晶体管的制造方法，其特征在于，剩余的所述控制栅层的厚度范围包括：
15.如权利要求1所述的浮栅晶体管的制造方法，其特征在于，在去除剩余的牺牲层之后，还包括：对所述栅氧化层进行图形化处理，仅保留与栅极区域对应的栅氧化层。
16.如权利要求15所述的浮栅晶体管的制造方法，其特征在于，在对所述栅氧化层进行图形化处理之后，还包括：在所述栅氧化层、介质层和控制栅层侧面的衬底上形成侧墙；以所述侧墙和控制栅层为掩模，进行离子注入，在衬底中形成源/漏区。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |