JP2010114255A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2010114255A JP2010114255A JP2008285373A JP2008285373A JP2010114255A JP 2010114255 A JP2010114255 A JP 2010114255A JP 2008285373 A JP2008285373 A JP 2008285373A JP 2008285373 A JP2008285373 A JP 2008285373A JP 2010114255 A JP2010114255 A JP 2010114255A
- Authority
- JP
- Japan
- Prior art keywords
- film
- interlayer insulating
- insulating film
- etching
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000011229 interlayer Substances 0.000 claims abstract description 40
- 239000010410 layer Substances 0.000 claims abstract description 30
- 238000005530 etching Methods 0.000 claims abstract description 29
- 239000010949 copper Substances 0.000 claims abstract description 25
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052802 copper Inorganic materials 0.000 claims abstract description 22
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 18
- 239000011737 fluorine Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000000460 chlorine Substances 0.000 claims abstract description 11
- 229910052801 chlorine Inorganic materials 0.000 claims abstract description 8
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims abstract description 7
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910000077 silane Inorganic materials 0.000 claims abstract description 6
- 238000007599 discharging Methods 0.000 claims abstract 2
- 238000000034 method Methods 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 229910003902 SiCl 4 Inorganic materials 0.000 claims description 5
- 238000009413 insulation Methods 0.000 abstract 3
- 239000007789 gas Substances 0.000 description 19
- 238000001312 dry etching Methods 0.000 description 18
- 230000008569 process Effects 0.000 description 11
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 208000028964 Congenital reticular ichthyosiform erythroderma Diseases 0.000 description 1
- HICCMIMHFYBSJX-UHFFFAOYSA-N [SiH4].[Cl] Chemical compound [SiH4].[Cl] HICCMIMHFYBSJX-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-M hydroxide Chemical compound [OH-] XLYOFNOQVPJJNP-UHFFFAOYSA-M 0.000 description 1
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 1
- 239000005052 trichlorosilane Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】半導体装置の製造工程において大気中の水分による銅配線や層間絶縁膜への影響を抑えることが可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板上に、金属層、層間絶縁膜を順次形成し、層間絶縁膜に、フッ素系エッチングガスを用いてエッチングを行い、金属層に到達する所定パターンの開口部を形成した後、大気に晒すことなく、半導体基板上に塩素系シランガスを供給して放電し、少なくとも開口部の内面にSi膜を形成する。
【選択図】図1
【解決手段】半導体基板上に、金属層、層間絶縁膜を順次形成し、層間絶縁膜に、フッ素系エッチングガスを用いてエッチングを行い、金属層に到達する所定パターンの開口部を形成した後、大気に晒すことなく、半導体基板上に塩素系シランガスを供給して放電し、少なくとも開口部の内面にSi膜を形成する。
【選択図】図1
Description
本発明は、例えば銅配線、低誘電率層間絶縁膜を用いた半導体装置の製造方法に関する。
近年、半導体装置の微細化、高速化に伴い、銅配線が用いられるとともに、配線間隔の縮小、多層化に伴う電気回路信号の遅延を抑制するために、低誘電率の層間絶縁膜が用いられている。低誘電率の層間絶縁膜としては、例えばSiO2骨格にCH3やHを含むSiCOH膜が用いられている。
このような銅配線、低誘電率の層間絶縁膜を用いた多層構造の半導体装置において、下層銅配線中の銅が、層間絶縁膜中に拡散することを防止するために、下層銅配線と層間絶縁膜の界面に、バリア性の高い拡散防止膜が形成されている。そして、このような拡散防止膜は、層間絶縁膜にヴィアホールパターンが形成された際に、ヴィアホールパターン底部において露出する。そして、配線溝が形成された後、露出した部分をエッチングにより除去する。このとき、拡散防止膜としては、SiN、SiCN、SiCなどのSiを含む膜が用いられているため、通常、フッ素系のエッチングガスを用いたドライエッチングが行われる。
このようにエッチングを行うことにより、ヴィアホール底部に銅配線が露出し、この状態で次工程まで大気放置されるが、この際、銅配線が腐食を起こしてしまう(例えば特許文献1など参照)。これは、フッ素系のエッチングガスを用いたドライエッチングにより、露出した銅配線表面にフッ素が残存し、残存したフッ素が大気中の水分と反応してCu−Fとなるため、Fが水分中の酸素やOH基と反応し、Cu酸化物やCu水酸化物となるためであると考えられる。そして、このように銅配線が腐食を起こすことにより、所望の電気特性が得られないという問題がある。
また、フッ素はヴィアホール内壁にも残存し、特にSiO2を骨格にCH3基やHを含む低誘電率の無機絶縁膜からなる層間絶縁膜のエッチャントとなり得ることから、層間絶縁膜がエッチングされ、エッチングダメージ層が形成される。特に、層間絶縁膜の低誘電率化に伴い多孔質化された層間絶縁膜は、よりダメージを受けやすくなる。そして、このエッチングダメージ層は、大気放置された際に吸湿し、誘電率の上昇を引き起こしてしまうという問題を生じている。
そのため、大気中の水分の影響およびその影響による特性の変動をできるだけ抑えるために、フッ素系のエッチングガスを用いたドライエッチングによる処理の後、ウェットエッチングなどの次工程までの大気放置時間を厳密に管理している。しかしながら、大気放置時間を管理するだけでは、例えば、生産ラインに停電などのトラブルが生じ、生産が停止した場合など、対応することができない。
特開2004−356474号公報(段落[0010]など)
本発明は、半導体装置の製造工程において大気中の水分による銅配線や層間絶縁膜への影響を抑えることが可能な半導体装置の製造方法を提供することを目的とするものである。
本発明の一態様によれば、半導体基板上に、金属層、層間絶縁膜を順次形成し、前記層間絶縁膜に、フッ素系エッチングガスを用いてエッチングを行い、前記金属層に到達する所定パターンの開口部を形成した後、大気に晒すことなく、前記半導体基板上に塩素系シランガスを供給して放電し、少なくとも前記開口部の内面にSi膜を形成する、ことを特徴とする半導体装置の製造方法が提供される。
本発明の一実施態様によれば、半導体装置の製造工程において、大気中の水分による銅配線や層間絶縁膜への影響を抑えることが可能となる。
以下本発明の実施形態について、図を参照して説明する。
図1に、本実施形態の半導体装置の製造工程における処理フローを示す。また、図2〜図7に、本実施形態の半導体装置の製造工程における半導体基板の断面図を示す。
先ず、図2に示すように、先ず、Si基板など半導体基板(sub.)上に形成された層間絶縁膜21中に、下層の金属層として銅配線層22を形成する(Step1−1)。次いで、CVD(Chemical Vapor Deposition)装置を用いて、拡散防止膜となる層間絶縁膜として、SiCN膜23を数十nm成膜する(Step1−2)。そして、同じくCVD装置を用いて、低誘電率の層間絶縁膜として、例えば比誘電率が2.6のSiCOH膜24を数百nm成膜する(Step1−3)。
さらに、同じくCVD装置を用いて、垂直形状加工を目的としたハードマスクとして、SiO2膜25を数十nm成膜する(Step2−1)。続いて、反射防止膜(以下ARC(Anti−Reflection Coating)と記す)26、ArFエキシマレーザ(波長193nm)に対応するArFレジスト27を塗布し(Step2−2)、リソグラフィ技術により、露光・現像を行い、ヴィアホールパターンを形成する(Step2−3)。
次いで、図3に示すように、ヴィアホールパターンが形成されたArFレジスト27をマスクとして、RIE(Reactive Ion Etching)などのドライエッチングにより、SiCN膜23に到達する凹部31を形成する(Step3−1)。そして、不要なArFレジスト27とARC26を除去する(Step3−2)。
次いで、図4に示すように、形成された凹部28を埋め込むように、有機膜41を塗布し、CVD装置を用いて、ハードマスクとしてSiO2膜42を数十nm成膜する(Step4−1)。そして、同様にARC43、ArFレジスト44を塗布する(Step4−2)。さらに、リソグラフィ技術により、露光・現像を行い、凹部31上に配線溝パターンを形成する(Step4−3)。
次いで、図5に示すように、配線溝パターンが形成されたArFレジスト44をマスクとして、RIEなどのドライエッチングにより、SiCOH膜24中に凹部31より浅い凹部51を形成する(Step5−1)。そして、不要なArFレジスト44、ARC43および有機膜41を除去する(Step5−2)。
次いで、RIE装置などプラズマ放電処理を行うドライエッチング装置において、例えば圧力:10mTorr程度の真空状態とする。そして、図6に示すように、凹部31の底部に露出したSiCN膜23を、CF4などフッ素を含むエッチングガスを用いてドライエッチングにより除去し、デュアルダマシン配線溝となる開口部61を形成する(Step6)。このとき、開口部61の内面、すなわち、露出した銅配線層22上およびSiCOH膜24表面に、フッ素62が残存している。
そして、図7に示すように、ドライエッチング装置内で真空状態を維持したまま、すなわちSi基板を大気に晒すことなく、塩素系シランガスとしてSiCl4を供給して、プラズマ放電を行うことにより、例えば10nm程度のSi膜71を形成する(Step7)。処理条件は、例えば、圧力:10mTorr、パワー:1000W、SiCl4流量:50sccm、基板温度:30℃とする。
このとき、SiCl4は解離が進み、SiやCl分子のイオン、ラジカル中性分子などに分離される。そして、Clは、露出したSiO2、SiCOH、SiCN、Cuと反応することなく、ほぼ未反応のまま排気される。一方、Siは露出部分に堆積し、露出部分がSi膜71により被覆される。
Si膜71の膜厚は5〜20nmであることが好ましい。5nm未満であると、成膜のばらつきなどにより、大気中の水分の影響を抑えることが困難となる。一方、20nmを越えると、次工程での除去に時間がかかり、また、そのためにエッチングダメージを誘発する可能性がある。より好ましくは5〜10nmである。
なお、このとき、露出部分は微量のClが残った状態でSi膜により被覆されるが、Clは後述するSi膜の剥離工程において除去される。
このようにして、露出した銅配線層、SiCOH膜がSi膜により被覆されることにより、次工程まで大気放置されても、銅配線層表面に残存するフッ素は、大気中の水分との反応が抑えられ、銅配線の腐食を抑えることが可能となる。また、ドライエッチング時にSiCOH膜表面にエッチングダメージ層が形成された場合であっても、大気放置によるエッチングダメージ層の吸湿は抑えられ、SiCOH膜の誘電率の上昇を抑制することが可能となる。
従って、フッ素系のエッチングガスを用いたドライエッチングによる処理の後、次工程(例えばウェットエッチング工程)までの大気放置時間を厳密に管理することなく、大気中の水分の影響を抑えることができる。そして、例えば、生産ラインに停電などのトラブルが生じ、生産が停止した場合であっても、所望の電気特性を保つことができ、品質の低下、それに起因する歩留まりの低下を抑えることができる。
なお、このようにして、形成されたSi膜は、次工程(例えばウェットエッチング工程)の開始前に除去される。このとき、除去する方法は、特に限定されるものではなく、銅配線層などの金属層、SiO2、SiCOH、SiCNなどの層間絶縁膜に対して選択比を得ることができれば、RIEやCDE(Chemical Dry Etching)といったドライエッチングや、フッ硝酸などを用いたウェットエッチングを用いることができる。
特に、次工程がウェットエッチング工程である場合、効率性の観点でウェットエッチングによりSi膜を除去することが好ましい。また、ウェットエッチングを用いることにより、金属層、層間絶縁膜に対して、ダメージを抑え、比較的容易に十分な選択比を取ることができる。
なお、大気中の水分からの保護膜としては、Si膜以外の膜も考えられる。しかしながら、上述したように、Si膜の除去の際、Si膜は、下層の金属層、層間絶縁膜の全てに対してエッチング選択比を取ることができる。また、膜ダメージの小さいウェットエッチングを用いることが可能であり、有機膜や炭素系の膜のように、などの表面ダメージの大きい処理を要することもない。ドライエッチングによりSi膜を除去する場合は、フッ素が使用されるので、若干の表面ダメージが入ると考えられるものの、アッシングによる程の表面ダメージを生じるものではない。さらに、Si膜の膜厚は5〜10nm程度で十分保護膜として機能することから、この程度の薄いSi膜の除去では、ダメージは極軽いと考えられる。そして、Si膜の形成は比較的容易であり、たとえ残存したとしても、不純物となることもない。このような理由により、Si膜が用いられる。
本実施形態において、低誘電率の層間絶縁膜として、無機絶縁膜である比誘電率2.6のSiCOH膜を用いたが、その他無機絶縁膜として、SiO2の比誘電率4.2より誘電率が低いSiOC膜やポーラスシリカなどを用いることができる。また、SiLKなど公知の有機膜を用いることも可能である。特に、電気回路信号遅延の抑制の観点では、比誘電率は2.6以下であることが好ましい。
このような低誘電率の層間絶縁膜においては、フッ素がエッチャントとなり得ることから、エッチング時にエッチングダメージ層が形成されるため、大気中の水分の影響を受けやすく、Si膜を形成することが効果的である。
また、本実施形態において、拡散防止膜となる層間絶縁膜として、SiCN膜を用いたが、SiCN膜に限定されるものではない。その他、SiC膜、SiN膜などのバリア性の高い膜を用いることができる。
また、本実施形態において、下層に形成された金属層を銅配線層としたが、Si膜を形成する際に用いられる塩素系シランガスに対して安定な金属層であれば適用が可能であり、下層に例えばタングステンプラグを形成した場合にも適用することができる。
また、本実施形態において、開口部としてデュアルダマシン配線溝を形成したが、デュアルダマシン配線溝に限定されるものではなく、コンタクトホールや配線溝を形成する場合にも適用することができる。
また、本実施形態において、ドライエッチング装置において層間絶縁膜に開口部を形成した後、そのままドライエッチング装置内で供給されるガスを、エッチングガスから成膜ガスに替えて、Si膜を形成している。このように、エッチング工程と同一の装置内で、条件を変えてSi膜の成膜工程が行われることにより、表面にフッ素が残存したまま大気に晒されることなくSi膜を形成することが可能である。
このとき、CVD装置などの成膜装置を用いることなくSi膜を形成している。ドライエッチング装置により成膜されたSi膜はポリシリコン膜であると考えられ、その膜質は、成膜装置を用いたものと比べて劣ることが考えられる。しかしながら、大気中の水分からの保護膜としてのSi膜を形成する上では十分であると考えられる。
なお、必ずしもドライエッチング装置において、Si膜を形成する必要はない。半導体基板をドライエッチング装置から大気に晒すことなく成膜装置に移動可能であれば、半導体基板を成膜装置に移動させた後、Si膜を形成してもよい。
また、本実施形態において、開口部を形成するために用いられるエッチングガスとして、CF4を用いたが、その他CHF3、CH2F2などのCFベースのガスを含むフッ素系エッチングガスを用いることができる。これらエッチングガスに対して、O2やN2、希釈ガスのArなどを混合して用いることが可能である。
また、本実施形態において、Si膜を形成するための塩素系シランガスとして、SiCl4を用いたが、その他ジクロロシラン、トリクロロシランなどの塩素を含むSiソースガスを用いることができる。
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
21…層間絶縁膜
22…銅配線層
23…SiCN膜
24…SiCOH膜
25…SiO2膜
26、43…ARC
27、44…ArFレジスト
31、51…凹部
41…有機膜
42…SiO2膜
61…開口部
62…フッ素
71…Si膜
22…銅配線層
23…SiCN膜
24…SiCOH膜
25…SiO2膜
26、43…ARC
27、44…ArFレジスト
31、51…凹部
41…有機膜
42…SiO2膜
61…開口部
62…フッ素
71…Si膜
Claims (5)
- 半導体基板上に、金属層、層間絶縁膜を順次形成し、
前記層間絶縁膜に、フッ素系エッチングガスを用いてエッチングを行い、前記金属層に到達する所定パターンの開口部を形成した後、大気に晒すことなく、塩素系シランガスを供給して放電し、少なくとも前記開口部の内面にSi膜を形成する、
ことを特徴とする半導体装置の製造方法。 - 前記金属層は銅配線層であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記層間絶縁膜は、比誘電率が4.2未満の低誘電率層間絶縁膜を有することを特徴とする請求項1または請求項2に記載の半導体装置の製造方法。
- 前記塩素系シランガスは、SiCl4であることを特徴とする請求項1から請求項3のいずれか1項に記載の半導体装置の製造方法。
- 前記層間絶縁膜は、金属層上に形成された第1の層間絶縁膜と、この第1の層間絶縁膜上に形成された第2の層間絶縁膜を有し、
前記第2の層間絶縁膜に、第1のエッチングにより前記第1の層間絶縁膜に到達する第1の凹部を形成し、
前記第2の層間絶縁膜の前記第1の凹部を含む領域に、第2のエッチングにより前記第1の凹部より浅い第2の凹部を形成し、
前記第1の凹部の底部に露出した前記第1の層間絶縁膜を、第3のエッチングにより除去することにより、前記開口部を形成することを特徴とする請求項1から請求項4のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008285373A JP2010114255A (ja) | 2008-11-06 | 2008-11-06 | 半導体装置の製造方法 |
US12/613,276 US8053369B2 (en) | 2008-11-06 | 2009-11-05 | Process for forming opening portion in interlayer insulation film on metallic layer of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008285373A JP2010114255A (ja) | 2008-11-06 | 2008-11-06 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010114255A true JP2010114255A (ja) | 2010-05-20 |
Family
ID=42131946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008285373A Pending JP2010114255A (ja) | 2008-11-06 | 2008-11-06 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8053369B2 (ja) |
JP (1) | JP2010114255A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102616489B1 (ko) | 2016-10-11 | 2023-12-20 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6551399B1 (en) * | 2000-01-10 | 2003-04-22 | Genus Inc. | Fully integrated process for MIM capacitors using atomic layer deposition |
JP4152202B2 (ja) * | 2003-01-24 | 2008-09-17 | Necエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP4205489B2 (ja) | 2003-05-30 | 2009-01-07 | パナソニック株式会社 | 半導体装置の製造方法 |
JP2006165189A (ja) | 2004-12-06 | 2006-06-22 | Nec Electronics Corp | 半導体装置の製造方法 |
JP5372323B2 (ja) * | 2006-03-29 | 2013-12-18 | 富士通株式会社 | 界面ラフネス緩和膜、これを用いた配線層および半導体装置ならびに半導体装置の製造方法 |
US7518481B2 (en) * | 2006-06-30 | 2009-04-14 | Intel Corporation | Slotted magnetic material for integrated circuit inductors |
US8263474B2 (en) * | 2007-01-11 | 2012-09-11 | Tokyo Electron Limited | Reduced defect silicon or silicon germanium deposition in micro-features |
KR101275025B1 (ko) * | 2007-07-12 | 2013-06-14 | 삼성전자주식회사 | 반도체 소자용 배선 구조물 및 이의 형성방법 |
-
2008
- 2008-11-06 JP JP2008285373A patent/JP2010114255A/ja active Pending
-
2009
- 2009-11-05 US US12/613,276 patent/US8053369B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20100112813A1 (en) | 2010-05-06 |
US8053369B2 (en) | 2011-11-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5122106B2 (ja) | 炭素含有膜エッチング方法及びこれを利用した半導体素子の製造方法 | |
JP5134363B2 (ja) | プラズマ加工システムによる基板エッチング法 | |
US6355572B1 (en) | Method of dry etching organic SOG film | |
US7569481B2 (en) | Method for forming via-hole in semiconductor device | |
US9449869B2 (en) | Method for fabricating interconnect structure | |
KR101192410B1 (ko) | 절연층들에 대한 식각 선택성을 증가시키기 위해 폴리머잔류물을 이용한 배선 구조 형성 방법 | |
CN101764081B (zh) | 连接孔的制造方法 | |
CN104979271B (zh) | 互连结构的形成方法 | |
CN1661799B (zh) | 半导体器件 | |
JP4523351B2 (ja) | 半導体装置の製造方法 | |
CN102222640B (zh) | 通孔形成方法 | |
JP2006054251A (ja) | 半導体装置の製造方法 | |
JP2008198990A (ja) | 半導体素子の金属配線形成方法 | |
KR101037485B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
JP2003197775A (ja) | 半導体素子の製造方法 | |
JP2010114255A (ja) | 半導体装置の製造方法 | |
KR100778869B1 (ko) | 반도체 소자의 콘택 형성 방법 | |
CN103165515B (zh) | 半导体器件的制作方法 | |
CN106847740B (zh) | 一种形成空气隙/铜互连的工艺方法 | |
JP4550786B2 (ja) | 半導体装置の製造方法 | |
JP2006032721A (ja) | 半導体装置の製造方法 | |
KR100539446B1 (ko) | 반도체 소자의 듀얼 다마신 패턴 형성방법 | |
KR100548564B1 (ko) | 비트 라인 형성 방법 | |
KR100509434B1 (ko) | 포토레지스트 점착성 개선 방법 | |
KR20050007641A (ko) | 반도체 소자의 구리 금속배선 형성방법 |