KR100515370B1 - 반도체 소자의 플러그 제조 방법 - Google Patents

반도체 소자의 플러그 제조 방법 Download PDF

Info

Publication number
KR100515370B1
KR100515370B1 KR10-2003-0101829A KR20030101829A KR100515370B1 KR 100515370 B1 KR100515370 B1 KR 100515370B1 KR 20030101829 A KR20030101829 A KR 20030101829A KR 100515370 B1 KR100515370 B1 KR 100515370B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
contact hole
substrate
interlayer insulating
metal wiring
Prior art date
Application number
KR10-2003-0101829A
Other languages
English (en)
Other versions
KR20050069601A (ko
Inventor
이한춘
박진우
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR10-2003-0101829A priority Critical patent/KR100515370B1/ko
Priority to US11/027,408 priority patent/US7442639B2/en
Publication of KR20050069601A publication Critical patent/KR20050069601A/ko
Application granted granted Critical
Publication of KR100515370B1 publication Critical patent/KR100515370B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 실시예에 따른 반도체 소자의 플러그 제조 방법은 반도체 기판 위에 금속 배선을 형성하는 단계, 금속 배선을 포함하는 기판 위에 층간 절연막을 형성하는 단계, 층간 절연막을 선택적 식각하여 금속 배선의 일부분을 드러내는 접촉홀을 형성하는 단계, 접촉홀이 형성되어 있는 기판을 NH3 가스를 사용하여 어닐링하는 단계, 어닐링한 기판을 NH3 가스를 사용하여 플라즈마 처리하는 단계, 접촉홀을 포함하는 상기 층간 절연막 위에 베리어막을 형성하는 단계를 포함한다.

Description

반도체 소자의 플러그 제조 방법{Method of forming plug of semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 상하 금속 배선을 연결하는 접촉홀에서의 계면 접촉 저항을 낮추기 위한 반도체 소자의 플러그 제조 방법에 관한 것이다.
반도체 소자의 제조 공정에서 소자의 집적도를 높이기 위하여 디자인 룰(design rule)이 축소되는 경향에 따라, 구리(Cu) 따위의 금속으로 이루어진 하부 금속 배선 위에 층간 절연막을 형성하고, 하부 금속 배선의 일부분이 드러나도록 접촉홀을 형성한 다음, 접촉홀 내부에 도전막을 매립하여 상하 금속 배선 간을 전기적으로 연결하는 플러그 방식을 사용하고 있다.
그러나, 상하 금속 배선을 연결하기 위한 접촉구를 형성할 때, 감광막 또는 식각 가스로 인해 카본(C) 따위의 폴리머가 형성되는 문제가 있다. 또한, 상하 금속 배선을 연결하기 위해 접촉구를 통해 하부 금속 배선의 일부분을 드러내게 되면, 접촉홀에 의해 드러난 하부 금속 배선의 표면의 금속과 대기의 산소와 화학반응을 일으켜 하부 금속 배선의 표면에 자연 산화막을 형성한다. 다시 말해서 구리로 형성된 하부 금속 배선을 대기에 노출하게 되면, 구리와 산소가 반응하여 대기에 노출된 구리 배선 표면에 산화구리(CuO)가 형성되어 계면 접촉 저항이 높아진다.
그래서 종래에는 카본(C) 따위의 폴리머와 하부 금속 배선의 표면에 형성된 자연 산화막을 제거하기 위해 진공 상태에서 베이킹(baking) 처리하거나 아르곤(Ar) 가스를 사용한 스퍼터링(Sputtering) 공정을 진행하거나 질소 및 산소를 이용한 어닐링(annealing) 공정을 진행한다.
그러나, 아르곤(Ar) 가스를 사용한 스퍼터링(Sputtering) 공정을 진행하거나 질소 및 산소를 이용한 어닐링 공정을 진행하게 되면 다음과 같은 문제가 있다.
먼저, 진공 상태에서 베이킹 처리하게 되면, 카본(C) 따위의 폴리머는 제거되나, 하부 금속 배선의 표면에 형성되어 있는 자연 산화막이 그대로 잔존하여 접촉홀에서의 계면 저항이 증가한다.
한편 아르곤 가스를 사용하여 스퍼터링 공정을 진행하게 되면, 자연 산화막은 완전히 제거하게 되어 접촉홀에서의 계면 저항은 낮출 수 있으나, 아르곤 이온이 하부 금속 배선에 침투하여 누설 전류를 증가시키는 문제가 있다.
또 한편 질소 및 산소를 이용하여 어닐링 공정을 진행하게 되면, 자연 산화막은 완전히 제거되나, 접촉홀 형성 시 발생한 카본(C) 따위의 폴리머가 그대로 잔존하여 소자의 저항이 높아지는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 플러그 형성 공정에 있어서, 상하 금속 배선을 서로 연결하는 접촉홀에서의 계면 접촉저항을 낮추어 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 플러그 제조 방법을 제공하는 것이다.
이러한 과제를 이루기 위하여 본 발명에서는 다음과 같은 반도체 소자의 플러그 제조 방법을 마련한다.
보다 상세하게는 반도체 기판 위에 금속 배선을 형성하는 단계, 금속 배선을 포함하는 기판 위에 층간 절연막을 형성하는 단계, 층간 절연막을 선택적 식각하여 금속 배선의 일부분을 드러내는 접촉홀을 형성하는 단계, 접촉홀이 형성되어 있는 기판을 NH3 가스를 사용하여 어닐링하는 단계, 어닐링한 기판을 NH3 가스를 사용하여 플라즈마 처리하는 단계, 접촉홀을 포함하는 층간 절연막 위에 베리어막을 형성하는 단계를 포함하는 반도체 소자의 플러그 제조 방법을 마련한다.
여기서 금속 배선은 구리로 형성하는 것이 바람직하다.
또한 베리어막 위에 도전막을 증착하여 접촉홀을 매립하는 단계, 도전막에 어닐링 공정을 진행하는 단계, 도전막 및 상기 베리어막을 층간 절연막의 상부 표면이 드러나는 시점까지 화학 기계적 연마하여 평탄화하는 단계를 더 포함하는 것이 바람직하다.
또한 접촉홀이 형성되어 있는 기판을 NH3 가스를 사용하여 어닐링하는 단계 및 어닐링한 기판을 NH3 가스를 사용하여 플라즈마 처리하는 단계는 접촉홀을 포함하는 층간 절연막 위에 베리어막을 형성하는 단계를 진행하는 챔버 내에서 인-시츄로 진행하는 것이 바람직하다.
또한 어닐링 및 플라즈마 처리는 150 ~ 500℃ 온도 조건에서 진행하는 것이 바람직하다.
또한 어닐링 및 플라즈마 처리는 5 ~ 70Torr 압력 조건에서 진행하는 것이 바람직하다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 본 발명의 실시예에 따른 반도체 소자를 첨부된 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 반도체 소자의 플러그를 개략적으로 도시한 단면도이다.
도 1에 도시한 바와 같이, 금속 배선(120) 따위의 하부 구조가 형성되어 있는 반도체 기판(100) 위에 층간 절연막(130)이 형성되어 있다. 층간 절연막(130)은 절연 물질로 이루어지며, 금속 배선(120)의 일부분을 드러내는 접촉홀(140)을 가진다.
층간 절연막(130)의 접촉홀(140)의 내면에는 확산 방지막(155)이 형성되어 있다. 확산 방지막(155)은 TaN/Ta이 순차적으로 적층되어 이루어진 이중막 또는 TiSiN으로 이루어진 단일막 따위로 이루어진다.
그리고, 확산 방지막(155) 위에는 구리(Cu) 따위의 도전막으로 이루어져 있으며 접촉홀(140)을 매립하는 금속 플러그(165)가 형성되어 있다.
이상 설명한 본 발명의 실시예에 따른 반도체 소자의 플러그를 제조하는 방법에 대하여 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 한 실시예에 따른 반도체 소자의 플러그 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저 도 2a에 도시한 바와 같이, 반도체 기판(100) 위에 구리(Cu) 따위의 도전층을 형성한 다음 선택적 식각하여 금속 배선(120)을 형성한다.
이어 도 2b에 도시한 바와 같이, 금속 배선(120)을 포함하는 기판(100) 위에 산화막 등의 절연체를 이용하여 층간 절연막(130)을 형성한 다음 사진 및 식각 공정을 진행하여 기판(100)의 하부의 금속 배선(120)의 일부분을 노출시키는 접촉홀(140)을 형성한다. 그러나, 접촉홀(140)을 통해 금속 배선(120)의 일부분을 대기에 노출하게 되면 노출된 금속 배선(120)의 표면이 대기의 산소와 화학 반응을 하여 자연 산화막(빗금친 부분)을 형성한다. 또한, 접촉홀(140)을 통해 노출된 금속배선(120)의 표면에는 접촉홀(140)을 형성하기 위한 사진 및 식각 공정 시, 발생한 카본(C) 따위의 폴리머(빗금친 부분)가 쌓이는 문제가 있다.
그래서 자연 산화막(빗금친 부분) 및 폴리머(빗금친 부분) 따위의 이물질을 제거하기 위해 도 2c에 도시한 바와 같이, 자연 산화막 및 폴리머 따위의 이물질이 형성되어 있는 금속 배선(120)에 NH3 가스를 이용한 어닐링 공정 및 플라즈마 공정을 진행한다.
보다 상세히 설명하면, 먼저, 자연 산화막 및 폴리머 따위의 이물질이 형성되어 있는 금속 배선(120)에 환원 가스인 NH3 가스를 이용한 어닐링 공정을 진행한다. 어닐링 공정은 150~500℃의 온도와 5~70Torr의 압력 조건에서 진행한다. 그러면, 이때, 자연 산화막의 산소 이온이 NH3 가스의 수소 이온과 서로 반응하여 자연 산화막을 완전히 제거한다.
그리고, 어닐링 공정을 마친 금속 배선(120)에 NH3 가스를 플라즈마 가스로 플라즈마 처리를 한다. 플라즈마 처리는 앞서 설명한 어닐링 공정과 마찬가지로 150~500℃의 온도와 5~70Torr의 압력 조건에서 진행한다. 이때, 금속 배선(120)의 표면에 잔류하는 카본(C) 따위의 폴리머가 NH3 플라즈마 가스에 의해 제거되어 접촉홀(140)의 계면 접촉 저항이 낮아진다.
그 후, 2d에 도시한 바와 같이, 접촉홀(140)을 포함하는 층간 절연막(130) 위에 베리어막(150)을 형성한 다음 접촉홀(140)이 충분히 매립되도록 구리(Cu) 따위의 도전막(160)을 두껍게 증착한다. 이때, 베리어막(150)은 TaN/Ta이 순차적으로 적층되어 이루어진 이중막 또는 TiSiN으로 이루어진 단일막으로 형성할 수 있다.
다음, 도전막(160)에 어닐링 공정을 진행하여 도전막(160) 증착 시, 유입된 불순물을 제거한다.
이어 도 1에 도시한 바와 같이, 층간 절연막(130)의 상부 표면이 드러나는 시점까지 화학 기계적 연마하여 결과물의 표면을 평탄화한다. 그러면, 도전막이 접촉홀(140) 내에만 존재하게 되어 도전막으로 이루어진 금속 플러그(165)를 형성하는 동시에 베리어막으로 이루어진 확산 방지막(155)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 설명한 바와 같이 본 발명에 따르면, 자연 산화막 및 폴리머 등의 이물질이 접촉홀을 통해 드러난 금속 배선의 표면에 잔류되는 것을 방지하여 접촉홀의 계면 접촉저항을 낮출 수 있다. 따라서, 반도체 소자의 특성 및 동작을 안정화시킬 수 있다.
도 1은 본 발명의 한 실시예에 따른 반도체 소자의 플러그를 개략적으로 도시한 단면도이고,
도 2a 내지 도 2d는 본 발명의 한 실시예에 따른 반도체 소자의 플러그 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
100 : 반도체 기판 120 : 금속 배선
130 : 층간 절연막 140 : 콘택홀
155 : 확산 방지막 165 : 플러그

Claims (6)

  1. 반도체 기판 위에 금속 배선을 형성하는 단계,
    상기 금속 배선을 포함하는 기판 위에 층간 절연막을 형성하는 단계,
    상기 층간 절연막을 선택적 식각하여 상기 금속 배선의 일부분을 드러내는 접촉홀을 형성하는 단계,
    상기 접촉홀이 형성되어 있는 기판을 NH3 가스를 사용하여 어닐링하는 단계,
    상기 어닐링한 기판을 NH3 가스를 사용하여 플라즈마 처리하는 단계,
    상기 접촉홀을 포함하는 상기 층간 절연막 위에 베리어막을 형성하는 단계
    를 포함하는 반도체 소자의 플러그 제조 방법.
  2. 제1항에서,
    상기 금속 배선은 구리로 형성하는 반도체 소자의 플러그 제조 방법.
  3. 제1항에서,
    상기 베리어막 위에 도전막을 증착하여 상기 접촉홀을 매립하는 단계,
    상기 도전막에 어닐링 공정을 진행하는 단계,
    상기 도전막 및 상기 베리어막을 상기 층간 절연막의 상부 표면이 드러나는 시점까지 화학 기계적 연마하여 평탄화하는 단계를 더 포함하는 반도체 소자의 플러그 제조 방법.
  4. 제1항에서,
    상기 접촉홀이 형성되어 있는 기판을 NH3 가스를 사용하여 어닐링하는 단계 및 상기 어닐링한 기판을 NH3 가스를 사용하여 플라즈마 처리하는 단계는 상기 접촉홀을 포함하는 상기 층간 절연막 위에 베리어막을 형성하는 단계를 진행하는 챔버 내에서 인-시츄로 진행하는 반도체 소자의 플러그 제조 방법.
  5. 제1항 또는 제4항에서,
    상기 어닐링 및 플라즈마 처리는 150 ~ 500℃ 온도 조건에서 진행하는 반도체 소자의 플러그 제조 방법.
  6. 제1항 또는 제4항에서,
    상기 어닐링 및 플라즈마 처리는 5 ~ 70Torr 압력 조건에서 진행하는 반도체 소자의 플러그 제조 방법.
KR10-2003-0101829A 2003-12-31 2003-12-31 반도체 소자의 플러그 제조 방법 KR100515370B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2003-0101829A KR100515370B1 (ko) 2003-12-31 2003-12-31 반도체 소자의 플러그 제조 방법
US11/027,408 US7442639B2 (en) 2003-12-31 2004-12-30 Method of forming plug of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0101829A KR100515370B1 (ko) 2003-12-31 2003-12-31 반도체 소자의 플러그 제조 방법

Publications (2)

Publication Number Publication Date
KR20050069601A KR20050069601A (ko) 2005-07-05
KR100515370B1 true KR100515370B1 (ko) 2005-09-14

Family

ID=34698926

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0101829A KR100515370B1 (ko) 2003-12-31 2003-12-31 반도체 소자의 플러그 제조 방법

Country Status (2)

Country Link
US (1) US7442639B2 (ko)
KR (1) KR100515370B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI249791B (en) * 2005-01-07 2006-02-21 Powerchip Semiconductor Corp Method for fabricating semiconductor devie
KR100710201B1 (ko) * 2005-07-08 2007-04-20 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법
US20090233430A1 (en) * 2008-02-19 2009-09-17 Hitachi-Kokusai Electric In. Semiconductor device manufacturing method, semiconductor device manufacturing apparatus, and semiconductor device manufacturing system
WO2012122052A2 (en) * 2011-03-04 2012-09-13 Applied Materials, Inc. Methods for contact clean

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273120A (ja) * 1994-03-30 1995-10-20 Nippon Telegr & Teleph Corp <Ntt> 半導体基板の処理方法
KR100249828B1 (ko) 1997-09-18 2000-04-01 정선종 확산방지막 형성방법
US6599829B2 (en) * 1998-11-25 2003-07-29 Texas Instruments Incorporated Method for photoresist strip, sidewall polymer removal and passivation for aluminum metallization
US6531389B1 (en) * 1999-12-20 2003-03-11 Taiwan Semiconductor Manufacturing Company Method for forming incompletely landed via with attenuated contact resistance
DE60125338T2 (de) * 2000-03-07 2007-07-05 Asm International N.V. Gradierte dünne schichten
JP2001298028A (ja) * 2000-04-17 2001-10-26 Tokyo Electron Ltd 半導体デバイス製造方法
JP4425432B2 (ja) * 2000-06-20 2010-03-03 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6562416B2 (en) * 2001-05-02 2003-05-13 Advanced Micro Devices, Inc. Method of forming low resistance vias
US6645853B1 (en) * 2001-12-05 2003-11-11 Advanced Micro Devices, Inc. Interconnects with improved barrier layer adhesion
US7211508B2 (en) * 2003-06-18 2007-05-01 Applied Materials, Inc. Atomic layer deposition of tantalum based barrier materials

Also Published As

Publication number Publication date
US7442639B2 (en) 2008-10-28
US20050142845A1 (en) 2005-06-30
KR20050069601A (ko) 2005-07-05

Similar Documents

Publication Publication Date Title
KR100482180B1 (ko) 반도체 소자 제조방법
KR100446300B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP2978748B2 (ja) 半導体装置の製造方法
US20020132472A1 (en) Method for forming metal plug
JP2003163264A (ja) エアギャップの銅のインタコネクト
TW415022B (en) Semiconductor device and method of manufacturing the same capable of reducing deterioration of low dielectric constant film
US6162649A (en) Method of manufacturing ferroelectric memory device
US7629248B2 (en) Multi-layered metal line of semiconductor device for preventing diffusion between metal lines and method for forming the same
KR20020074668A (ko) 반도체 소자의 금속 배선 형성 방법
KR100914982B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR100515370B1 (ko) 반도체 소자의 플러그 제조 방법
KR100808601B1 (ko) 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
KR100361209B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR100387256B1 (ko) 반도체 소자의 구리 배선 형성 방법
US20030132521A1 (en) Method for electrical interconnection employing salicide bridge
JP4457884B2 (ja) 半導体装置
KR20100011799A (ko) 반도체 소자의 제조방법
US7488681B2 (en) Method for fabricating Al metal line
KR100307827B1 (ko) 반도체소자의 금속배선 콘택 형성방법
KR20000043057A (ko) 반도체 소자의 금속 배선 형성 방법
KR100376259B1 (ko) 반도체 소자의 구리 배선 형성 방법
KR100935193B1 (ko) 반도체 소자의 금속배선 및 그의 형성방법
KR101044007B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
KR100353534B1 (ko) 반도체 소자의 금속배선 형성방법
KR101029105B1 (ko) 반도체 소자의 금속배선 및 그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110809

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee