KR102599124B1 - 메모리 소자 - Google Patents
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Abstract
본 발명의 실시예에 따른 메모리 소자는 게이트 전극, 상기 게이트 전극 상의 제1 절연막, 상기 제1 절연막 상에 서로 이격되어 배치된 제1 도전 패턴 및 제2 도전 패턴, 상기 제1 절연막 상에 배치되며, 상기 제1 도전 패턴 및 상기 제2 도전 패턴을 연결하는 채널 패턴, 상기 채널 패턴과 상기 제1 절연막의 사이에 배치되며, 상기 제1 절연막에 비해 높은 수소 원자 함량비(atomic %)를 갖는 계면층을 포함할 수 있다.
Description
본 발명은 메모리 소자에 관한 것으로서, 보다 상세하게는 데이터의 저장 및 연산이 가능한 융합 메모리 소자에 관한 것이다.
메모리 소자는 데이터가 저장되는 메모리 영역과, 메모리 영역의 동작 및 연산을 위한 로직 영역을 포함한다. 일반적으로, 메모리 영역과 로직 영역은 독립적으로 형성되나, 최근에는 기억과 연산을 함께하는 로직-메모리 융합 소자들이 연구 및 개발되고 있다. 로직-메모리 융합 소자는 인공지능 소자를 위한 시냅스 모방 소자에 이용될 수 있으며, 대표적으로, 소비전력 및 대기전력이 매우 적은 장점 있다. 과거, 터널링을 이용하여 초고속 동작이 가능한 시냅스 모방 소자가 제안되었으나, 양산에 사용될 정도의 성능은 아직 보여 주지 못하고 있다. 또한 최근에는, 2단자의 멤리스터 방식의 로직-메모리 융합 소자에 이어, 3단자 구조의 트랜지스터 형의 로직-메모리 융합 소자들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 데이터의 저장 및 연산이 가능한 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 메모리 소자는 게이트 전극; 상기 게이트 전극 상의 제1 절연막; 상기 제1 절연막 상에 서로 이격되어 배치된 제1 도전 패턴 및 제2 도전 패턴; 상기 제1 절연막 상에 배치되며, 상기 제1 도전 패턴 및 상기 제2 도전 패턴을 연결하는 채널 패턴; 상기 채널 패턴과 상기 제1 절연막의 사이에 배치되며, 상기 제1 절연막에 비해 높은 수소 원자 함량비(atomic %)를 갖는 계면층을 포함할 수 있다.
실시예들에 따르면, 상기 제1 절연막 및 상기 채널 패턴은 상기 계면층을 사이에 두고 서로 이격될 수 있다.
실시예들에 따르면, 상기 계면층은 상기 제1 절연막 및 상기 채널 패턴에 비해 작은 두께를 가질 수 있다.
실시예들에 따르면, 상기 제1 절연막과 상기 게이트 전극 사이의 제2 절연막을 더 포함하고, 상기 제1 절연막과 상기 제2 절연막과 서로 다른 산소 원자 함량비(atomic %)를 가질 수 있다.
실시예들에 따르면, 상기 계면층은 상기 제1 절연막의 측면의 적어도 일부를 덮을 수 있다.
실시예들에 따르면, 상기 게이트 전극과 전기적으로 연결되는 펄스 제너레이터를 더 포함할 수 있다.
본 발명의 실시예들에 따른 메모리 소자는 서로 이격된 제1 게이트 전극 및 제2 게이트 전극; 상기 제1 게이트 전극 상의 제1 채널 패턴; 상기 제2 게이트 전극 상의 제2 채널 패턴; 상기 제1 게이트 전극과 제1 채널 패턴의 사이 및 상기 제2 게이트 전극과 제2 채널 패턴 사이의 제1 절연막; 상기 제1 절연막 상에 서로 이격되어 배치된 제1 도전 패턴 및 제2 도전 패턴을 포함하되, 상기 제1 채널 패턴 및 상기 제2 채널 패턴의 각각은 상기 제1 도전 패턴과 상기 제2 도전 패턴을 연결할 수 있다.
실시예들에 따르면, 상기 제1 채널 패턴과 상기 제1 절연막 사이의 제1 계면층 및 상기 제2 채널 패턴과 상기 제2 절연막 사이의 제2 계면층을 더 포함할 수 있다.
실시예들에 따르면, 상기 제1 계면층 및 상기 제2 계면층은 상기 제1 절연막에 비해 높은 수소 원자 함량비(atomic %)를 가질 수 있다.
실시예들에 따르면, 제1 절연막과 상기 제1 및 제2 게이트 전극 사이의 제2 절연막을 더 포함하고, 상기 제1 절연막과 상기 제2 절연막과 서로 다른 산소 원자 함량비(atomic %)를 가질 수 있다.
본 발명의 실시예들에 따르면, 상변이를 수반하지 않고, 안정적인 동작이 가능하며, 소비 전력이 낮은 메모리 소자가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 소자를 계략적으로 나타낸 사시도이다.
도 2는 본 발명의 실시예들에 따른 메모리 소자의 회로도이다.
도 3은 본 발명의 실시에들에 따른 메모리 소자의 단면도이다.
도 4는 도 3의 AA 부분을 확대한 확대단면도이다.
도 5a는 본 발명의 실시예들에 따른 메모리 소자의 게이트에 인가되는 펄스 전압을 나타내느 그래프이다.
도 5b은 본 발명의 실시예들에 따른 메모리 소자의 게이트에 인가되는 펄스 및 전압에 따른 드레인 전류를 나타내는 그래프이다.
도 7은 본 발명의 실시예들에 따른 메모리 소자의 게이트에 인가되는 펄스 수에 따른 드레인 전류를 나타내는 그래프이다.
도 9a 및 도 9b는 본 발명의 실시예들에 따른 메모리 소자를 나타내는 확대단면도들로, 도 3의 AA 부분에 대응된다.
도 10는 본 발명의 실시에들에 따른 메모리 소자의 단면도이다.
도 11은 본 발명의 실시에들에 따른 메모리 소자의 평면도이다.
도 12은 도 11의 I-I'선에 따른 단면도이다.
도 13는 본 발명의 실시에들에 따른 메모리 소자의 평면도이다.
도 14a, 도 14b 및 도 14c는, 각각, 도 13의 I-I'선, II-II'선 및 III-III'선에 따른 단면도들이다.
도 15 내지 도 18은 본 발명의 실시예들에 따른 메모리 소자의 제조 방법을 나타낸 단면도들이다.
도 2는 본 발명의 실시예들에 따른 메모리 소자의 회로도이다.
도 3은 본 발명의 실시에들에 따른 메모리 소자의 단면도이다.
도 4는 도 3의 AA 부분을 확대한 확대단면도이다.
도 5a는 본 발명의 실시예들에 따른 메모리 소자의 게이트에 인가되는 펄스 전압을 나타내느 그래프이다.
도 5b은 본 발명의 실시예들에 따른 메모리 소자의 게이트에 인가되는 펄스 및 전압에 따른 드레인 전류를 나타내는 그래프이다.
도 7은 본 발명의 실시예들에 따른 메모리 소자의 게이트에 인가되는 펄스 수에 따른 드레인 전류를 나타내는 그래프이다.
도 9a 및 도 9b는 본 발명의 실시예들에 따른 메모리 소자를 나타내는 확대단면도들로, 도 3의 AA 부분에 대응된다.
도 10는 본 발명의 실시에들에 따른 메모리 소자의 단면도이다.
도 11은 본 발명의 실시에들에 따른 메모리 소자의 평면도이다.
도 12은 도 11의 I-I'선에 따른 단면도이다.
도 13는 본 발명의 실시에들에 따른 메모리 소자의 평면도이다.
도 14a, 도 14b 및 도 14c는, 각각, 도 13의 I-I'선, II-II'선 및 III-III'선에 따른 단면도들이다.
도 15 내지 도 18은 본 발명의 실시예들에 따른 메모리 소자의 제조 방법을 나타낸 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 메모리 소자를 계략적으로 나타낸 사시도이다. 도 2는 본 발명의 실시예들에 따른 메모리 소자의 회로도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예들에 따른 메모리 소자는 기판(100), 게이트 전극(120), 제1 절연막(150), 제2 절연막(152), 계면층(160), 채널 패턴(130), 제1 도전 패턴(112) 및 제2 도전 패턴(114)을 포함할 수 있다.
게이트 전극(120)은 제2 절연막(152), 제1 절연막(150) 및 계면층(160)을 사이에 두고 채널 패턴(130)과 이격될 수 있다. 게이트 전극(120)은 펄스 제너레이터(10)로부터 펄스 전압(Vpulse)을 제공받아 채널 패턴(130)의 저항을 변화시킬 수 있다. 게이트 전극(120)에 펄스 전압(Vpulse)을 인가하여 채널 패턴(130)의 저항을 변화시키는 방법들은 이후 도 5a 내지 도 7을 참조하여 구체적으로 설명된다. 채널 패턴(130)은 게이트 전극(120)에 인가되는 펄스 전압(Vpulse)에 따라 다중 상태의 저항을 가질 수 있다. 채널 패턴(130)은, 가변 저항(20)으로 기능할 수 있다.
제1 도전 패턴(112) 및 제2 도전 패턴(114)은 메모리 소자의 소스 또는 드레인 전극일 수 있다. 예컨대, 제1 도전 패턴(112)은 소스 및 드레인 전극 중 하나일 수 있고, 제2 도전 패턴(114)은 소스 및 드레인 전극 중 제1 도전 패턴(112)과 다른 하나일 수 있다. 제1 도전 패턴(112) 및 제2 도전 패턴(114)은 센서(30)와 연결될 수 있다. 센서(30)는, 예컨대, 센스 증폭기(sense amplifier)를 포함할 수 있다. 센서(30)는 기준 전압(Vref)을 통하여 메모리 소자에 저장된 데이터를 읽을 수 있다. 저장된 데이터는 예컨대, 채널 패턴(130)의 저항 값 또는 기준 전압(Vref)에 대응되는 드레인 전류 값일 수 있다.
도 3은 본 발명의 실시예들에 따른 메모리 소자의 단면도이다. 도 4는 도 3의 AA 부분을 확대한 확대단면도이다.
구체적으로, 도 3 및 도 4를 참조하면, 기판(100)이 메모리 소자의 하부에 제공될 수 있다. 기판(100)은 절연 기판 또는 반도체 기판을 포함할 수 있다. 기판(110)은, 예컨대, 실리콘(Si), 실리콘 카바이드(SiC), 게르마늄(Ge), 3-5족 화합물 반도체 및 이들의 조합을 포함할 수 있다. 기판(100)이 반도체 물질을 포함하는 경우, 기판(100)은 그의 상부에 열산화(Thermal Oxidation) 공정을 이용하여 형성된 산화물 층을 더 포함할 수 있다. 기판(110)은, 유연 기판을 포함할 수 있다. 기판(110)은, 예컨대, PI(polyimide), PET(polyethylene terephthalte), PES (poly ether sulfone) 또는 PEN을 포함할 수 있다. 기판(100)은 투명 또는 반투명 기판일 수 있다. 기판(100)은, 예컨대, 유리 또는 사파이어를 포함할 수 있다.
기판(100)의 상면 상에 게이트 전극(120)이 형성될 수 있다. 게이트 전극(120)은, 알루미늄(Al), 구리(Cu), 은(Ag) 및 금(Au)을 포함할 수 있다. 게이트 전극(120)은 도핑된 실리콘 또는 게르마늄을 포함할 수 있다. 게이트 전극(120)은 투명 또는 반투명 도전체를 포함할 수 있다. 게이트 전극(120), 예컨대, ITO, FTO, SnO2 및 ZnO을 포함할 수 있다.
게이트 전극(120) 상에 제2 절연막(152) 및 제1 절연막(150)이 배치될 수 있다. 제2 절연막(152)은 게이트 전극(120)의 상면 및 측면들을 덮을 수 있다. 제1 절연막(150)은 제2 절연막(152) 상에 배치되어 제2 절연막(152)의 표면들을 덮을 수 있다. 게이트 전극(120)은 제1 절연막(150) 및 제2 절연막(152)에 의해 채널 패턴(130)과 전기적으로 절연될 수 있다. 제1 절연막(150)은, 예컨대, ZrO2, Al2O3, HfO2, SiO2, Ta2O5, AlZrO, AlSiO, AlSiO 및 이들의 조합중 어느 하나를 포함할 수 있다. 제2 절연막(152)은, 예컨대, 실리콘 산화물, ZrO2, Al2O3, HfO2, SiO2, Ta2O5, AlZrO, AlSiO, AlSiO 및 이들의 조합중 하나를 포함할 수 있다.
제1 절연막(150)은 그 내부에 공공(vacancy)을 포함할 수 있다. 제1 절연막(150)은 산소 공공(oxygen vacancy)을 포함할 수 있다. 일 예에 따르면, 제1 절연막(150)을 형성한 이후 제1 절연막(150)에 대한 고압 수소 열처리 공정을 수행할 수 있다. 고압 수소 열처리 공정을 통하여 제1 절연막(150)에 주입된 수소 원자는 제1 절연막(150) 내에 존재하는 산소 원자를 탈리시킬 수 있다. 상기 산소가 탈리된 자리에는 산소 공공이 형성될 수 있다. 제1 절연막(150)과 제2 절연막(152)은 서로 다른 산소 원자 함량비(atomic %)를 가질 수 있다. 제1 절연막(150)은 제2 절연막(152)에 비해 낮은 산소 원자 함량비(atomic %)를 가질 수 있다. 제1 절연막(150)은 후술될 계면층(150)에 정공을 제공하기 위한 전하 유도막(charge inducing layer)으로 기능할 수 있다.
제1 절연막(150) 상에 제1 도전 패턴(112) 및 제2 도전 패턴(114)이 배치될 수 있다. 제1 도전 패턴(112) 및 제2 도전 패턴(114)은 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 제1 도전 패턴(112) 및 제2 도전 패턴(114)은 제1 절연막(150)의 상면의 일부 및 측면의 일부를 덮을 수 있다. 제1 도전 패턴(112) 및 제2 도전 패턴(114)은 기판(100)의 상면 상으로 연장될 수 있다. 제1 도전 패턴(112) 및 제2 도전 패턴(114)은 알루미늄(Al), 구리(Cu), 은(Ag) 및 금(Au)을 포함할 수 있다. 제1 도전 패턴(112) 및 제2 도전 패턴(114)은 도핑된 실리콘 또는 게르마늄을 포함할 수 있다. 제1 도전 패턴(112) 및 제2 도전 패턴(114)은 투명 또는 반투명 도전체를 포함할 수 있다. 제1 도전 패턴(112) 및 제2 도전 패턴(114)은, 예컨대, ITO, FTO, SnO2 및 ZnO을 포함할 수 있다.
제1 절연막(150) 상에 채널 패턴(130)이 배치될 수 있다. 채널 패턴(130)은 제1 도전 패턴(112) 및 제2 도전 패턴(114)의 사이에 배치될 수 있고, 제1 도전 패턴(112) 및 제2 도전 패턴(114)을 연결할 수 있다. 달리 말해서, 제1 절연막(150)의 일단에 제1 도전 패턴(112)이 배치될 수 있고, 제1 절연막(150)의 타단에 제2 도전 패턴(114)이 배치될 수 있다. 채널 패턴(130)은, 예컨대, 3nm 내지 200nm의 두께(t2)를 가질 수 있다. 채널 패턴(130)은 산화물 반도체를 포함할 수 있다. 채널 패턴(130)은, 예컨대, ZnO, TiO2, In2O3, SnO2 및 이들의 조합 중 하나를 포함할 수 있다. 채널 패턴(130)은 원자층 증착(ALD) 및/또는 화학기상 증착(CVD)을 통하여 형성될 수 있다. 채널 패턴(130)은 제1 절연막(150)과 인시츄(in-situ)로 형성될 수 있다. 채널 패턴(130)은 게이트 전극(120)에 인가되는 전압에 따라 저항이 달라질 수 있다. 즉, 게이트 전극(120)에 전압을 인가함으로써 제1 도전 패턴(112) 및 제2 도전 패턴(114) 사이의 전류 값을 변화시킬 수 있다. 채널 패턴(130)은 게이트 전극(120)에 인가되는 전압의 크기 및 펄스에 따라 반도체 상태 또는 금속 상태를 가질 수 있다.
채널 패턴(130)과 제1 절연막(150)의 사이에 계면층(160)이 배치될 수 있다. 계면층(160)은 제1 절연막(150)에 비해 높은 수소 원자 함량비(atomic %)를 가질 수 있다. 계면층(160)의 두께(t1)는 채널 패턴(130)의 두께에 비해 작을 수 있다. 계면층(160)은 수소(H) 원자를 포함할 수 있다. 또한, 계면층(160)은 베이스 물질로서 ZrO2, Al2O3, HfO2, SiO2, Ta2O5, AlZrO, AlSiO, AlSiO, ZnO, TiO2, In2O3, SnO2 및 이들의 조합중 어느 하나를 더 포함할 수 있다. 수소 원자는 상기 베이스 물질에 도핑된 형태 또는 베이스 물질의 결정의 격자에 침입(interstitial)된 형태로서 존재할 수 있다.
게이트 전극(120), 제1 절연막(150), 제1 도전 패턴(112), 제2 도전 패턴(114) 및 채널층(130)을 덮는 제1 층간 절연막(102)이 제공될 수 있다. 제1 층간 절연막(102)은 게이트 전극(120), 제1 절연막(150), 제1 도전 패턴(112), 제2 도전 패턴(114) 및 채널층(130)을 컨포멀하게 덮을 수 있다. 제1 층간 절연막(102) 상에 제2 층간 절연막(104)이 제공될 수 있다. 제2 층간 절연막(104)은 제1 층간 절연막(102)을 덮을 수 있고, 평탄한 상면을 가질 수 있다.
제2 층간 절연막(104) 상에 제1 도전 패드(142) 및 제2 도전 패드(144)가 제공될 수 있다. 제1 도전 패드(142)는 제1 콘택 플러그(141)에 의해 제1 도전 패턴(112)과 전기적으로 연결될 수 있다. 제2 도전 패드(144)는 제2 콘택 플러그(143)에 의해 제2 도전 패턴(114)과 전기적으로 연결될 수 있다. 제1 콘택 플러그(141) 및 제2 콘택 플러그(143)은 제1 층간 절연막(102) 및 제2 층간 절연막(104)을 관통할 수 있다. 실시예들에 따르면, 제1 패드(142) 및 제2 패드(144) 중 어느 하나는 도 2를 참조하여 설명된 센서(30)와 전기적으로 연결될 수 있 다. 제1 패드(142) 및 제2 패드(144) 중 다른 하나는 접지될 수 있다.
도 5a는 본 발명의 실시예들에 따른 메모리 소자의 게이트에 인가되는 펄스 전압을 나타내느 그래프이다. 도 5b은 본 발명의 실시예들에 따른 메모리 소자의 게이트에 인가되는 펄스 및 전압에 따른 드레인 전류를 나타내는 그래프이다. 도 7은 본 발명의 실시예들에 따른 메모리 소자의 게이트에 인가되는 펄스 수에 따른 드레인 전류를 나타내는 그래프이다.
도3, 도 5a 및 도 5b을 참조하여, 메모리 소자에 데이터가 기록될 수 있다. 게이트 전극(120)에 펄스 전압(Vpulse)이 인가될 수 있다. 5a에 도시된 바와 같이, 펄스 전압(Vpulse)은 피크 전압(Vpeak)과 백그라운드 전압이 주기적으로 반복되는 형태를 가질 수 있다. 펄스 전압(Vpulse)의 펄스 주기(tc)는 하나의 피크 전압(Vpeak)의 지속 시간(ta)과 하나의 백그라운드 전압의 지속 시간(tb)의 합과 같을 수 있다. 피크 전압(Vpeak)의 지속 시간(ta)은 백그라운드 전압의 전압의 지속 시간(tb)에 비해 짧을 수 있다. 실시예들에 따르면, 백그라운드 전압은 0V일 수 있다. 데이터를 기록하기 위한 피크 전압(Vpeak)은 백그라운드 전압을 기준으로 양의 값을 가질 수 있다.
게이트 전극(120)은 펄스 전압(Vpulse)을 통하여 채널 패턴(130)의 전기적 특성을 제어할 수 있다. 게이트 전극(120)에 인가되는 펄스 사이클의 수(즉, 펄스 주기(tc)가 반복되는 횟수)에 따라 채널 패턴(130)의 저항이 달라질 수 있다. 예컨대, 펄스 사이클의 수가 증가됨에 따라 채널 패턴(130)의 저항이 낮아질 수 있다. 따라서, 도 5b에 도시된 바와 같이, 펄스 사이클의 수가 증가됨에 따라 제1 도전 패드(142) 또는 제2 도전 패드(144)를 흐르는 드레인 전류가 증가될 수 있다. 제1 도전 패드(142) 또는 제2 도전 패드(144)를 흐르는 드레인 전류의 크기는, 또한, 피크 전압(Vpeak)의 크기에 의해 가변될 수 있다. 펄스 전압(Vpulse)이 동일한 수의 펄스 사이클을 가질 때, 피크 전압(Vpeak)의 크기가 클수록 제1 도전 패드(142) 또는 제2 도전 패드(144)를 흐르는 드레인 전류의 크기가 증가될 수 있다.
도3, 도 6a 및 도 6b을 참조하면, 데이터가 기록된 메모리 소자의 게이트 전극(120)에 데이터 소거를 위한 펄스 전압(Vpulse)을 인가하여 데이터를 소거할 수 있다. 데이터를 소거하기 위한 펄스 전압(Vpulse) 피크 전압(Vpeak)은 백그라운드 전압을 기준으로 음의 값을 가질 수 있다. 게이트 전극(120)에 음의 값을 갖는 피크 전압(Vpeak)을 포함하는 펄스 전압(Vpulse)이 인가됨에 따라 채널 패턴(130)의 저항이 증가될 수 있다. 즉, 제1 도전 패드(142) 또는 제2 도전 패드(144)를 흐르는 드레인 전류의 크기가 감소될 수 있다.
게이트 전극(120)에 인가되는 펄스 전압(Vpulse)의 펄스 사이클의 수가 증가됨에 따라 채널 패턴(130)의 저항이 높아질 수 있다. 따라서, 도 5b에 도시된 바와 같이, 펄스 사이클의 수가 증가됨에 따라 제1 도전 패드(142) 또는 제2 도전 패드(144)를 흐르는 드레인 전류가 감소될 수 있다. 제1 도전 패드(142) 또는 제2 도전 패드(144)를 흐르는 드레인 전류의 크기는, 또한, 피크 전압(Vpeak)의 크기에 의해 가변될 수 있다. 펄스 전압(Vpulse)이 동일한 수의 펄스 사이클을 가질 때, 피크 전압(Vpeak)의 크기가 클수록 제1 도전 패드(142) 또는 제2 도전 패드(144)를 흐르는 드레인 전류의 크기가 증가될 수 있다.
도 3 및 도 7을 참조하면, 채널 패턴(130)의 저항은 다중 상태를 가질 수 있다. 따라서, 제1 도전 패드(142) 또는 제2 도전 패드(144)를 흐르는 드레인 전류의 크기 또한 채널 패턴(130)의 저항에 따라 달라질 수 있다. 메모리 소자는 제1 도전 패드(142) 또는 제2 도전 패드(144)를 흐르는 드레인 전류를 판독함으로써 데이터를 읽을 수 있다. 예컨대, 채널 패턴(130)은 두 개 보다 많은 저항 상태를 가질 수 있으며, 본 발명의 실시예들에 따른 메모리 소자는 2비트 이상의 데이터를 단독으로 저장할 수 있다.
도 8은 본 발명의 실시예들에 따른 메모리 소자의 시냅스 모방 동작을 나타내는 그래프이다.
도 8을 참조하면, 양의 펄스 피크를 갖는 펄스 전압을 메모리 소자에 인가하여 드레인 전류를 점진적으로 증가시킬 수 있다. 그리고, 음의 펄스 피크를 갖는 펄스 전압을 메모리 소자에 인가하여 드레인 전류를 점진적으로 감소시킬 수 있다.
도 9a 및 도 9b는 본 발명의 실시예들에 따른 메모리 소자를 나타내는 확대단면도들로, 도 3의 AA 부분에 대응된다. 간결한 설명을 위하여 중복된 구성에 대한 구체적인 설명은 생략될 수 있다.
도 9a를 참조하면, 계면층(160)은 제1 절연 패턴(150의 상면을 완전히 덮을 수 있다. 계면층(160)은 제1 절연 패턴(150)의 측벽의 적어도 일부를 덮을 수 있다.
도 9b를 참조하면, 제1 도전 패드(142) 및 제2 도전 패드(144)는 채널 패턴(130)의 상면의 일부를 덮을 수 있다.
도 10는 본 발명의 실시에들에 따른 메모리 소자의 단면도이다. 간결한 설명을 위하여 중복된 구성에 대한 구체적인 설명은 생략될 수 있다.
도 10을 참조하면, 제1 절연 패턴(150)은 게이트 전극(120)의 상면 및 측면들을 덮을 수 있다. 제1 절연 패턴(150)은 게이트 전극(120)과 직접 접촉할 수 있다.
도 11은 본 발명의 실시에들에 따른 메모리 소자의 평면도이다. 도 12은 도 11의 I-I'선에 따른 단면도이다.
도 11 및 도 12를 참조하면, 본 발명의 실시예들에 따른 메모리 소자는 낸드(NAND)의 연산이 가능한 메모리 소자일 수 있다.
기판(200)의 상면 상에 제1 게이트 전극(221) 및 제2 게이트 전극(222)이 형성될 수 있다. 제1 게이트 전극(221) 및 제2 게이트 전극(222)은 도 1 내지 도 4를 참조하여 설명된 게이트 전극(120)과 동일한 물질을 포함할 수 있다.
게이트 전극(120) 상에 제1 절연막(150)이 배치될 수 있다. 제1 절연막(150)은 제1 게이트 전극(221) 및 제2 게이트 전극(222)의 상면들 및 측면들을 덮을 수 있다.
게이트 전극(120)은 제1 절연막(150)에 의해 채널 패턴(130)과 전기적으로 절연될 수 있다. 제1 절연막(150)은, 예컨대, ZrO2, Al2O3, HfO2, SiO2, Ta2O5, AlZrO, AlSiO, AlSiO 및 이들의 조합중 어느 하나를 포함할 수 있다. 제1 절연막(150)은 후술될 계면층(150)에 정공을 제공하기 위한 전하 유도막(charge inducing layer)일 수 있다. 제1 절연막(150)은 그 내부에 공공(vacancy)을 포함할 수 있다.
제1 절연막(150) 상에 제1 도전 패턴(212), 제2 도전 패턴(214) 및 제3 도전 패턴(216)이 배치될 수 있다. 제1 도전 패턴(212) 및 제2 도전 패턴(214)은 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 제3 도전 패턴(216)은 제1 도전 패턴(212) 및 제2 도전 패턴(214)의 사이에 배치될 수 있다. 제1 도전 패턴(212), 제2 도전 패턴(214) 및 제3 도전 패턴(216)은 알루미늄(Al), 구리(Cu), 은(Ag) 및 금(Au)을 포함할 수 있다. 제1 도전 패턴(212), 제2 도전 패턴(214) 및 제3 도전 패턴(216)은 도핑된 실리콘 또는 게르마늄을 포함할 수 있다. 제1 도전 패턴(212), 제2 도전 패턴(214) 및 제3 도전 패턴(216)은 투명 또는 반투명 금속을 포함할 수 있다. 반투명 금속은, 예컨대, ITO, FTO, SnO2 및 ZnO을 포함할 수 있다.
제1 절연막(150) 상에 제1 채널 패턴(231) 및 제2 채널 패턴(232)이 배치될 수 있다. 제1 채널 패턴(231)은 제1 도전 패턴(212) 및 제3 도전 패턴(216)의 사이에 배치될 수 있고, 제2 채널 패턴(231)은 제3 도전 패턴(216) 및 제2 도전 패턴(262)의 사이에 배치될 수 있다. 제1 채널 패턴(231)은 제1 도전 패턴(212) 및 제3 도전 패턴(216)을 연결할 수 있다. 제2 채널 패턴(232)은 제3 도전 패턴(216) 및 제2 도전 패턴(214)을 연결할 수 있다. 제1 및 제2 채널 패턴들(231, 232)은, 예컨대, ZnO, TiO2, In2O3, SnO2 및 이들의 조합 중 하나를 포함할 수 있다. 제1 채널 패턴(231) 및 제2 채널 패턴(232)은 원자층 증착(ALD) 및/또는 화학기상 증착(CVD)을 통하여 형성될 수 있다. 제1 채널 패턴(231) 및 제2 채널 패턴(232)은 제1 절연막(150)과 인시츄(in-situ)로 형성될 수 있다. 제1 채널 패턴(231)은 제1 게이트 전극(221)에 인가되는 전압에 따라 저항이 달라질 수 있다. 제2 채널 패턴(232)은 제2 게이트 전극(222)에 인가되는 전압에 따라 저항이 달라질 수 있다. 즉, 제1 게이트 전극(221) 및 제2 게이트 전극(222)에 전압을 인가함으로써 제1 도전 패턴(212) 및 제2 도전 패턴(214) 사이의 전류 값을 변화시킬 수 있다.
본 발명의 실시예들에 따른 메모리 소자는 낸드(NAND)의 연산을 수행할 수 있다. 구체적으로, 제1 및 제2 게이트 전극(221, 222)에 인가되는 양의 펄스를 로직 신호”1”이라 하고, 제1 및 제2 게이트 전극(221, 222)에 전압을 걸지 않거나 낮은 양이나 음의 전압일 때를 로직 신호”0”이라 하면, 직렬 연결이므로 양쪽의 소자 중에서 적은 쪽의 전류가 전체 전류를 결정할 수 있다. 예컨대, 제1 및 제2 게이트 전극(221, 222)을 모두 “1”로 했을 때 모두 금속 상태로 전이되고 양단의 전류는 높게 형성된다. 따라서 출력전압은 낮게 되고, 로직 신호 “0”이 출력된다. 이와 달리, 제1 및 제2 채널(231, 232)의 어느 한 쪽이 금속 상태로 전이되고 나머지는 반도체 상태라고 하면, 전체 전류는 반도체 상태의 낮은 전류에 의해 결정되고, 결과적으로 출력전압은 로직상태 “1”로 출력된다. 이와 유사하게, 제1 및 제2 게이트 전극(221, 222)에 모두 반도체 상태 신호를 입력하는 경우 로직상태는 “1”로 출력된다. 따라서 결과적으로 NAND의 연산을 수행하게 된다.
도 13는 본 발명의 실시에들에 따른 메모리 소자의 평면도이다.
도 14a, 도 14b 및 도 14c는, 각각, 도 13의 I-I'선, II-II'선 및 III-III'선에 따른 단면도들이다.
도 13을 참조하면, 본 발명의 실시예들에 따른 메모리 소자는 노어(NOR)의 연산이 가능한 메모리 소자일 수 있다.
기판(300) 상에 제1 게이트 전극(321) 및 제2 게이트 전극(322)이 배치될 수 있다. 제1 게이트 전극(321) 및 제2 게이트 전극(322)의 각각은 제1 방향으로 연장될 수 있다. 제1 게이트 전극(321) 및 제2 게이트 전극(322)은 제1 방향으로 서로 이격될 수 있다.
제1 게이트 전극(321) 상에 제1 채널 패턴(331)이 배치될 수 있다. 제2 게이트 전극(322) 상에 제2 채널 패턴(332)이 배치될 수 있다. 제1 및 제2 채널 패턴들(231, 232)은, 예컨대, ZnO, TiO2, In2O3, SnO2 및 이들의 조합 중 하나를 포함할 수 있다. 제1 채널 패턴(231) 및 제2 채널 패턴(232)은 원자층 증착(ALD) 및/또는 화학기상 증착(CVD)을 통하여 형성될 수 있다.
제1 채널 패턴(331)과 제1 게이트 전극(321)의 사이 및 제2 채널 패턴(332)과 제2 게이트 전극(322)의 사이에 제1 절연막(350)이 배치될 수 있다. 제1 절연막(350)은, 예컨대, ZrO2, Al2O3, HfO2, SiO2, Ta2O5, AlZrO, AlSiO, AlSiO 및 이들의 조합중 어느 하나를 포함할 수 있다. 제1 절연막(350)은 계면층(321)에 정공을 제공하기 위한 전하 유도막(charge inducing layer)일 수 있다. 제1 절연막(350)은 그 내부에 공공(vacancy)을 포함할 수 있다.
제1 절연막(350)과 제1 및 제2 게이트 전극들(321,322)의 사이에 제2 절연막(352)이 배치될 수 있다. 제2 절연막(352)은 제1 절연막(350)에 비해 낮은 산소 원자 함량비(atomic %)를 가질 수 있다.
제1 절연막(350) 상에 제1 도전 패턴(312) 및 제2 도전 패턴(314)이 배치될 수 있다. 제1 도전 패턴(312) 및 제2 도전 패턴(314)은 서로 이격될 수 있다. 제1 도전 패턴(312) 및 제2 도전 패턴(314)은 알루미늄(Al), 구리(Cu), 은(Ag) 및 금(Au)을 포함할 수 있다. 제1 도전 패턴(312), 제2 도전 패턴(314)은 도핑된 실리콘 또는 게르마늄을 포함할 수 있다. 제1 도전 패턴(312), 제2 도전 패턴(314)은 투명 또는 반투명 금속을 포함할 수 있다. 반투명 금속은, 예컨대, ITO, FTO, SnO2 및 ZnO을 포함할 수 있다.
제1 채널 패턴(331)이 제1 도전 패턴(312) 및 제2 도전 패턴(314)을 제2 방향으로 연결할 수 있다. 제2 채널 패턴(332)이 제1 도전 패턴(312) 및 제2 도전 패턴(314)을 제2 방향으로 연결할 수 있다.
본 발명의 실시예들에 따른 메모리 소자는 노어(NOR)의 연산을 수행할 수 있다. 제1 게이트 전극(321) 및 제2 게이트 전극(322)에 인가되는 양의 펄스가 로직 신호”1”으로 정의될 수 있고, 전압을 걸지 않거나 낮은 양이나 음의 전압이 인가되는 경우를 로직 신호”0”으로 정의할 수 있다. 제1 게이트 전극(321) 및 제2 게이트 전극(322)에 인가되는 로직 신호에 의해 제1 채널 패턴(331) 및 제2 채널 패턴(332)에 흐르는 전류의 양이 달라질 수 있다.
제1 채널 패턴(331) 및 제2 채널 패턴(332) 병렬 연결이므로 전류가 많이 흐르는 쪽의 전류가 제1 도전 패턴(312) 및 제2 도전 패턴(314) 사이의 전체 전류를 결정할 수 있다. 예컨대, 제1 게이트 전극(321) 및 제2 게이트 전극(322)에 모두 로직신호“1”을 인가 했을 때 제1 채널 패턴(331) 및 제2 채널 패턴(332)은 금속 상태로 전이되고 제1 도전 패턴(312) 및 제2 도전 패턴(314) 양단의 전류는 높게 형성될 수 있다. 따라서 출력전압은 낮아질 수 있고, 로직 상태 “0”이 출력될 수 있다. 만일 제1 채널 패턴(331) 및 제2 채널 패턴(332)의 어느 한 쪽이 금속 상태로 전이되고 나머지는 반도체 상태라고 하면, 전체 전류는 금속 상태의 높은 전류에 의해 결정될 수 있다. 이때, 출력전압은 로직상태 “0”이 출력될 수 있다. 제1 채널 패턴(331) 및 제2 채널 패턴(332)이 모두 반도체 상태로 전이될 때, 로직 상태 “1”이 출력될 수 있다.
도 15 내지 도 18은 본 발명의 실시예들에 따른 메모리 소자의 제조 방법을 나타낸 단면도들이다.
도 15를 참조하면, 기판(100) 상에 게이트 전극(120) 및 게이트 전극(120) 상의 절연막(152p)을 형성할 수 있다. 게이트 전극(120)을 형성하는 것은 기판 상에 도전막(미도시)을 형성하는 것 및 도전막을 패터닝 하는 것을 포함할 수 있다. 절연막(152p)은 기판(100) 및 게이트 전극(120) 상에 컨포멀하게 형성될 수 있다.
도 16을 참조하면, 절연막(152p)을 패터닝하여 제2 절연막(152)을 형성할 수 있다. 이어서, 제2 절연막(152) 상에 제1 절연막(150), 계면층(160) 및 채널 패턴(130)을 순차적으로 형성할 수 있다.
제1 절연막(150)을 형성하는 것은 기판(100) 및 제2 절연막(152)을 덮는 절연막(미도시)을 형성하고, 상기 절연막을 패터닝하는 것을 포함할 수 있다. 이어서, 제1 절연막(150)의 산소 원자 함량비(atomic %)를 변화시키는 공정이 수행될 수 있다. 실시예들에 따르면, 제1 절연막(150) 내에 존재하는 산소 원자를 탈리시켜, 제1 절연막(150) 의 산소 원자 함량비(atomic %)를 제2 절연막(152)에 비해 낮출 수 있다. 산소 원자를 탈리시키는 것은, 예컨대, 제1 절연막(150)에 대해 고압 수소 열처리 공정을 수행하는 것을 포함할 수 있다. 산소 원자가 탈리된 제1 절연막(150)은 제2 절연막(152)에 비해 높은 산소 공공 밀도(density of oxygen vacancy)를 가질 수 있다. 계면층(160)은, 예컨대, 제1 절연막(150)에 대한 고압 수소 열처리 공정을 통하여 형성될 수 있다. 계면층(160)은 제1 절연막(150)에 비해 높은 수소 원자 함량비(atomic %)를 갖도록 형성될 수 있다.
제1 절연막(150) 상에, 계면층(160) 및 채널 패턴(130)을 형성할 수 있다. 채널 패턴(130)을 형성하는 것은 계면층(160) 상에 산화물 반도체 층(미도시)을 증착하는 것 및 상기 산화물 반도체 층을 패터닝하는 것을 포함할 수 있다.
도 17을 참조하면, 제1 도전 패턴(112) 및 제2 도전 패턴(114)을 형성할 수 있다. 제1 도전 패턴(112) 및 제2 도전 패턴(114)을 형성하는 것은 금속막을 형성하는 것 및 금속막을 패터닝하는 것을 포함할 수 있다.
도 18을 참조하면, 제1 층간 절연막(102) 및 제2 층간 절연막(104)을 형성할 수 있다. 제1 층간 절연막(102)은 제1 및 제2 도전 패턴들(112, 114) 및 채널 패턴(130) 상에 컨포멀하게 형성될 수 있다. 제2 층간 절연막(104)은 제1 층간 절연막(102) 상에 평탄한 상면을 갖도록 형성될 수 있다. 이어서, 도 3에 도시된 바와 같이, 제1 및 제2 콘택 플러그들(141, 143) 및 제1 및 제2 도전 패드들(142, 144)을 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 게이트 전극;
상기 게이트 전극 상에 제공되어 제 1 산소 원자 함량비를 갖는 실리콘 산화물을 포함하는 하부 절연막;
상기 하부 절연막 상에 제공되고 금속 산화물을 포함하는 상부 절연막;
상기 상부 절연막 상에 제공되어 제 1 수소 원자 함량비를 갖는 금속 산화물을 포함하는 계면 절연막;
상기 게이트 전극의 마주보는 양측들의 상기 상부 절연막 상에 제공되는 제 1 도전 패턴 및 제 2 도전 패턴; 및
상기 상부 절연막 상부에 제공되어 상기 제 1 도전 패턴을 상기 제 2 도전 패턴에 연결하는 채널 패턴을 포함하고,
상기 상부 절연막은 상기 하부 절연막 및 상기 계면 절연막 사이에 제공되고, 상기 하부 절연막의 상기 제 1 산소 원자 함량비보다 낮은 제 2 산소 원자 함량비를 갖고 상기 계면 절연막의 상기 제 1 수소 원자 함량비보다 낮은 제 2 수소 원자 함량비를 갖게 하도록 상기 하부 절연막보다 많은 산소 베이컨시를 포함하는 메모리 소자.
- 삭제
- 제1 항에 있어서,
상기 계면 절연막은 상기 상부 절연막 및 상기 채널 패턴에 비해 작은 두께를 갖는 메모리 소자.
- 삭제
- 제1 항에 있어서,
상기 계면 절연막은 상기 상부 절연막의 측면의 적어도 일부를 덮는 메모리 소자.
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