JP5963825B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5963825B2
JP5963825B2 JP2014200900A JP2014200900A JP5963825B2 JP 5963825 B2 JP5963825 B2 JP 5963825B2 JP 2014200900 A JP2014200900 A JP 2014200900A JP 2014200900 A JP2014200900 A JP 2014200900A JP 5963825 B2 JP5963825 B2 JP 5963825B2
Authority
JP
Japan
Prior art keywords
layer
insulating layer
oxide semiconductor
oxide
oxygen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014200900A
Other languages
English (en)
Other versions
JP2015057832A (ja
Inventor
山崎　舜平
舜平 山崎
宮永　昭治
昭治 宮永
高橋　正弘
正弘 高橋
英幸 岸田
英幸 岸田
坂田　淳一郎
淳一郎 坂田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2014200900A priority Critical patent/JP5963825B2/ja
Publication of JP2015057832A publication Critical patent/JP2015057832A/ja
Application granted granted Critical
Publication of JP5963825B2 publication Critical patent/JP5963825B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いて薄膜トランジスタ（ＴＦＴ）を
構成する技術が注目されている。薄膜トランジスタは液晶テレビに代表されるような表示
装置に用いられている。薄膜トランジスタに適用可能な半導体薄膜としてシリコン系半導
体材料が公知であるが、その他の材料として酸化物半導体が注目されている。
酸化物半導体の材料としては、酸化亜鉛又は酸化亜鉛を成分とするものが知られている。
そして、電子キャリア濃度が１０１８／ｃｍ３未満である非晶質酸化物（酸化物半導体）
で形成された薄膜トランジスタが開示されている（特許文献１乃至３参照）。
特開２００６−１６５５２７号公報 特開２００６−１６５５２８号公報 特開２００６−１６５５２９号公報
しかしながら酸化物半導体は薄膜形成工程において化学量論的組成からのずれが生じてし
まう。例えば、酸素の過不足によって酸化物半導体の電気伝導度が変化してしまう。また
、酸化物半導体の薄膜形成中に混入する水素や水分が酸素（Ｏ）−水素（Ｈ）結合を形成
して電子供与体となり、電気伝導度を変化させる要因となる。さらにＯ−Ｈは極性分子な
ので、酸化物半導体によって作製される薄膜トランジスタのような能動デバイスに対して
特性の変動要因となる。
このような問題に鑑み本発明の一形態は、安定した電気的特性を有する酸化物半導体を用
いた半導体装置を提供することを目的とする。
酸化物半導体層を用いる薄膜トランジスタの電気的特性変動を抑止するため、変動要因と
なる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導
体層より排除する。
未結合手に代表される欠陥を多く含む絶縁層を、酸素過剰な混合領域、又は酸素過剰な酸
化物絶縁層を間に介して、酸化物半導体層上に形成し、酸化物半導体層に含まれる水素や
水分（水素原子や、Ｈ２Ｏなど水素原子を含む化合物）などの不純物を、酸素過剰の混合
領域、又は酸素過剰の酸化物絶縁層を通過させて欠陥を含む絶縁層に拡散させ、上記酸化
物半導体層中の不純物濃度を低減する。
欠陥を多く含む絶縁層は、水素や水分（水素原子や、Ｈ２Ｏなど水素原子を含む化合物）
に対して束縛エネルギーが大きく、欠陥を多く含む絶縁層において該不純物は安定化する
ため、酸化物半導体層から欠陥を含む絶縁層へ該不純物を拡散させ、該不純物を酸化物半
導体層から排除することができる。
さらに、酸化物半導体層と欠陥を含む絶縁層との間に設けられる、混合領域、又は酸化物
絶縁層は酸素過剰であるため、酸素の未結合手を欠陥として多く含み、水素や水分（水素
原子や、Ｈ２Ｏなど水素原子を含む化合物）などの不純物に対して束縛エネルギーが大き
い。よって酸化物半導体層から上記不純物を欠陥を含む絶縁層へ拡散させる際、酸素過剰
の混合領域、又は酸素過剰の酸化物絶縁層が、拡散を容易にさせるように機能する。一方
、一旦酸化物半導体層から排除され欠陥を含む絶縁層へ拡散した上記不純物が再度酸化物
半導体層へ移動しようとする際、上記不純物を束縛して安定化させ、酸化物半導体層への
侵入を防止する保護層（バリア層）として機能する。
よって、酸化物半導体層中の水素や水分（水素原子や、Ｈ２Ｏなど水素原子を含む化合物
）などの不純物は、酸素過剰の混合領域、又は酸素過剰の酸化物絶縁層に拡散する。
従って、酸素過剰の混合領域、又は酸素過剰の酸化物絶縁層は、変動要因となる水素、水
分、水酸基又は水素化物（水素化合物ともいう）などの不純物を酸化物半導体層より排除
し、さらに、バリア層となって欠陥を含む絶縁層へ拡散した不純物が再度酸化物半導体層
に侵入することを防止することができる。その結果酸化物半導体層中の不純物濃度を低減
した状態で維持することができる。
従って、変動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの
不純物が低減された酸化物半導体層を用いた薄膜トランジスタは、安定な電気特性を有し
、該薄膜トランジスタを含む半導体装置においては高信頼性を達成できる。
混合領域は、酸化物半導体層及び積層する欠陥を含む絶縁層に含まれる材料の混合領域で
あり、酸化物半導体層と欠陥を含む絶縁層の界面を明確にしないことで、より酸化物半導
体層から欠陥を含む絶縁層への水素の拡散が容易になる。例えば、欠陥を含む絶縁層とし
て酸化シリコン層を用いる場合、混合領域には、酸素、シリコン、及び酸化物半導体層に
含まれる金属元素が少なくとも一種類以上含まれる。酸素過剰な酸化物絶縁層としては、
酸化シリコン層（ＳｉＯ２＋ｘ、好ましくはｘが０以上３未満）を用いることができる。
混合領域及び酸化物絶縁層は、膜厚０．１ｎｍ乃至３０ｎｍ（好ましくは２ｎｍ乃至１０
ｎｍ）とすればよい。
また、酸化物半導体層、酸素過剰の混合領域、酸素過剰な酸化物絶縁層、又は欠陥を含む
絶縁層は、クライオポンプ等の吸着型の真空ポンプを用いて排気して不純物濃度が低減さ
れた成膜室（処理室）内で、成膜することが好ましい。吸着型の真空ポンプとしては、例
えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好
ましい。上記吸着型の真空ポンプは、酸化物半導体層、酸素過剰の混合領域、酸素過剰な
酸化物絶縁層、又は欠陥を含む絶縁層に含まれる水素、水、水酸基又は水素化物の量を低
減させるように作用する。
また、酸化物半導体層、酸素過剰の混合領域、酸素過剰な酸化物絶縁層、又は欠陥を含む
絶縁層を成膜する際に用いるスパッタガスも水素、水、水酸基又は水素化物などの不純物
が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いることが好ましい
。
本明細書に開示する薄膜トランジスタは、酸化物半導体に含まれる水素が５×１０１９／
ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ
３以下として、酸化物半導体に含まれる水素若しくはＯＨ基を除去し、キャリア濃度を５
×１０１４／ｃｍ３以下、好ましくは５×１０１２／ｃｍ３以下とした酸化物半導体層で
チャネル形成領域が形成される薄膜トランジスタである。
酸化物半導体のエネルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ま
しくは３ｅＶ以上として、ドナーを形成する水素等の不純物を極力低減させ、キャリア濃
度を１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下となるようにする
。
このように高純度化された酸化物半導体を、薄膜トランジスタのチャネル形成領域に用い
ることで、チャネル幅が１０ｍｍの場合でさえも、ドレイン電圧が１Ｖ及び１０Ｖの場合
において、ゲート電圧が−５Ｖから−２０Ｖの範囲において、ドレイン電流が１×１０−
１３Ａ以下となるように作用させることができる。
本明細書で開示する発明の構成の一形態は、基板上にゲート電極層と、ゲート電極層上の
ゲート絶縁層と、ゲート絶縁層上の酸化物半導体層と、酸化物半導体層上のソース電極層
及びドレイン電極層と、酸化物半導体層、ソース電極層及びドレイン電極層上に酸化物半
導体層の一部と接する欠陥を含む絶縁層を有し、酸化物半導体層と欠陥を含む絶縁層との
間に酸素過剰の酸化物絶縁層が設けられる半導体装置である。
本明細書で開示する発明の構成の他の一形態は、基板上にゲート電極層と、ゲート電極層
上のゲート絶縁層と、ゲート絶縁層上の酸化物半導体層と、酸化物半導体層上のソース電
極層及びドレイン電極層と、ソース電極層及びドレイン電極層上に酸化物半導体層の一部
と接する欠陥を含む絶縁層を有し、酸化物半導体層と欠陥を含む絶縁層の界面に酸素過剰
の混合領域が設けられ、欠陥を含む絶縁層はシリコンを含み、酸素過剰の混合領域は、酸
素、シリコン、及び酸化物半導体層に含まれる金属元素を少なくとも一種類以上含む半導
体装置である。
上記構成において、欠陥を含む絶縁層を覆う保護絶縁層を有する構成であってもよい。
本明細書で開示する発明の構成の他の一形態は、基板上にゲート電極層及び該ゲート電極
層を覆うゲート絶縁層を形成した後、該基板を減圧状態に保持された処理室に導入し、処
理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、処理室
内に装着された金属酸化物のターゲットを用いてゲート絶縁層上に酸化物半導体層を形成
し、酸化物半導体層上にソース電極層及びドレイン電極層を形成し、ソース電極層及びド
レイン電極層上に酸化物半導体層に接する酸素過剰の酸化物絶縁層をスパッタリング法で
形成し、酸素過剰の酸化物絶縁層上に欠陥を含む絶縁層をスパッタリング法で形成し、該
基板を加熱して酸化物半導体層中に含まれる水素若しくは水分を、酸素過剰の酸化物絶縁
層を通過させて欠陥を含む絶縁層側に拡散させる半導体装置の作製方法である。
本明細書で開示する発明の構成の他の一形態は、基板上にゲート電極層及び該ゲート電極
層を覆うゲート絶縁層を形成した後、該基板を減圧状態に保持された処理室に導入し、処
理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、処理室
内に装着された金属酸化物のターゲットを用いてゲート絶縁層上に酸化物半導体層を形成
し、酸化物半導体層上にソース電極層及びドレイン電極層を形成し、ソース電極層及びド
レイン電極層上に酸化物半導体層に接する酸素過剰の混合領域、及び該混合領域を介して
酸化物半導体層に積層する欠陥を含む絶縁層をスパッタリング法で形成し、該基板を加熱
して酸化物半導体層中に含まれる水素若しくは水分を、酸素過剰の混合領域を通過させて
欠陥を含む絶縁層側に拡散させる半導体装置の作製方法である。
上記構成において、酸化物半導体層から、酸素過剰の混合領域又は酸素過剰の酸化物絶縁
層を通過して、欠陥を含む絶縁層へ水素若しくは水分等の不純物を拡散させる加熱処理は
、欠陥を含む絶縁層上（少なくとも酸化物半導体層のチャネル形成領域上を覆う）に保護
絶縁層を成膜後、又は成膜中に行ってもよい。該加熱処理は１００℃乃至４００℃（１５
０℃乃至４００℃）で行えばよい。
上記半導体装置の作製方法において、酸化物半導体膜を成膜するためのターゲットは、酸
化亜鉛を主成分として含むものを用いることができる。また、ターゲットとして、インジ
ウム、ガリウム、亜鉛を含む金属酸化物を用いることができる。
上記半導体装置の作製方法において、欠陥を含む絶縁層は、酸化シリコン膜でもよい。酸
化シリコン膜を成膜するためのシリコンを含むターゲットは、シリコンターゲット又は合
成石英のターゲットを用いることができる。
上記各構成は、上記課題の少なくとも一つを解決する。
なお、酸化物半導体層としては、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜が
あり、その薄膜を酸化物半導体層として用いた薄膜トランジスタを作製する。なお、Ｍは
、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示
す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉまたはＧａとＦｅなど、Ｇ
ａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとし
て含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、または
該遷移金属の酸化物が含まれているものがある。本明細書においては、ＩｎＭＯ３（Ｚｎ
Ｏ）ｍ（ｍ＞０）で表記される構造の酸化物半導体層のうち、ＭとしてＧａを含む構造の
酸化物半導体をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚ
ｎ−Ｏ系膜とも呼ぶ。
また、酸化物半導体層に適用する金属酸化物として上記の他にも、Ｉｎ−Ｓｎ−Ｏ系、Ｉ
ｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ
−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−
Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の金属酸化物を適用することができる
。また上記金属酸化物からなる酸化物半導体層にシリコンを含ませてもよい。
酸化物半導体は、好ましくはＩｎを含有する酸化物半導体、さらに好ましくは、Ｉｎ、及
びＧａを含有する酸化物半導体である。酸化物半導体層をＩ型（真性）とするため、脱水
化または脱水素化の工程を経ることは有効である。
また、酸化物半導体層とソース電極層及びドレイン電極層の間に、酸化物導電層を形成し
てもよい。酸化物導電層とソース電極及びドレイン電極を形成するための金属層は、連続
成膜が可能である。
また、薄膜トランジスタは静電気などにより破壊されやすいため、画素部の薄膜トランジ
スタの保護用の保護回路をゲート線またはソース線と同一基板上に設けることが好ましい
。保護回路は、酸化物半導体層を用いた非線形素子を用いて構成することが好ましい。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
安定した電気的特性を有する酸化物半導体を用いた半導体装置を提供することができる。
半導体装置及び半導体装置の作製方法を説明する図。 半導体装置及び半導体装置の作製方法を説明する図。 半導体装置及び半導体装置の作製方法を説明する図。 半導体装置及び半導体装置の作製方法を説明する図。 半導体装置及び半導体装置の作製方法を説明する図。 半導体装置及び半導体装置の作製方法を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置の画素等価回路を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 半導体装置を説明する図。 電子機器を示す図。 電子機器を示す図。 電子機器を示す図。 電子機器を示す図。 電子機器を示す図。 半導体装置を説明する図。 酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図。 図１９に示すＡ−Ａ’断面におけるエネルギーバンド図（模式図）。 （Ａ）ゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態を示し、（Ｂ）ゲート（Ｇ１）に負の電位（−ＶＧ）が印加された状態示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。
（実施の形態１）
本実施の形態の半導体装置及び半導体装置の作製方法の一形態を、図１を用いて説明する
。本実施の形態で示す半導体装置は薄膜トランジスタである。
図１（Ａ）乃至（Ｅ）に半導体装置の断面構造の一例を示す。図１（Ａ）乃至（Ｅ）に示
す薄膜トランジスタ１１０は、ボトムゲート構造の一つであり逆スタガ型薄膜トランジス
タともいう。
図１（Ａ）乃至（Ｅ）に示す薄膜トランジスタ１１０は、絶縁表面を有する基板１００上
に、ゲート電極層１１１、ゲート絶縁層１０２、酸化物半導体層１１２、酸素過剰の混合
領域１１９、ソース電極層１１５ａ、及びドレイン電極層１１５ｂを含む。また、薄膜ト
ランジスタ１１０を覆い、酸化物半導体層１１２に酸素過剰の混合領域１１９を介して積
層する欠陥を含む絶縁層１１６が設けられ、さらにその上に保護絶縁層１０３が積層され
ている。
酸素過剰の混合領域１１９、欠陥を含む絶縁層１１６は、水素や水分（水素原子や、Ｈ２
Ｏなど水素原子を含む化合物）に対して束縛エネルギーが大きく、酸素過剰の混合領域１
１９、欠陥を含む絶縁層１１６において該不純物は安定化するため、酸化物半導体層１１
２から、酸素過剰の混合領域１１９、欠陥を含む絶縁層１１６へ該不純物を拡散させ、該
不純物を酸化物半導体層１１２から排除することができる。さらに、酸素過剰の混合領域
１１９が欠陥を含む絶縁層１１６に拡散した不純物に対するバリア層となり、該不純物が
再度酸化物半導体層１１２に侵入することを防止するため、酸化物半導体層１１２中の不
純物濃度を低減させた状態で維持することができる。従って、変動要因となる水素、水分
、水酸基又は水素化物（水素化合物ともいう）などの不純物を低減させた酸化物半導体層
１１２を用いた薄膜トランジスタ１１０は安定した電気的特性を有する信頼性の高い薄膜
トランジスタとなる。
図１９は、酸化物半導体を用いた逆スタガ型の薄膜トランジスタの縦断面図である。ゲー
ト電極（ＧＥ１）上にゲート絶縁膜（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ
、その上にソース電極（Ｓ）及びドレイン電極（Ｄ）が設けられている。
図２０は、図１９に示されているＡ−Ａ’断面におけるエネルギーバンド図（模式図）で
ある。図２０（Ａ）はソースとドレインの間の電圧を等電位（ＶＤ＝０Ｖ）とした場合を
示し、図２０（Ｂ）はソースに対しドレインに正の電位（ＶＤ＞０）を加えた場合を示す
。
図２１は、図１９に示されているＢ−Ｂ’断面におけるエネルギーバンド図（模式図）で
ある。図２１（Ａ）はゲート（Ｇ１）に正の電位（＋ＶＧ）が印加された状態であり、ソ
ース、ドレイン間にキャリア（電子）が流れるオン状態を示している。また、図２１（Ｂ
）は、ゲート（Ｇ１）に負の電位（−ＶＧ）が印加された状態であり、オフ状態（少数キ
ャリアは流れない）である場合を示す。
図２２は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係
が示されている。
常温において金属中の電子は縮退しているため、フェルミ準位は伝導帯内に位置する。一
方、従来の酸化物半導体は一般にｎ型であり、その場合のフェルミ準位（Ｅｆ）は、バン
ドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置して
いる。なお、従来の酸化物半導体が一般にｎ型となるのは、含有した水素の一部が電子を
供給するドナーとなることが一つの要因であることが知られている。
これに対して本発明に係る酸化物半導体は、ｎ型不純物である水素を酸化物半導体から除
去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによ
り真性（ｉ型）とし、又は真性型とせんとしたものである。すなわち、不純物を添加して
ｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたｉ
型（真性半導体）又はそれに近づけることを特徴としている。そうすることにより、フェ
ルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにまでする、或いはそれに限
りなく近づけることができる。
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は
４．３ｅＶと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）仕事
関数は、上記酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半
導体界面において、電子に対してショットキー型の障壁は形成されない。
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、両
者が接触すると図２０（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
図２０（Ｂ）において黒丸（●）は電子を示し、ドレインに正の電位が印加されると、電
子はバリア（ｈ）をこえて酸化物半導体に注入され、ドレインに向かって流れる。この場
合、バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレ
イン電圧が印加された場合には、電圧印加のない図２０（Ａ）のバリアの高さすなわちバ
ンドギャップ（Ｅｇ）の１／２よりもバリアの高さ（ｈ）は小さい値となる。
このとき電子は、図２１（Ａ）で示すようにゲート絶縁膜と高純度化された酸化物半導体
との界面における、酸化物半導体側のエネルギー的に安定な最低部を移動する。
また、図２１（Ｂ）において、ゲート電極（Ｇ１）に負の電位（逆バイアス）が印加され
ると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い
値となる。
例えば、薄膜トランジスタのチャネル幅Ｗが１×１０４μｍであり、チャネル長が３μｍ
の素子であっても、オフ電流が１０−１３Ａ以下、０．１Ｖ／ｄｅｃ．（ゲート絶縁膜厚
１００ｎｍ）のサブスレッショルドスイング値（Ｓ値）が得られる。
このように、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化するこ
とにより、薄膜トランジスタの動作を良好なものとすることができる。
また、薄膜トランジスタ１１０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図１（Ａ）乃至（Ｅ）を用い、基板１００上に薄膜トランジスタ１１０を作製する
工程を説明する。
まず、絶縁表面を有する基板１００上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層１１１を形成する。形成されたゲート電極層の端部はテーパ形状
であると、上に積層するゲート絶縁層の被覆性が向上するため好ましい。なお、レジスト
マスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成
するとフォトマスクを使用しないため、製造コストを低減できる。
絶縁表面を有する基板１００に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウムホ
ウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。酸化ホウ素と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐
熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いること
が好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。また
、プラスチック基板等も適宜用いることができる。
下地膜となる絶縁膜を基板１００とゲート電極層１１１との間に設けてもよい。下地膜は
、基板１００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリ
コン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜によ
る積層構造により形成することができる。
また、ゲート電極層１１１の材料は、モリブデン、チタン、クロム、タンタル、タングス
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とす
る合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層１１１の２層の積層構造としては、アルミニウム層上にモリブデン
層が積層された２層の積層構造、銅層上にモリブデン層が積層された２層の積層構造、銅
層上に窒化チタン層若しくは窒化タンタル層が積層された２層の積層構造、または窒化チ
タン層上にモリブデン層が積層された２層の積層構造とすることが好ましい。３層の積層
構造としては、タングステン層または窒化タングステン層と、アルミニウムとシリコンの
合金またはアルミニウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した
積層とすることが好ましい。なお、透光性を有する導電膜を用いてゲート電極層を形成す
ることもできる。透光性を有する導電膜としては、透光性導電性酸化物等をその例に挙げ
ることができる。
次いで、ゲート電極層１１１上にゲート絶縁層１０２を形成する。
ゲート絶縁層１０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコ
ン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層
、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハ
フニウム層を単層で又は積層で形成することができる。なお、ゲート絶縁層１０２中に水
素が多量に含まれないようにするためには、スパッタリング法でゲート絶縁層１０２を成
膜することが好ましい。スパッタリング法により酸化シリコン膜を成膜する場合には、タ
ーゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素
又は、酸素及びアルゴンの混合ガスを用いて行う。
ゲート絶縁層１０２は、ゲート電極層１１１側から窒化シリコン層と酸化シリコン層を積
層した構造とすることもできる。例えば、第１のゲート絶縁層としてスパッタリング法に
より膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮｙ（ｙ＞０））を形成し
、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ以上３００ｎｍ以下の酸
化シリコン層（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁層とする
。ゲート絶縁層の膜厚は、薄膜トランジスタに要求される特性によって適宜設定すればよ
く３５０ｎｍ乃至４００ｎｍ程度でもよい。
また、ゲート絶縁層１０２、酸化物半導体膜１２０に水素、水酸基及び水分がなるべく含
まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲ
ート電極層１１１が形成された基板１００、又はゲート絶縁層１０２までが形成された基
板１００を予備加熱し、基板１００に吸着した水素、水分などの不純物を脱離し排気する
ことが好ましい。なお、予備加熱の温度としては、１００℃以上４００℃以下好ましくは
１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプ
が好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、
欠陥を含む絶縁層１１６の成膜前に、ソース電極層１１５ａ、ドレイン電極層１１５ｂま
で形成した基板１００にも同様に行ってもよい。
次いで、ゲート絶縁層１０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜１２
０を形成する（図１（Ａ）参照）。
なお、酸化物半導体膜１２０をスパッタリング法により成膜する前に、アルゴンガスを導
入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層１０２の表面に付着してい
るゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、
アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成
して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素な
どを用いてもよい。
酸化物半導体膜１２０はスパッタリング法により成膜する。酸化物半導体膜１２０は、Ｉ
ｎ−Ｇａ−Ｚｎ−Ｏ系膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇ
ａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系
、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物
半導体膜を用いる。本実施の形態では、酸化物半導体膜１２０をＩｎ−Ｇａ−Ｚｎ−Ｏ系
金属酸化物ターゲットを用いてスパッタリング法により成膜する。また、酸化物半導体膜
１２０は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的
にはアルゴン）及び酸素雰囲気下においてスパッタリング法により形成することができる
。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むタ
ーゲットを用いて成膜を行ってもよい。
酸化物半導体膜１２０を成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化
物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いる
ことが好ましい。
酸化物半導体膜１２０をスパッタリング法で作製するためのターゲットとして、酸化亜鉛
を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のター
ゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲット（組成比と
して、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）を用いることがで
きる。また、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットとして、Ｉｎ２Ｏ３：Ｇ
ａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］、又はＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝
１：１：４［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。金属酸化
物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下
である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体
膜は緻密な膜となる。
減圧状態に設定された処理室内に基板を保持し、基板を４００℃未満の温度に加熱する。
そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入
し、金属酸化物をターゲットとして基板１００上に酸化物半導体膜１２０を成膜する。処
理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例
えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好
ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであっ
てもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、Ｈ２Ｏなど
水素原子を含む化合物や、炭素原子を含む化合物等が排気されるため、当該成膜室で成膜
した酸化物半導体膜１２０に含まれる不純物の濃度を低減できる。
酸化物半導体膜１２０を成膜する場合、酸化物半導体膜１２０を成膜する処理室はもちろ
んのこと、酸化物半導体膜１２０に接する膜及び酸化物半導体膜１２０の成膜前後の工程
において、処理室内に残留する水分が不純物として混入しないよう、クライオポンプなど
の排気手段を用いることが好ましい。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティ
クル、ゴミともいう）が軽減でき、膜厚分布も均一となるため好ましい。酸化物半導体膜
１２０は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料に
より適切な厚みは異なり、材料に応じて厚みを選択すればよい。
上記のようにして酸化物半導体膜１２０をスパッタリング法で成膜することで、水素濃度
が低い酸化物半導体膜１２０を得ることができる。また本明細書において示される水素濃
度は二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃ
ｔｒｏｍｅｔｒｙ）により測定できる定量結果である。
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法、直流
電源を用いるＤＣスパッタリング法、さらにパルス的にバイアスを与えるパルスＤＣスパ
ッタリング法がある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、Ｄ
Ｃスパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッ
タ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲス
パッタリング法を用いるスパッタ装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタガ
ス成分とを化学反応させて、それらの化合物薄膜を形成するリアクティブスパッタリング
法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
次いで、酸化物半導体膜１２０を第２のフォトリソグラフィ工程により島状の酸化物半導
体層１２１に加工する（図１（Ｂ）参照）。また、島状の酸化物半導体層１２１を形成す
るためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインク
ジェット法で形成するとフォトマスクを使用しないため、製造コストを低減させることが
できる。
また、ゲート絶縁層１０２にコンタクトホールを形成する場合、その工程は酸化物半導体
層１２１の形成時に行うことができる。
なお、ここでの酸化物半導体膜１２０のエッチングは、ドライエッチングでもウェットエ
ッチングでもよく、両方を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣ
ｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、弗化硫黄（ＳＦ
６）、弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ
）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを
添加したガスなどを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングでき
るように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加さ
れる電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、ア
ンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）な
どを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
また、ウェットエッチング後のエッチング液はエッチングされた材料と共に洗浄によって
除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再
利用してもよい。当該エッチング後の廃液から酸化物半導体層に含まれるインジウム等の
材料を回収して再利用することにより、資源を有効活用し、製造コストを低減させること
ができる。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング
液、エッチング時間、温度等）を適宜調節する。
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体層１２１及びゲー
ト絶縁層１０２の表面に付着しているレジスト残渣などを除去することが好ましい。
次いで、ゲート絶縁層１０２、及び酸化物半導体層１２１上に、導電膜を形成する。導電
膜はスパッタリング法や真空蒸着法で形成すればよい。導電膜の材料としては、アルミニ
ウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリ
ブデン（Ｍｏ）、タングステン（Ｗ）からから選ばれた元素、または上述した元素を成分
とする合金か、上述した元素を組み合わせた合金等が挙げられる。また、マンガン（Ｍｎ
）、マグネシウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）、トリウム（Ｔ
ｈ）のいずれか一または複数から選択された材料を用いてもよい。また、金属導電膜は、
単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム
膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜
上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙
げられる。また、アルミニウム（Ａｌ）に、チタン（Ｔｉ）、タンタル（Ｔａ）、タング
ステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム
（Ｓｃ）から選ばれた元素を単数、又は複数組み合わせた膜、合金膜、もしくは窒化膜を
用いてもよい。
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極層１１５ａ、ドレイン電極層１１５ｂを形成した後、レジスト
マスクを除去する（図１（Ｃ）参照）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いる。酸化物半導体層１２１上で隣り合うソース電極層の下
端部とドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタのチ
ャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数
ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅ
ｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超
紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トラ
ンジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路
の動作速度を高速化させることができ、さらにオフ電流値が極めて小さいため、低消費電
力化も図ることができる。
なお、導電膜のエッチングの際に、酸化物半導体層１２１は除去されないようにそれぞれ
の材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体層１２１にはＩｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物を用いて、エッチャントとしてアンモニア過水（アンモニア、水、過
酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層１２１は一部のみがエッチン
グされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層１
１５ａ、ドレイン電極層１１５ｂを形成するためのレジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減させることができる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマ
スクを用いて、エッチング工程を行ってもよい。多階調マスクを用いて形成したレジスト
マスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形させ
ることができるため、異なるパターンに加工する複数のエッチング工程に用いることがで
きる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに
対応するレジストマスクを形成することができる。よって露光マスク数を削減することが
でき、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理によって露出している酸化物
半導体層の表面に付着した吸着水などを除去してもよい。また、酸素とアルゴンの混合ガ
スを用いてプラズマ処理を行ってもよい。
大気に触れることなく、酸化物半導体層１２１上に欠陥を含む絶縁層１１６を形成する。
欠陥を含む絶縁層１１６の形成工程において、酸化物半導体層１２１と欠陥を含む絶縁層
１１６との間に酸素過剰の混合領域１１９を形成する（図１（Ｄ）参照）。本実施の形態
では、酸化物半導体層１２１がソース電極層１１５ａ、ドレイン電極層１１５ｂと重なら
ない領域において、酸化物半導体層１２１と欠陥を含む絶縁層１１６とが酸素過剰の混合
領域１１９を介して積層するように形成する。
混合領域１１９は、酸化物半導体層１２１及び積層する欠陥を含む絶縁層１１６に含まれ
る材料の混合領域１１９であり、酸化物半導体層１２１と欠陥を含む絶縁層１１６の界面
を明確にしないことで、より酸化物半導体層１２１から欠陥を含む絶縁層１１６への水素
の拡散が容易になる。例えば、欠陥を含む絶縁層１１６として酸化シリコン層を用いる場
合、混合領域１１９には、酸素、シリコン、及び酸化物半導体層１２１に含まれる金属元
素が少なくとも一種類以上含まれる。
本実施の形態のように、欠陥を含む絶縁層１１６として酸化シリコン、酸化物半導体とし
てＩｎ−Ｇａ−Ｚｎ−Ｏ系膜を用いる場合、混合領域１１９には、Ｉｎ、Ｇａ、及びＺｎ
のうち少なくとも一種以上の金属元素と、酸素、及びシリコンが含まれる。混合領域１１
９において酸化物半導体に含まれる金属をＭとすると、Ｍ−ＯＨ、Ｍ−Ｈ、Ｍ−Ｏ−Ｓｉ
−Ｈ、Ｍ−Ｏ−Ｓｉ−ＯＨなど様々な状態で存在することができ、例えばＺｎ−ＨやＺｎ
−ＯＨなどが考えられる。
混合領域１１９は、膜厚０．１ｎｍ乃至３０ｎｍ（好ましくは２ｎｍ乃至１０ｎｍ）とす
ればよい。混合領域１１９の膜厚は、欠陥を含む絶縁層１１６を形成する際のスパッタリ
ング法の成膜条件によって制御することができる。スパッタリング法の電源のパワーをよ
り強くし、基板とターゲット間の距離をより近くすれば、混合領域１１９を厚く形成する
ことができる。また、より強いパワーでスパッタリング法を行うことによって、酸化物半
導体層１２１表面に付着した吸着水等を除去することもできる。
混合領域１１９を酸化物半導体層１２１と欠陥を含む絶縁層１１６との間に設けることに
よって、上記酸化物半導体層１２１に含まれる水素原子や、Ｈ２Ｏなど水素原子を含む化
合物や、炭素原子を含む化合物等が欠陥を含む絶縁層１１６へより拡散し易くなる。
混合領域１１９は酸素過剰とする必要があるため、混合領域１１９の形成時には酸素過剰
となるような酸素を多く含むスパッタガスを使用し、混合領域１１９の形成後はスパッタ
ガス中の酸素量を変化させる調整を行って欠陥を含む絶縁層１１６を形成してもよい。
よって、欠陥を含む絶縁層１１６は、酸化シリコン層に代えて、酸化窒化シリコン層、酸
化アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。また、欠
陥を含む絶縁層１１６として、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム
層、窒化酸化アルミニウム層などを用いてもよい。
本実施の形態では、島状の酸化物半導体層１２１、ソース電極層１１５ａ、ドレイン電極
層１１５ｂまで形成された基板１００を室温又は１００℃未満の温度に加熱し、水素及び
水分が除去された高純度酸素を含むスパッタガスを導入し、シリコンターゲットを用いて
、酸素過剰の混合領域１１９、及び酸化シリコン層を成膜する。
欠陥を含む絶縁層１１６を、成膜する際に用いるスパッタガスには水素、水、水酸基又は
水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを
用いることが好ましい。
例えば、純度が６Ｎであり、ボロンがドープされたシリコンターゲット（抵抗値０．０１
Ωｃｍ）を用い、基板とターゲット間の距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧力０．４Ｐ
ａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパルスＤＣスパ
ッタリング法により酸化シリコン膜を成膜する。膜厚は３００ｎｍとする。なお、シリコ
ンターゲットに代えて石英（好ましくは合成石英）を酸化シリコン膜の成膜のためのター
ゲットとして用いることができる。なお、スパッタガスとして酸素又は、酸素及びアルゴ
ンの混合ガスを用いて行う。
また、処理室内の残留水分を除去しつつ混合領域１１９及び欠陥を含む絶縁層１１６を成
膜することが好ましい。これは、酸化物半導体層１２１、混合領域１１９及び欠陥を含む
絶縁層１１６に水素、水酸基又は水分が含まれないようにするためである。
なお、混合領域１１９は、酸化シリコンに代えて、酸化窒化シリコン、酸化アルミニウム
、または酸化窒化アルミニウムなどを用いて形成してもよい。
次に、欠陥を含む絶縁層１１６と酸化物半導体層１２１が酸素過剰の混合領域１１９を介
して接した状態で１００℃乃至４００℃の加熱処理を行う。この加熱処理によって酸化物
半導体層１２１中に含まれる水素若しくは水分を酸素過剰の混合領域１１９、欠陥を含む
絶縁層１１６に拡散させることができる。欠陥を含む絶縁層１１６と酸化物半導体層１２
１との間に酸素過剰の混合領域１１９が設けられているため、島状の酸化物半導体層１２
１に含まれる水素、水酸基、及び水分等の不純物は、酸化物半導体層１２１から酸素過剰
の混合領域１１９へ、または酸素過剰の混合領域１１９を通過して欠陥を含む絶縁層１１
６へと拡散する。
酸化物半導体層１２１と欠陥を含む絶縁層１１６との間に設けられる、混合領域１１９は
酸素過剰であるため、酸素の未結合手を欠陥として多く含み、水素、水分、水酸基又は水
素化物などの不純物に対して束縛エネルギーが大きい。よって、酸素過剰の混合領域１１
９を設けることで、酸化物半導体層１２１に含まれる水素、水分、水酸基又は水素化物な
どの不純物が欠陥を含む絶縁層１１６に拡散し移動し易くなる。
さらに、上記不純物が一旦酸化物半導体層１２１から排除され欠陥を含む絶縁層１１６へ
拡散した後、再度酸化物半導体層１２１へ移動しようとする際は、酸素過剰の混合領域１
１９は、上記不純物を束縛して安定化させ、酸化物半導体層１２１への上記不純物の侵入
を防止する保護層（バリア層）として機能する。
このように、変動要因となる水素、水分、水酸基又は水素化物などの不純物を酸化物半導
体層１２１より排除することで、上記不純物が低減された酸化物半導体層１１２を得るこ
とができる。さらに、バリア層となる酸素過剰の混合領域１１９が欠陥を含む絶縁層１１
６に拡散した不純物が再度酸化物半導体層１１２に侵入することを防止することによって
、酸化物半導体層１１２中の不純物濃度を低減させた状態で維持することができる。
酸化物半導体層と欠陥を含む絶縁層との間に設けられる酸素過剰の混合領域、又は酸素過
剰の酸化物絶縁層は、酸素過剰であるため、酸素の未結合手を欠陥として多く含む欠陥を
含む。酸化物半導体層からこのような欠陥を含む絶縁層への水素の拡散について、水素原
子が酸化物半導体層（アモルファスＩＧＺＯ）内と欠陥を含む絶縁層（アモルファスＳｉ
Ｏｘ）内のどちらに存在しやすいかを計算した。
環境における水素原子の安定性を評価するために水素原子の束縛エネルギーＥ＿ｂｉｎｄ
を以下で定義し、評価を行った。Ｅ＿ｂｉｎｄ＝｛Ｅ（元の構造）＋Ｅ（Ｈ）｝−Ｅ（Ｈ
を付加した構造）。この束縛エネルギーＥ＿ｂｉｎｄが大きい方が水素原子は存在しやす
いといえる。Ｅ（元の構造）、Ｅ（Ｈ）、Ｅ（Ｈを付加した構造）はそれぞれ、元の構造
のエネルギー、水素原子のエネルギー、Ｈを付加した構造のエネルギーを表す。この束縛
エネルギーをアモルファスＩＧＺＯ、ダングリングボンド（以下、ＤＢと略す）無しのア
モルファスＳｉＯ２、ＤＢ有りのアモルファスＳｉＯｘを２種類、の計４つに対して計算
した。
計算には密度汎関数法のプログラムであるＣＡＳＴＥＰを用いた。密度汎関数の方法とし
て平面波基底擬ポテンシャル法を用い、汎関数はＬＤＡを用いた。カットオフエネルギー
は３００ｅＶを用いた。ｋ点は２×２×２のグリッドを用いた。
計算した構造に関して以下に記す。はじめに元の構造に関して以下に記す。アモルファス
ＩＧＺＯのユニットセルはＩｎを１２原子、Ｇａを１２原子、Ｚｎを１２原子、Ｏを４８
原子、計８４原子を含む。ＤＢ無しのアモルファスＳｉＯ２のユニットセルはＳｉを１６
原子、Ｏを３２原子、計４８原子を含む。ＤＢ有りのアモルファスＳｉＯｘ（１）は、Ｄ
Ｂの無いアモルファスＳｉＯ２からＯを抜き、上記Ｏと結合していたＳｉの内１つにＨを
結合させた構造である。つまり、Ｓｉを１６原子、Ｏを３１原子、Ｈを１原子、計４８原
子を含む。ＤＢ有りのアモルファスＳｉＯｘ（２）は、ＤＢの無いアモルファスＳｉＯ２
からＳｉを抜き、上記Ｓｉと結合していたＯの内３つにＨを結合させた構造である。つま
り、Ｓｉを１５原子、Ｏを３２原子、Ｈを３原子、計５０原子を含む。Ｈを付加した構造
は上記の４つの構造にＨを付加した構造である。尚、Ｈは、アモルファスＩＧＺＯではＯ
原子、ＤＢの無いアモルファスＳｉＯ２ではＳｉ、ＤＢ有りのアモルファスＳｉＯｘでは
ＤＢを有する原子に付加した。Ｈを計算した構造はユニットセル内にＨを一つ含む。なお
、各構造のセルサイズを表１にまとめた。
Figure 0005963825
計算結果を表２に示す。
Figure 0005963825
以上より、Ｓｉを抜き該Ｓｉと結合していたＯの内３つにＨを結合させたＤＢがある場合
のアモルファスＳｉＯｘ（２）が最も束縛エネルギーが大きく、次にＯを抜き該Ｏと結合
していたＳｉの内１つにＨを結合させたＳｉＯｘ（１）、次にＩＧＺＯ、最も小さいのが
ＤＢ無しのアモルファスＳｉＯ２の順となった。よって、水素は酸素過剰によるＤＢがあ
る場合のアモルファスＳｉＯｘ中のＤＢに結合した場合に最も安定となる。
よって、以下のような過程が考えられる。アモルファスＳｉＯｘは多量のＤＢが存在する
。従って、アモルファスＩＧＺＯ―アモルファスＳｉＯｘ界面に拡散する水素原子はアモ
ルファスＳｉＯｘ内のＤＢに捉えられる事で安定化する。よって、アモルファスＩＧＺＯ
内の水素原子はアモルファスＳｉＯｘ中のＤＢに移動する。
さらに、Ｓｉを抜くことでタングリングボンドを発生させた構造であるＤＢがある場合の
アモルファスＳｉＯｘ（２）が、Ｏを抜くことでタングリングボンドを発生させた構造で
あるＤＢがある場合のアモルファスＳｉＯｘ（１）より束縛エネルギーが大きいことから
、ＳｉＯｘにおいて、水素原子はＯと結合することでより安定する。
欠陥を含む絶縁層において、酸素の未結合手を欠陥として多く含む絶縁層であると、水素
に対する束縛エネルギーが大きくなるので、より酸化物半導体層から、水素若しくは水素
を含む不純物を、欠陥を含む絶縁層に拡散させることができる。従って、酸化物半導体層
と接する混合領域、又は酸化物絶縁層は、酸素過剰であることが好ましく、ＳｉＯ２＋ｘ
において好ましくはｘは０以上３未満であることが望ましい。
以上の工程で、水素及び水素化物の濃度が低減された酸化物半導体層１１２を有する薄膜
トランジスタ１１０を形成することができる（図１（Ｅ）参照）。このように水素や水分
などの不純物を極低濃度とすることによって、酸化物半導体層表層部のバックチャネル側
での寄生チャネルの発生を抑えることができる。
薄膜トランジスタ１１０は、酸化物半導体に含まれる水素が５×１０１９／ｃｍ３以下、
好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下として
、酸化物半導体に含まれる水素若しくはＯＨ基を除去し、キャリア濃度を５×１０１４／
ｃｍ３以下、好ましくは５×１０１２／ｃｍ３以下とした酸化物半導体層でチャネル形成
領域が形成される薄膜トランジスタとすることができる。
酸化物半導体のエネルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ま
しくは３ｅＶ以上として、ドナーを形成する水素等の不純物を極力低減させ、キャリア濃
度を１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下となるようにする
。
このように高純度化された酸化物半導体を、薄膜トランジスタ１１０のチャネル形成領域
に用いることで、チャネル幅が１０ｍｍの場合でさえも、ドレイン電圧が１Ｖ及び１０Ｖ
の場合において、ゲート電圧が−５Ｖから−２０Ｖの範囲において、ドレイン電流は１×
１０−１３Ａ以下となるように作用する。
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体膜中の水素及び水素化物の濃度を低減させることができる。また、酸
化物半導体層上に酸素過剰の混合領域を介して欠陥を含む絶縁層を設けることで酸化物半
導体層中の水素、水分等の不純物を、欠陥を含む絶縁層へ拡散させ酸化物半導体層の水素
及び水素化合物の濃度を低減させることができる。それにより酸化物半導体層の安定化を
図ることができる。
欠陥を含む絶縁層上に保護絶縁層を設けてもよい。本実施の形態では、保護絶縁層１０３
を欠陥を含む絶縁層１１６上に形成する。保護絶縁層１０３としては、窒化シリコン膜、
窒化酸化シリコン膜、または窒化アルミニウム膜などを用いる。
保護絶縁層１０３として、欠陥を含む絶縁層１１６まで形成された基板１００を１００℃
〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガスを
導入しシリコンターゲットを用いて窒化シリコン膜を成膜する。この場合においても、欠
陥を含む絶縁層１１６と同様に、処理室内の残留水分を除去しつつ保護絶縁層１０３を成
膜することが好ましい。
保護絶縁層１０３を形成する場合、保護絶縁層１０３の成膜時に１００℃〜４００℃に基
板１００を加熱することで、酸化物半導体層中に含まれる水素若しくは水分等の不純物を
、欠陥を含む絶縁層１１６に拡散させることができる。この場合、上記欠陥を含む絶縁層
１１６の形成後に加熱処理を行わなくてもよい。
欠陥を含む絶縁層１１６として酸化シリコン層を形成し、保護絶縁層１０３として窒化シ
リコン層を積層する場合、酸化シリコン層と窒化シリコン層を同じ処理室において、共通
のシリコンターゲットを用いて成膜することができる。先に酸素を含むスパッタガスを導
入して、処理室内に装着されたシリコンターゲットを用いて酸化シリコン層を形成し、次
にスパッタガスを窒素を含むスパッタガスに切り替えて同じシリコンターゲットを用いて
窒化シリコン層を成膜する。酸化シリコン層と窒化シリコン層とを大気に曝露せずに連続
して形成することができるため、酸化シリコン層表面に水素や水分などの不純物が吸着す
ることを防止することができる。この場合、欠陥を含む絶縁層１１６として酸化シリコン
層を形成し、保護絶縁層１０３として窒化シリコン層を積層した後、酸化物半導体層中に
含まれる水素若しくは水分を欠陥を含む絶縁層に拡散させるための加熱処理（温度１００
℃乃至４００℃）を行うとよい。
保護絶縁層の形成後、さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以
下での加熱処理を行ってもよい。この加熱処理は一定の加熱温度を保持して加熱してもよ
いし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温ま
での降温を複数回繰り返して行ってもよい。また、この加熱処理を、保護絶縁層の形成前
に、減圧下で行ってもよい。減圧下で加熱処理を行うと、加熱時間を短縮することができ
る。この加熱処理によって、ノーマリーオフとなる薄膜トランジスタを得ることができる
。よって半導体装置の信頼性を向上させることができる。
欠陥を含む絶縁層１１６に不純物を拡散させた後の加熱工程によって、不純物が酸化物半
導体層１１２へ再度移動したとしても、バリア層となる酸素過剰の混合領域１１９が上記
不純物の酸化物半導体層１１２への侵入を防止する。よって、酸化物半導体層１１２中の
不純物濃度を低減させた状態で維持することができる。
上記の工程は、液晶表示パネル、エレクトロルミネセンス表示パネル、電子インクを用い
た表示装置などのバックプレーン（薄膜トランジスタが形成された基板）の製造に用いる
ことができる。上記の工程は、４００℃以下の温度で行うことが可能なため、厚さが１ｍ
ｍ以下で、一辺が１ｍを超えるガラス基板を用いる製造工程に好適に適用することができ
る。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、
安定した電気的特性を有し信頼性の高い半導体装置を提供することができる。
（実施の形態２）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの他の例
を示す。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施
の形態を適用することができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は
省略する。
図２（Ａ）乃至（Ｄ）に半導体装置の断面構造の一例を示す。図２（Ａ）乃至（Ｄ）に示
す薄膜トランジスタ１３０は、ボトムゲート構造の一つであり逆スタガ型薄膜トランジス
タともいう。
図２（Ａ）乃至（Ｄ）に示す薄膜トランジスタ１３０は、絶縁表面を有する基板１００上
に、ゲート電極層１１１、ゲート絶縁層１０２、酸化物半導体層１３２、ソース電極層１
１５ａ、及びドレイン電極層１１５ｂを含む。また、薄膜トランジスタ１３０を覆い、酸
化物半導体層１３２に接して酸素過剰な酸化物絶縁層１３９が設けられ、酸素過剰な酸化
物絶縁層１３９上に欠陥を含む絶縁層１１６が形成されている。さらに欠陥を含む絶縁層
１１６上に保護絶縁層１０３が積層されている。
酸素過剰な酸化物絶縁層１３９、欠陥を含む絶縁層１１６は、水素や水分（水素原子や、
Ｈ２Ｏなど水素原子を含む化合物）に対して束縛エネルギーが大きく、酸素過剰な酸化物
絶縁層１３９、欠陥を含む絶縁層１１６において該不純物は安定化するため、酸化物半導
体層１２１から、酸素過剰な酸化物絶縁層１３９、欠陥を含む絶縁層１１６へ該不純物を
拡散させ、該不純物を酸化物半導体層１３２から排除することができる。さらに、酸素過
剰な酸化物絶縁層１３９が欠陥を含む絶縁層１１６に拡散した不純物に対するバリア層と
なり、該不純物が再度酸化物半導体層１３２に侵入することを防止するため、酸化物半導
体層１３２中の不純物濃度は低減された状態で維持されることができる。従って、変動要
因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物が低減さ
れた酸化物半導体層１３２を用いた薄膜トランジスタ１３０は安定した電気的特性を有す
る信頼性の高い薄膜トランジスタとなる。
酸素過剰な酸化物絶縁層１３９としては、酸化シリコン層（ＳｉＯ２＋ｘ、好ましくはｘ
は０以上３未満）を用いることができる。酸素過剰な酸化物絶縁層１３９は、膜厚０．１
ｎｍ乃至３０ｎｍ（好ましくは２ｎｍ乃至１０ｎｍ）とすればよい。
また、薄膜トランジスタ１３０はシングルゲート構造の薄膜トランジスタを用いて説明し
たが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図２（Ａ）乃至（Ｄ）を用い、基板１００上に薄膜トランジスタ１３０を作製する
工程を説明する。
まず、絶縁表面を有する基板１００上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層１１１を形成する。
次いで、ゲート電極層１１１上にゲート絶縁層１０２を形成する。ゲート絶縁層１０２は
、ゲート電極層１１１側から窒化シリコン層と酸化シリコン層の積層構造を用いることが
できる。
次いで、ゲート絶縁層１０２上に、酸化物半導体膜を形成し、第２のフォトリソグラフィ
工程により島状の酸化物半導体層１２１に加工する。本実施の形態では、酸化物半導体膜
をしてＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタリング法により成
膜する。
次いで、ゲート絶縁層１０２、及び酸化物半導体層１２１上に、導電膜を形成する。第３
のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッチン
グを行ってソース電極層１１５ａ、ドレイン電極層１１５ｂを形成した後、レジストマス
クを除去する（図２（Ａ）参照）。
次いで、ゲート絶縁層１０２、酸化物半導体層１２１、ソース電極層１１５ａ、及びドレ
イン電極層１１５ｂ上に、酸素過剰の酸化物絶縁層１３９を形成する（図２（Ｂ）参照）
。本実施の形態では、酸化物半導体層１２１がソース電極層１１５ａ、ドレイン電極層１
１５ｂと重ならない領域において、酸化物半導体層１２１と酸素過剰の酸化物絶縁層１３
９とが接するように形成する。
本実施の形態では、酸素過剰の酸化物絶縁層１３９として、ソース電極層１１５ａ、及び
ドレイン電極層１１５ｂまで形成された基板１００を室温又は１００℃未満の温度に加熱
し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入しシリコンターゲッ
トを用いて、酸化シリコン層（ＳｉＯ２＋ｘ、好ましくはｘは０以上３未満）を成膜する
。酸素過剰の酸化物絶縁層１３９は、膜厚０．１ｎｍ乃至３０ｎｍ（好ましくは２ｎｍ乃
至１０ｎｍ）とすればよい。
酸素過剰の酸化物絶縁層１３９を成膜する際に用いるスパッタガスは水素、水、水酸基又
は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガス
を用いることが好ましい。
例えば、純度が６Ｎであり、ボロンがドープされたシリコンターゲット（抵抗値０．０１
Ωｃｍ）を用い、基板とターゲット間の距離（Ｓ−Ｔ間距離）を８９ｍｍ、圧力０．４Ｐ
ａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパルスＤＣスパ
ッタリング法により酸化シリコン層を成膜する。なお、シリコンターゲットに代えて石英
（好ましくは合成石英）を、酸化シリコン層を成膜するためのターゲットとして用いるこ
ともできる。なお、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて
行う。
なお、酸素過剰の酸化物絶縁層１３９は、酸化シリコン層に代えて、酸化窒化シリコン層
、酸化アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。
次に、大気に触れることなく、酸素過剰の酸化物絶縁層１３９上に欠陥を含む絶縁層１１
６を形成する。
本実施の形態では、島状の酸化物半導体層１２１、ソース電極層１１５ａ、ドレイン電極
層１１５ｂ、酸素過剰の酸化物絶縁層１３９まで形成された基板１００を室温又は１００
℃未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入
しシリコンターゲットを用いて、欠陥を含む絶縁層１１６を成膜する。酸素過剰の酸化物
絶縁層１３９及び欠陥を含む絶縁層１１６は、同じ処理室及びターゲットを用いて形成し
てもよい。
欠陥を含む絶縁層１１６を、成膜する際に用いるスパッタガスも水素、水、水酸基又は水
素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用
いることが好ましい。
酸素過剰の酸化物絶縁層１３９、欠陥を含む絶縁層１１６を成膜する処理室内の残留水分
を除去しつつ酸素過剰の酸化物絶縁層１３９、又は欠陥を含む絶縁層１１６を成膜するこ
とが好ましい。これは酸化物半導体層１２１、酸素過剰の酸化物絶縁層１３９、及び欠陥
を含む絶縁層１１６に水素、水酸基又は水分が含まれないようにするためである。
なお、欠陥を含む絶縁層１１６は、酸化シリコン層に代えて、酸化窒化シリコン層、酸化
アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。また、欠陥
を含む絶縁層１１６として、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層
、窒化酸化アルミニウム層などを用いてもよい。
次に、欠陥を含む絶縁層１１６と酸化物半導体層１２１とを酸素過剰の酸化物絶縁層１３
９を間に有し、接した状態で１００℃乃至４００℃の加熱処理を行う。この加熱処理によ
って酸化物半導体層１２１中に含まれる水素若しくは水分を酸素過剰の酸化物絶縁層１３
９、欠陥を含む絶縁層１１６に拡散させることができる。間に設けられた酸素過剰の酸化
物絶縁層１３９のため、島状の酸化物半導体層１２１に含まれる水素、水酸基、及び水分
等の不純物は、酸化物半導体層１２１から酸素過剰の酸化物絶縁層１３９に、または酸素
過剰の酸化物絶縁層１３９を通過して欠陥を含む絶縁層１１６に拡散する。
酸化物半導体層１２１と欠陥を含む絶縁層１１６との間に設けられる、酸素過剰の酸化物
絶縁層１３９は、酸素の未結合手を欠陥として多く含み、水素、水分、水酸基又は水素化
物などの不純物に対して束縛エネルギーが大きい。よって、酸素過剰の酸化物絶縁層１３
９を設けることで、酸化物半導体層１２１に含まれる水素、水分、水酸基又は水素化物な
どの不純物が欠陥を含む絶縁層１１６に拡散し移動し易くなる。
さらに、酸素過剰の酸化物絶縁層１３９は、一旦酸化物半導体層１２１から排除され欠陥
を含む絶縁層１１６へ拡散した上記不純物が再度酸化物半導体層へ移動しようとする際は
、上記不純物を束縛して安定化させ、酸化物半導体層への侵入を防止する保護層（バリア
層）として機能する。
このように、変動要因となる水素、水分、水酸基又は水素化物などの不純物を酸化物半導
体層より排除して、上記不純物が低減された酸化物半導体層１２１を得ることができる。
さらに、バリア層となる酸素過剰の酸化物絶縁層１３９が欠陥を含む絶縁層１１６に拡散
した不純物が再度酸化物半導体層１２１に侵入することを防止することによって、酸化物
半導体層１２１中の不純物濃度を低減させた状態で維持することができる。
次いで、保護絶縁層１０３を欠陥を含む絶縁層１１６上に形成する。保護絶縁層１０３と
しては、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、窒化酸化アルミニ
ウム層などを用いることができる。本実施の形態では、保護絶縁層１０３として、欠陥を
含む絶縁層１１６まで形成された基板１００を１００℃〜４００℃の温度に加熱し、水素
及び水分が除去された高純度窒素を含むスパッタガスを導入しシリコンターゲットを用い
て窒化シリコン層を成膜する。
以上の工程で、水素や水分などの不純物を排除し、水素及び水分等の不純物を極低濃度に
維持することによって、酸化物半導体層１３２表層部のバックチャネル側での寄生チャネ
ルの発生を抑えることができる。
従って水素及び水素化物等の不純物濃度が低減された酸化物半導体層１３２を有する薄膜
トランジスタ１３０を形成することができる（図２（Ｄ）参照）。
また、欠陥を含む絶縁層１１６に不純物を拡散させた後の工程における加熱処理によって
、不純物が酸化物半導体層１３２へ再度移動したとしても、バリア層となる酸素過剰の酸
化物絶縁層１３９が上記不純物の酸化物半導体層１３２への侵入を防止する。よって、酸
化物半導体層１３２中の不純物濃度を低減させた状態で維持することができる。
薄膜トランジスタ１３０は、酸化物半導体に含まれる水素が５×１０１９／ｃｍ３以下、
好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下として
、酸化物半導体に含まれる水素若しくはＯＨ基を除去し、キャリア濃度を５×１０１４／
ｃｍ３以下、好ましくは５×１０１２／ｃｍ３以下とした酸化物半導体層１３２でチャネ
ル形成領域が形成される薄膜トランジスタ１３０とすることができる。
酸化物半導体のエネルギーギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ま
しくは３ｅＶ以上として、ドナーを形成する水素等の不純物を極力低減させ、キャリア濃
度を１×１０１４／ｃｍ３以下、好ましくは１×１０１２／ｃｍ３以下となるようにする
。
このように高純度化された酸化物半導体を、薄膜トランジスタ１３０のチャネル形成領域
に用いることで、チャネル幅が１０ｍｍの場合でさえも、ドレイン電圧が１Ｖ及び１０Ｖ
の場合において、ゲート電圧が−５Ｖから−２０Ｖの範囲において、ドレイン電流は１×
１０−１３Ａ以下となるように作用する。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、
安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
（実施の形態３）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの他の例
を示す。
本実施の形態の半導体装置及び半導体装置の作製方法の一形態を、図３を用いて説明する
。
図３（Ａ）乃至（Ｅ）に半導体装置の断面構造の一例を示す。図３（Ａ）乃至（Ｅ）に示
す薄膜トランジスタ１６０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれ
るボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
また、薄膜トランジスタ１６０においてシングルゲート構造の薄膜トランジスタを用いて
説明するが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トラ
ンジスタも形成することができる。
以下、図３（Ａ）乃至（Ｅ）を用い、基板１５０上に薄膜トランジスタ１６０を作製する
工程を説明する。
まず、絶縁表面を有する基板１５０上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層１５１を形成する。なお、レジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減させることができる。
また、ゲート電極層１５１の材料は、モリブデン、チタン、クロム、タンタル、タングス
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とす
る合金材料を用いて、単層で又は積層して形成することができる。
次いで、ゲート電極層１５１上にゲート絶縁層１５２を形成する。
本実施の形態では、ゲート絶縁層１５２としてプラズマＣＶＤ法により膜厚１００ｎｍの
酸化窒化シリコン層を形成する。
次いで、ゲート絶縁層１５２上に、酸化物半導体膜を形成し、第２のフォトリソグラフィ
工程により島状の酸化物半導体層１７１に加工する。本実施の形態では、酸化物半導体膜
をＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタリング法により成膜す
る。
減圧状態に保持された処理室内に基板を保持し、基板を４００℃未満の温度に加熱する。
そして、処理室内の残留水分を除去しつつ、水素及び水分が除去されたスパッタガスを導
入し、金属酸化物をターゲットとして基板１５０上に酸化物半導体膜を成膜する。処理室
内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば
、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好まし
い。また、排気手段としては、ターボポンプにコールドトラップを加えたものであっても
よい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、Ｈ２Ｏなど水素
原子を含む化合物や、炭素原子を含む化合物等が排気されるため、当該成膜室で成膜した
酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティ
クル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体
膜は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により
適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
次いで、ゲート絶縁層１５２、及び酸化物半導体層１７１上に、欠陥を含む絶縁層１７３
を形成する。欠陥を含む絶縁層１７３の形成工程において、酸化物半導体層１７１と欠陥
を含む絶縁層１７３との間に酸素過剰の混合領域１７９を形成する（図３（Ｂ）参照）。
混合領域１７９は、酸化物半導体層１７１及び積層する欠陥を含む絶縁層１７３に含まれ
る材料の混合領域１７９であり、酸化物半導体層１７１と欠陥を含む絶縁層１７３の界面
を明確にしないことで、より酸化物半導体層１７１から欠陥を含む絶縁層１７３への水素
の拡散が容易になる。例えば、欠陥を含む絶縁層１７３として酸化シリコン層を用いる場
合、混合領域１７９には、酸素、シリコン、及び酸化物半導体層１７１に含まれる金属元
素が少なくとも一種類以上が含まれる。
本実施の形態のように、欠陥を含む絶縁層１７３として酸化シリコン、酸化物半導体とし
てＩｎ−Ｇａ−Ｚｎ−Ｏ系膜を用いる場合、混合領域１７９には、Ｉｎ、Ｇａ、及びＺｎ
のうち少なくとも一種以上の金属元素と、シリコン、及び酸素が含まれる。
混合領域１７９は、膜厚０．１ｎｍ乃至３０ｎｍ（好ましくは２ｎｍ乃至１０ｎｍ）とす
ればよい。混合領域１７９の膜厚は、欠陥を含む絶縁層１７３を形成する際のスパッタリ
ング法の成膜条件によって制御することができる。スパッタリング法の電源のパワーをよ
り強く、基板とターゲット間の距離をより近くすれば、混合領域１７９を厚く形成するこ
とができる。また、より強いパワーでスパッタリング法を行うことによって、酸化物半導
体層１７１表面に付着した吸着水等を除去することもできる。
混合領域１７９を酸化物半導体層１７１と欠陥を含む絶縁層１７３との間に設けることに
よって、上記酸化物半導体層１７１に含まれる水素原子や、Ｈ２Ｏなど水素原子を含む化
合物や、炭素原子を含む化合物等の欠陥を含む絶縁層１７３へより拡散し易くなる。
混合領域１７９は酸素過剰とする必要があるため、混合領域１７９の形成時には酸素を多
く含むスパッタガスを用い、混合領域１７９の形成後はスパッタガス中の酸素量を変化さ
せる調整を行って欠陥を含む絶縁層１７３を形成してもよい。
よって、欠陥を含む絶縁層１７３は、酸化シリコン層に代えて、酸化窒化シリコン層、酸
化アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。また、欠
陥を含む絶縁層１７３として、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム
層、窒化酸化アルミニウム層などを用いてもよい。
本実施の形態では、島状の酸化物半導体層１７１まで形成された基板１００を室温又は１
００℃未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを
導入し、シリコンターゲットを用いて、酸素過剰の混合領域１７９、及び酸化シリコン層
を成膜する。
欠陥を含む絶縁層１７３を、成膜する際に用いるスパッタガスには水素、水、水酸基又は
水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを
用いることが好ましい。
例えば、純度が６Ｎであり、ボロンがドープされたシリコンターゲット（抵抗値０．０１
Ωｃｍ）を用い、基板とターゲット間の距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧力０．４Ｐ
ａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパルスＤＣスパ
ッタリング法により酸化シリコン膜を成膜する。膜厚は３００ｎｍとする。なお、シリコ
ンターゲットに代えて石英（好ましくは合成石英）を酸化シリコン膜の成膜のためのター
ゲットとして用いることができる。なお、スパッタガスとして酸素又は、酸素及びアルゴ
ンの混合ガスを用いて行う。
この場合、処理室内の残留水分を除去しつつ混合領域１７９及び欠陥を含む絶縁層１７３
を成膜することが好ましい。これは酸化物半導体層１７１、混合領域１７９及び欠陥を含
む絶縁層１７３に水素、水酸基又は水分が含まれないようにするためである。
なお、混合領域１７９は、酸化シリコンに代えて、酸化窒化シリコン、酸化アルミニウム
、または酸化窒化アルミニウムなどを用いて形成してもよい。
次に、欠陥を含む絶縁層１７３と酸化物半導体層１７１が酸素過剰の混合領域１７９を介
して接した状態で１００℃乃至４００℃の加熱処理を行う。この加熱処理によって酸化物
半導体層１７１中に含まれる水素若しくは水分を酸素過剰の混合領域１７９、欠陥を含む
絶縁層１７３に拡散させることができる。欠陥を含む絶縁層１７３と酸化物半導体層１７
１との間に、酸素過剰の混合領域１７９が設けられているため、島状の酸化物半導体層１
７１に含まれる水素、水酸基、及び水分等の不純物は、酸化物半導体層１７１から酸素過
剰の混合領域１７９へ、または酸素過剰の混合領域１７９を通過して欠陥を含む絶縁層１
７３へと拡散する。
酸化物半導体層１７１と欠陥を含む絶縁層１７３との間に設けられる、混合領域１７９は
酸素過剰であるため、酸素の未結合手を欠陥として多く含み、水素、水分、水酸基又は水
素化物などの不純物に対して束縛エネルギーが大きい。よって、酸素過剰の混合領域１７
９を設けることで、酸化物半導体層１７１に含まれる水素、水分、水酸基又は水素化物な
どの不純物が欠陥を含む絶縁層１７３に拡散し移動し易くなる。
さらに、上記不純物が一旦酸化物半導体層１７１から排除され欠陥を含む絶縁層１７３へ
拡散した後、再度酸化物半導体層１７１へ移動しようとする際、酸素過剰の混合領域１７
９は、上記不純物を束縛して安定化させ、酸化物半導体層１７１への侵入を防止する保護
層（バリア層）として機能する。
このように、変動要因となる水素、水分、水酸基又は水素化物などの不純物を酸化物半導
体層１７１より排除することで、上記不純物が低減された酸化物半導体層１６２を得るこ
とができる。さらに、バリア層となる酸素過剰の混合領域１７９が欠陥を含む絶縁層１７
３に拡散した不純物が再度酸化物半導体層１６２に侵入することを防止することによって
、酸化物半導体層１６２中の不純物濃度を低減させた状態で維持することができる。
以上の工程で、水素及び水素化物の濃度が低減された酸化物半導体層１６２を形成するこ
とができる。
また、実施の形態２のように、酸素過剰の混合領域の代わりに酸素過剰の酸化物絶縁層を
設ける構成としてもよい。酸素過剰の酸化物絶縁層も酸素過剰の混合領域と同様の効果を
奏する。
欠陥を含む絶縁層１７３上に第３のフォトリソグラフィ工程によりレジストマスクを形成
し、選択的にエッチングを行って欠陥を含む絶縁層１６６を形成した後、レジストマスク
を除去する（図３（Ｃ）参照）。
次いで、ゲート絶縁層１５２、酸化物半導体層１６２、及び欠陥を含む絶縁層１６６上に
、導電膜を形成した後、第４のフォトリソグラフィ工程によりレジストマスクを形成し、
選択的にエッチングを行ってソース電極層１６５ａ、ドレイン電極層１６６ｂを形成した
後、レジストマスクを除去する。
ソース電極層１６５ａ、ドレイン電極層１６５ｂの材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔ
ａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上
述した元素を組み合わせた合金等が挙げられる。また、金属導電膜は、単層構造でも、２
層以上の積層構造としてもよい。
以上の工程で、水素及び水素化物の濃度が低減された酸化物半導体層１６２を有する薄膜
トランジスタ１６０を形成することができる（図３（Ｄ）参照）。
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体膜中の水素及び水素化物の濃度を低減させることができる。また、酸
化物半導体層上に酸素過剰の混合領域を介して欠陥を含む絶縁層を設けることで酸化物半
導体層中の水素、水分等の不純物を、欠陥を含む絶縁層へ拡散させ酸化物半導体層の水素
及び水素化合物の濃度を低減させることができる。それにより酸化物半導体層の安定化を
図ることができる。
また、欠陥を含む絶縁層１７３に不純物を拡散させた後の工程における加熱処理によって
、不純物が酸化物半導体層１６２へ再度移動したとしても、バリア層となる酸素過剰の混
合領域１７９が上記不純物の酸化物半導体層１６２への侵入を防止する。よって、酸化物
半導体層１６２中の不純物濃度を低減させた状態で維持することができる。
欠陥を含む層上に保護絶縁層を設けてもよい。本実施の形態では、保護絶縁層１５３を欠
陥を含む絶縁層１６６、ソース電極層１６５ａ、ドレイン電極層１６５ｂ上に形成する。
保護絶縁層１５３としては、窒化シリコン膜、窒化酸化シリコン膜、または窒化アルミニ
ウム膜などを用いる。本実施の形態では、保護絶縁層１５３を、窒化シリコン膜を用いて
形成する（図３（Ｅ）参照）。
なお、ソース電極層１６５ａ、ドレイン電極層１６５ｂ、欠陥を含む絶縁層１６６上にさ
らに酸化物絶縁層を形成し、該酸化物絶縁層上に保護絶縁層１５３を積層してもよい。ま
た、保護絶縁層１５３上に平坦化絶縁層を形成してもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、
安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
（実施の形態４）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの他の例
を示す。
本実施の形態の半導体装置及び半導体装置の作製方法の一形態を、図４を用いて説明する
。
また、薄膜トランジスタ１９０はシングルゲート構造の薄膜トランジスタを用いて説明す
るが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図４（Ａ）乃至（Ｃ）を用い、基板１４０上に薄膜トランジスタ１９０を作製する
工程を説明する。
まず、絶縁表面を有する基板１４０上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層１８１を形成する。本実施の形態では、ゲート電極層１８１とし
て、膜厚１５０ｎｍのタングステン膜を、スパッタリング法を用いて形成する。
次いで、ゲート電極層１８１上にゲート絶縁層１４２を形成する。本実施の形態では、ゲ
ート絶縁層１４２としてプラズマＣＶＤ法により膜厚１００ｎｍの酸化窒化シリコン層を
形成する。
次いで、ゲート絶縁層１４２に、導電膜を形成し、第２のフォトリソグラフィ工程により
導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極層１９５ａ
、ドレイン電極層１９５ｂを形成した後、レジストマスクを除去する。
次に酸化物半導体膜を形成し、第３のフォトリソグラフィ工程により島状の酸化物半導体
層１４１に加工する（図４（Ａ）参照）。本実施の形態では、酸化物半導体膜としてＩｎ
−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタリング法により成膜する。
酸化物半導体膜は、減圧状態に保持された処理室内に基板を保持し、基板を４００℃未満
の温度に加熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除去された
スパッタガスを導入し、金属酸化物をターゲットとして基板１４０上に酸化物半導体膜を
成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが
好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用
いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加え
たものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や
、Ｈ２Ｏなど水素原子を含む化合物や、炭素原子を含む化合物等が排気されるため、当該
成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティ
クル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体
膜は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により
適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
次いで、ゲート絶縁層１４２、酸化物半導体層１４１、ソース電極層１９５ａ、及びドレ
イン電極層１９５ｂ上に、欠陥を含む絶縁層１９６を形成する。欠陥を含む絶縁層１９６
の形成工程において、酸化物半導体層１４１と欠陥を含む絶縁層１９６との間に酸素過剰
の混合領域１９９を形成する。
混合領域１９９は、酸化物半導体層１９２及び積層する欠陥を含む絶縁層１９６に含まれ
る材料の混合領域１９９であり、酸化物半導体層１９２と欠陥を含む絶縁層１９６の界面
を明確にしないことで、より酸化物半導体層１９２から欠陥を含む絶縁層１９６への水素
の拡散が容易になる。例えば、欠陥を含む絶縁層１９６として酸化シリコン層を用いる場
合、混合領域１９９には、酸素、シリコン、及び酸化物半導体層１９２に含まれる金属元
素が少なくとも一種類以上含まれる。
本実施の形態のように、欠陥を含む絶縁層１９６として酸化シリコン、酸化物半導体とし
てＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物を用いる場合、混合領域１９９には、Ｉｎ、Ｇａ、及び
Ｚｎのうち少なくとも一種以上の金属元素と、酸素、及びシリコンが含まれる。
混合領域１９９は、膜厚０．１ｎｍ乃至３０ｎｍ（好ましくは２ｎｍ乃至１０ｎｍ）とす
ればよい。混合領域１９９の膜厚は、欠陥を含む絶縁層１９６を形成する際のスパッタリ
ング法の成膜条件によって制御することができる。スパッタリング法の電源のパワーをよ
り強く、基板とターゲット間の距離をより近くすれば、混合領域１９９を厚く形成するこ
とができる。また、より強いパワーでスパッタリング法を行うことによって、酸化物半導
体層１４１表面に付着した吸着水等を除去することもできる。
混合領域１９９を酸化物半導体層１４１と欠陥を含む絶縁層１９６との間に設けることに
よって、上記酸化物半導体層１４１に含まれる水素原子や、Ｈ２Ｏなど水素原子を含む化
合物や、炭素原子を含む化合物等が欠陥を含む絶縁層１９６へのより拡散し易くなる。
混合領域１９９は酸素過剰とする必要があるため、混合領域１９９の形成時には酸素を多
く含むスパッタガスを用い、混合領域１９９の形成後はスパッタガス中の酸素量を変化さ
せる調整を行って欠陥を含む絶縁層１９６を形成してもよい。
よって、欠陥を含む絶縁層１９６は、酸化シリコン層に代えて、酸化窒化シリコン層、酸
化アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。また、欠
陥を含む絶縁層１９６として、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム
層、窒化酸化アルミニウム層などを用いてもよい。
本実施の形態では、島状の酸化物半導体層１４１、ソース電極層１９５ａ、ドレイン電極
層１９５ｂまで形成された基板１４０を室温又は１００℃未満の温度に加熱し、水素及び
水分が除去された高純度酸素を含むスパッタガスを導入し、シリコンターゲットを用いて
、酸素過剰の混合領域１９９、及び酸化シリコン層を成膜する。
欠陥を含む絶縁層１９６を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水
素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用
いることが好ましい。
例えば、純度が６Ｎであり、ボロンがドープされたシリコンターゲット（抵抗値０．０１
Ωｃｍ）を用い、基板とターゲット間の距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧力０．４Ｐ
ａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパルスＤＣスパ
ッタリング法により酸化シリコン膜を成膜する。膜厚は３００ｎｍとする。なお、シリコ
ンターゲットに代えて石英（好ましくは合成石英）を酸化シリコン膜の成膜のためのター
ゲットとして用いることができる。なお、スパッタガスとして酸素又は、酸素及びアルゴ
ンの混合ガスを用いて行う。
この場合、処理室内の残留水分を除去しつつ混合領域１９９及び欠陥を含む絶縁層１９６
を成膜することが好ましい。これは、酸化物半導体層１４１、混合領域１９９及び欠陥を
含む絶縁層１９６に水素、水酸基又は水分が含まれないようにするためである。
なお、混合領域１９９は、酸化シリコンに代えて、酸化窒化シリコン、酸化アルミニウム
、または酸化窒化アルミニウムなどを用いて形成してもよい。
次いで、保護絶縁層１８３を欠陥を含む絶縁層１９６上に形成する。保護絶縁層１８３と
しては、窒化シリコン膜、窒化酸化シリコン膜、または窒化アルミニウム膜などを用いる
。保護絶縁層１８３として、欠陥を含む絶縁層１９６まで形成された基板１４０を１００
℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を含むスパッタガス
を導入しシリコンターゲットを用いて窒化シリコン膜を成膜する。
本実施の形態では、保護絶縁層１８３の成膜時に１００℃〜４００℃で基板１４０の加熱
処理を行う。
この加熱処理によって酸化物半導体層１４１中に含まれる水素若しくは水分を酸素過剰の
混合領域１９９、欠陥を含む絶縁層１９６に拡散させることができる。間に設けられた酸
素過剰の混合領域１９９のため、島状の酸化物半導体層１４１に含まれる水素、水酸基又
水分等の不純物は、酸化物半導体層１４１から酸素過剰の混合領域１９９に、または酸素
過剰の混合領域１９９を通過して欠陥を含む絶縁層１９６に拡散する。
酸化物半導体層１４１と欠陥を含む絶縁層１９６との間に設けられる、混合領域１９９は
酸素過剰であるため、酸素の未結合手を欠陥として多く含み、水素、水分、水酸基又は水
素化物などの不純物に対して束縛エネルギーが大きい。よって、酸素過剰の混合領域１９
９を設けることで、酸化物半導体層１４１に含まれる水素、水分、水酸基又は水素化物な
どの不純物が欠陥を含む絶縁層１９６に拡散し移動し易くなる。
さらに、酸素過剰の混合領域１９９は、一旦酸化物半導体層１４１から排除され欠陥を含
む絶縁層１９６へ拡散した上記不純物が再度酸化物半導体層へ移動しようとする際は、上
記不純物を束縛して安定化させ、酸化物半導体層への侵入を防止する保護層（バリア層）
として機能する。
このように、変動要因となる水素、水分、水酸基又は水素化物などの不純物を酸化物半導
体層より排除して、上記不純物が低減された酸化物半導体層１９２を得ることができる。
さらに、バリア層となる酸素過剰の混合領域１９９が欠陥を含む絶縁層１９６に拡散した
不純物が再度酸化物半導体層１９２に侵入することを防止することによって、酸化物半導
体層１９２中の不純物濃度を低減させた状態で維持することができる。
以上の工程で、水素及び水素化物の濃度が低減された酸化物半導体層１９２を有する薄膜
トランジスタ１９０を形成することができる（図４（Ｃ）参照）。
また、実施の形態２のように、酸素過剰の混合領域の代わりに酸素過剰の酸化物絶縁層を
設ける構成としてもよい。酸素過剰の酸化物絶縁層も酸素過剰の混合領域と同様の効果を
奏する。
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。また、酸化
物半導体層上に酸素過剰の混合領域を介して欠陥を含む絶縁層を設けることで酸化物半導
体層中の水素、水分等の不純物を、欠陥を含む絶縁層へ拡散させ酸化物半導体層の水素及
び水素化合物の濃度を低減することができる。それにより酸化物半導体層の安定化を図る
ことができる。
また、欠陥を含む絶縁層１９６に不純物を拡散させた後の工程における加熱処理によって
、不純物が酸化物半導体層１９２へ再度移動したとしても、バリア層となる酸素過剰の混
合領域１９９が上記不純物の酸化物半導体層１９２への侵入を防止する。よって、酸化物
半導体層１９２中の不純物濃度を低減させた状態で維持することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、
安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
（実施の形態５）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの他の例
を示す。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施
の形態と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明
は省略する。
本実施の形態の半導体装置及び半導体装置の作製方法の一形態を図５を用いて説明する。
図５（Ａ）乃至（Ｅ）に半導体装置の断面構造の一例を示す。図５（Ａ）乃至（Ｅ）に示
す薄膜トランジスタ３１０は、ボトムゲート構造の一つであり逆スタガ型薄膜トランジス
タともいう。
また、薄膜トランジスタ３１０はシングルゲート構造の薄膜トランジスタを用いて説明す
るが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図５（Ａ）乃至（Ｅ）を用い、基板３００上に薄膜トランジスタ３１０を作製する
工程を説明する。
まず、絶縁表面を有する基板３００上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層３１１を形成する。なお、レジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
絶縁表面を有する基板３００に使用することができる基板に大きな制限はないが、少なく
とも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。バリウムホ
ウケイ酸ガラスやアルミノホウケイ酸ガラスなどからなるガラス基板を用いることができ
る。
また、ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上
のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、ア
ルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている
。酸化ホウ素と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐
熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いること
が好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。
下地膜となる絶縁膜を基板３００とゲート電極層３１１との間に設けてもよい。下地膜は
、基板３００からの不純物元素の拡散を防止する機能があり、窒化シリコン層、酸化シリ
コン層、窒化酸化シリコン層、又は酸化窒化シリコン層から選ばれた一又は複数の膜によ
る積層構造により形成することができる。
また、ゲート電極層３１１の材料は、モリブデン、チタン、クロム、タンタル、タングス
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とす
る合金材料を用いて、単層で又は積層して形成することができる。
例えば、ゲート電極層３１１の２層の積層構造としては、アルミニウム層上にモリブデン
層が積層された２層の積層構造、銅層上にモリブデン層が積層された２層の積層構造、銅
層上に窒化チタン層若しくは窒化タンタル層が積層された２層の積層構造、窒化チタン層
上にモリブデン層が積層された２層の積層構造、又は窒化タングステン層上にタングステ
ン層が積層された２層の積層構造とすることが好ましい。３層の積層構造としては、タン
グステン層または窒化タングステン層と、アルミニウムとシリコンの合金またはアルミニ
ウムとチタンの合金層と、窒化チタン層またはチタン層とを積層した積層とすることが好
ましい。
次いで、ゲート電極層３１１上にゲート絶縁層３０２を形成する。
ゲート絶縁層３０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコ
ン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層
、又は酸化ハフニウム層を単層で又は積層して形成することができる。例えば、成膜ガス
として、ＳｉＨ４、酸素及び窒素を用いてプラズマＣＶＤ法により酸化窒化シリコン層を
形成すればよい。ゲート絶縁層３０２の膜厚は、１００ｎｍ以上５００ｎｍ以下とし、積
層の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１の
ゲート絶縁層上に膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とする。
本実施の形態では、ゲート絶縁層３０２としてプラズマＣＶＤ法により膜厚１００ｎｍの
酸化窒化シリコン層を形成する。
次いで、ゲート絶縁層３０２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜３３
０を形成する。
なお、酸化物半導体膜３３０をスパッタ法により成膜する前に、アルゴンガスを導入して
プラズマを発生させる逆スパッタを行い、ゲート絶縁層３０２の表面に付着しているゴミ
を除去することが好ましい。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを
用いてもよい。
酸化物半導体膜３３０としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、
Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａ
ｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系
、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。本実施の形態では、酸化物半導体
膜３３０をＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパッタ法により成膜
する。この段階での断面図が図５（Ａ）に相当する。また、酸化物半導体膜３３０は、希
ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン
）及び酸素雰囲気下においてスパッタ法により形成することができる。また、スパッタリ
ング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成
膜を行いてもよい。
酸化物半導体膜３３０をスパッタリング法で作製するためのターゲットとして、酸化亜鉛
を主成分とする金属酸化物のターゲットを用いることができる。また、金属酸化物のター
ゲットの他の例としては、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲット（組成比と
して、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）を用いることがで
きる。また、Ｉｎ、Ｇａ、及びＺｎを含む金属酸化物ターゲットとして、Ｉｎ２Ｏ３：Ｇ
ａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］、又はＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝
１：１：４［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。金属酸化
物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下
である。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体
膜は緻密な膜となる。
酸化物半導体膜３３０を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素
化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用い
ることが好ましい。
減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好
ましくは２００℃以上４００℃以下とする。基板を加熱しながら成膜することにより、成
膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリ
ングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素及び水分が
除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板３００上に酸化物
半導体膜３３０を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポン
プを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメー
ションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコール
ドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例
えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含
む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純
物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ
、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用さ
れる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティ
クル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体
膜は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により
適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
次いで、酸化物半導体膜３３０を第２のフォトリソグラフィ工程により島状の酸化物半導
体層に加工する。また、島状の酸化物半導体層を形成するためのレジストマスクをインク
ジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマ
スクを使用しないため、製造コストを低減できる。
次いで、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半
導体層の脱水化または脱水素化を行うことができる。第１の加熱処理の温度は、４００℃
以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処
理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０
℃において１時間の加熱処理を行った後、大気に触れることなく、酸化物半導体層への水
や水素の再混入を防ぎ、酸化物半導体層３３１を得る（図５（Ｂ）参照）。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱
輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ
Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライ
ドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧
水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置
である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、ア
ルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活
性気体が用いられる。
例えば、第１の加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基
板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中
から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能と
なる。
なお、第１の加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガス
に、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、
またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上
、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ま
しくは０．１ｐｐｍ以下）とすることが好ましい。
また、第１の加熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体が
結晶化し、微結晶膜または多結晶膜となる場合もある。例えば、結晶化率が９０％以上、
または８０％以上の微結晶の酸化物半導体膜となる場合もある。また、第１の加熱処理の
条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導
体膜となる場合もある。また、非晶質の酸化物半導体の中に微結晶部（粒径１ｎｍ以上２
０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体膜となる場合
もある。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜３３０に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から
基板を取り出し、フォトリソグラフィ工程を行う。
酸化物半導体層に対する脱水化、脱水素化の効果を奏する加熱処理は、酸化物半導体層成
膜後、酸化物半導体層上にソース電極及びドレイン電極を積層させた後、ソース電極及び
ドレイン電極上に保護絶縁膜を形成した後、のいずれで行っても良い。
また、ゲート絶縁層３０２にコンタクトホールを形成する場合、その工程は酸化物半導体
膜３３０に脱水化または脱水素化処理を行う前でも行った後でもよい。
なお、ここでの酸化物半導体膜のエッチングは、ウェットエッチングに限定されずドライ
エッチングを用いてもよい。
所望の加工形状にエッチングできるように、材料に合わせてエッチング条件（エッチング
液、エッチング時間、温度等）を適宜調節する。
次いで、ゲート絶縁層３０２、及び酸化物半導体層３３１上に、導電膜を形成する。導電
膜をスパッタ法や真空蒸着法で形成すればよい。導電膜の材料としては、アルミニウム（
Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン
（Ｍｏ）、タングステン（Ｗ）、または上述した元素を成分とする合金か、上述した元素
を組み合わせた合金等が挙げられる。また、マンガン（Ｍｎ）、マグネシウム（Ｍｇ）、
ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）、トリウム（Ｔｈ）のいずれか一または複数
から選択された材料を用いてもよい。また、導電膜は、単層構造でも、２層以上の積層構
造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上
にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層
し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。また、アルミニウム（
Ａｌ）に、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ
）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元素を単数
、又は複数組み合わせた膜、合金膜、もしくは窒化膜を用いてもよい。
導電膜後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせるこ
とが好ましい。
第３のフォトリソグラフィ工程により導電膜上にレジストマスクを形成し、選択的にエッ
チングを行ってソース電極層３１５ａ、ドレイン電極層３１５ｂを形成した後、レジスト
マスクを除去する（図５（Ｃ）参照）。
第３のフォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレ
ーザ光やＡｒＦレーザ光を用いる。酸化物半導体層３３１上で隣り合うソース電極層の下
端部とドレイン電極層の下端部との間隔幅によって後に形成される薄膜トランジスタのチ
ャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、数
ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅ
ｔ）を用いて第３のフォトリソグラフィ工程でのレジストマスク形成時の露光を行う。超
紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成される薄膜トラ
ンジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路
の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図るこ
とができる。
なお、導電膜のエッチングの際に、酸化物半導体層３３１は除去されないようにそれぞれ
の材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜としてＴｉ膜を用いて、酸化物半導体層３３１にはＩｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物半導体を用いて、エッチャントとしてアンモニア過水（アンモニア、
水、過酸化水素水の混合液）を用いる。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層３３１は一部のみがエッチン
グされ、溝部（凹部）を有する酸化物半導体層となることもある。また、ソース電極層３
１５ａ、ドレイン電極層３１５ｂを形成するためのレジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
また、酸化物半導体層３３１とソース電極層３１５ａ及びドレイン電極層３１５ｂの間に
、酸化物導電層を形成してもよい。酸化物導電層とソース電極層及びドレイン電極層を形
成するための金属層は、連続成膜が可能である。酸化物導電層はソース領域及びドレイン
領域として機能しうる。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層３３１とソース電極
層３１５ａ及びドレイン電極層３１５ｂとの間に設けることで、ソース領域及びドレイン
領域の低抵抗化を図ることができ、トランジスタの高速動作をすることができる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過
した光が複数の強度となる露光マスクである多階調マスクによって形成されたレジストマ
スクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマ
スクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形するこ
とができるため、異なるパターンに加工する複数のエッチング工程に用いることができる
。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応
するレジストマスクを形成することができる。よって露光マスク数を削減することができ
、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズ
マ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。ま
た、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
次いで、ゲート絶縁層３０２、酸化物半導体層３３１、ソース電極層３１５ａ、及びドレ
イン電極層３１５ｂ上に、酸素過剰の酸化物絶縁層３１９を形成する。本実施の形態では
、酸化物半導体層３３１がソース電極層３１５ａ、ドレイン電極層３１５ｂと重ならない
領域において、酸化物半導体層３３１と酸素過剰の酸化物絶縁層３１９とが接するように
形成する。
本実施の形態では、酸素過剰の酸化物絶縁層３１９として、ソース電極層３１５ａ、及び
ドレイン電極層３１５ｂまで形成された基板３００を室温又は１００℃未満の温度に加熱
し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入しシリコンターゲッ
トを用いて、酸化シリコン層（ＳｉＯ２＋ｘ、好ましくはｘは０以上３未満）を成膜する
。酸素過剰の酸化物絶縁層３１９は、膜厚０．１ｎｍ乃至３０ｎｍ（好ましくは２ｎｍ乃
至１０ｎｍ）とすればよい。
酸素過剰の酸化物絶縁層３１９を、成膜する際に用いるスパッタガスは水素、水、水酸基
又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガ
スを用いることが好ましい。
例えば、純度が６Ｎであり、ボロンがドープされたシリコンターゲット（抵抗値０．０１
Ωｃｍ）を用い、基板とターゲットの間との距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧力０．
４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパルスＤＣ
スパッタリング法により酸化シリコン層を成膜する。なお、シリコンターゲットに代えて
石英（好ましくは合成石英）を、酸化シリコン層を成膜するためのターゲットとして用い
ることもできる。なお、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用
いて行う。
なお、酸素過剰の酸化物絶縁層３１９は、酸化シリコン層に代えて、酸化窒化シリコン層
、酸化アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。
次に、大気に触れることなく、酸素過剰の酸化物絶縁層３１９上にとして欠陥を含む絶縁
層３１６を形成する。酸素過剰の酸化物絶縁層３１９及び欠陥を含む絶縁層３１６は、同
じ処理室及びターゲットを用いて形成してもよい。
本実施の形態では、欠陥を含む絶縁層３１６として膜厚２００ｎｍの酸化シリコン層をス
パッタ法を用いて成膜する。成膜時の基板温度は、室温以上３００℃以下とすればよく、
本実施の形態では１００℃とする。酸化シリコン膜のスパッタ法による成膜は、希ガス（
代表的にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及
び酸素雰囲気下において行うことができる。また、ターゲットとして酸化シリコンターゲ
ットまたはシリコンターゲットを用いることができる。例えば、シリコンターゲットを用
いて、酸素、及び窒素雰囲気下でスパッタ法により酸化シリコン層を形成することができ
る。
なお、欠陥を含む絶縁層３１６は、欠陥を多く含む絶縁層であればよく、水分や、水素イ
オンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無
機絶縁膜が好ましい。代表的には酸化シリコン層に代えて、酸化窒化シリコン層、酸化ア
ルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。また、欠陥を
含む絶縁層３１６として、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、
窒化酸化アルミニウム層などを用いてもよい。
この場合において、処理室内の残留水分を除去しつつ欠陥を含む絶縁層３１６を成膜する
ことが好ましい。酸化物半導体層３３１及び欠陥を含む絶縁層３１６に水素、水酸基又は
水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した欠陥を含む絶
縁層３１６に含まれる不純物の濃度を低減できる。
欠陥を含む絶縁層３１６を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水
素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用
いることが好ましい。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導
体層の一部（チャネル形成領域）が酸化物絶縁層３１９と接した状態で加熱される。
この加熱処理によって酸化物半導体層３３１中に含まれる水素若しくは水分を酸素過剰の
酸化物絶縁層３１９、欠陥を含む絶縁層３１６に拡散させることができる。間に設けられ
た酸素過剰の酸化物絶縁層３１９のため、島状の酸化物半導体層３３１に含まれる水素、
水酸基又水分等の不純物は、酸化物半導体層３３１から酸素過剰の酸化物絶縁層３１９、
または酸素過剰の酸化物絶縁層３１９を通過して欠陥を含む絶縁層３１６に拡散する。
酸化物半導体層３３１と欠陥を含む絶縁層３１６との間に設けられる、酸化物絶縁層３１
９は酸素過剰であるため、酸素の未結合手を欠陥として多く含み、水素、水分、水酸基又
は水素化物などの不純物に対して束縛エネルギーが大きい。よって、酸素過剰の酸化物絶
縁層３１９を設けることで、酸化物半導体層３３１に含まれる水素、水分、水酸基又は水
素化物などの不純物が欠陥を含む絶縁層３１６に拡散し移動し易くなる。
さらに、酸素過剰の酸化物絶縁層３１９は、一旦酸化物半導体層３３１から排除され欠陥
を含む絶縁層３１６へ拡散した上記不純物が再度酸化物半導体層へ移動しようとする際は
、上記不純物を束縛して安定化させ、酸化物半導体層への侵入を防止する保護層（バリア
層）として機能する。
このように、変動要因となる水素、水分、水酸基又は水素化物などの不純物を酸化物半導
体層より排除して、上記不純物が低減された酸化物半導体層３１２を得ることができる。
さらに、バリア層となる酸素過剰の酸化物絶縁層３１９が欠陥を含む絶縁層３１６に拡散
した不純物が再度酸化物半導体層に侵入することを防止することによって、酸化物半導体
層３１２中の不純物濃度を低減させた状態で維持することができる。
なお、酸化物半導体層から水素等の不純物を、欠陥を含む絶縁層へ拡散させるための加熱
処理を第２の加熱処理と兼ねず、別に行ってもよい。
また、以上の工程を経ることによって、成膜後の酸化物半導体膜に対して脱水化または脱
水素化のための加熱処理を行うと同時に酸素欠乏状態となり低抵抗化、即ちＮ型化した後
、酸化物半導体層に接する酸化物絶縁膜の形成を行うことにより酸化物半導体層の一部が
選択的に酸素過剰な状態となる。その結果、ゲート電極層３１１と重なるチャネル形成領
域３１３はＩ型となる。このとき、少なくともチャネル形成領域３１３に比べてキャリア
濃度が高く、ソース電極層３１５ａに重なる高抵抗ソース領域３１４ａと、少なくともチ
ャネル形成領域３１３に比べてキャリア濃度が高く、ドレイン電極層３１５ｂに重なる高
抵抗ドレイン領域３１４ｂとが自己整合的に形成される。以上の工程で薄膜トランジスタ
３１０が形成される（図５（Ｄ）参照）。
また、本実施の形態では、酸素過剰の酸化物絶縁層を形成する例を示すが、実施の形態１
のように、酸素過剰の酸化物絶縁層の代わりに酸素過剰の混合領域を設ける構成としても
よい。酸素過剰の混合領域も酸素過剰の酸化物絶縁層と同様の効果を奏する。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の
加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度への
昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加
熱処理を、欠陥を含む絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行
うと、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層から欠
陥を含む絶縁層中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタを得るこ
とができる。よって半導体装置の信頼性を向上できる。
なお、ドレイン電極層３１５ｂ（及びソース電極層３１５ａ）と重畳した酸化物半導体層
において高抵抗ドレイン領域３１４ｂ（又は高抵抗ソース領域３１４ａ）を形成すること
により、薄膜トランジスタの信頼性の向上を図ることができる。具体的には、高抵抗ドレ
イン領域３１４ｂを形成することで、ドレイン電極層３１５ｂから高抵抗ドレイン領域３
１４ｂ、チャネル形成領域３１３にかけて、導電性を段階的に変化させうるような構造と
することができる。そのため、ドレイン電極層３１５ｂに高電源電位ＶＤＤを供給する配
線を接続して動作させる場合、ゲート電極層３１１とドレイン電極層３１５ｂとの間に高
電界が印加されても高抵抗ドレイン領域がバッファとなり局所的な高電界が印加されず、
トランジスタの耐圧を向上させた構成とすることができる。
また、酸化物半導体層における高抵抗ソース領域又は高抵抗ドレイン領域は、酸化物半導
体層の膜厚が１５ｎｍ以下と薄い場合は膜厚方向全体にわたって形成されるが、酸化物半
導体層の膜厚が３０ｎｍ以上５０ｎｍ以下とより厚い場合は、酸化物半導体層の一部、ソ
ース電極層又はドレイン電極層と接する領域及びその近傍が低抵抗化した高抵抗ソース領
域又は高抵抗ドレイン領域が形成され、酸化物半導体層においてゲート絶縁膜に近い領域
はＩ型とすることもできる。
欠陥を含む絶縁層３１６上にさらに保護絶縁層を形成してもよい。例えば、ＲＦスパッタ
法を用いて窒化シリコン膜を形成する。ＲＦスパッタ法は、量産性がよいため、保護絶縁
層の成膜方法として好ましい。保護絶縁層は、水分や、水素イオンや、ＯＨ−などの不純
物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、窒化シリ
コン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などを用い
る。本実施の形態では、保護絶縁層として保護絶縁層３０３を、窒化シリコン膜を用いて
形成する（図５（Ｅ）参照）。
本実施の形態では、保護絶縁層３０３として、欠陥を含む絶縁層３１６まで形成された基
板３００を１００℃〜４００℃の温度に加熱し、水素及び水分が除去された高純度窒素を
含むスパッタガスを導入しシリコンターゲットを用いて窒化シリコン膜を成膜する。この
場合においても、欠陥を含む絶縁層３１６と同様に、処理室内の残留水分を除去しつつ保
護絶縁層３０３を成膜することが好ましい。
保護絶縁層３０３上に平坦化のための平坦化絶縁層を設けてもよい。
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。また、酸化
物半導体層上に酸素過剰の混合領域を介して欠陥を含む絶縁層を設けることで酸化物半導
体層中の水素、水分等の不純物を、欠陥を含む絶縁層へ拡散させ酸化物半導体層の水素及
び水素化合物の濃度を低減することができる。それにより酸化物半導体層の安定化を図る
ことができる。
また、欠陥を含む絶縁層３１６に不純物を拡散させた後の工程における加熱処理によって
、不純物が酸化物半導体層３１２へ再度移動したとしても、バリア層となる酸素過剰の酸
化物絶縁層３１９が上記不純物の酸化物半導体層３１２への侵入を防止する。よって、酸
化物半導体層３１２中の不純物濃度を低減させた状態で維持することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、
安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
（実施の形態６）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの他の例
を示す。上記実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施
の形態と同様に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明
は省略する。
本実施の形態の半導体装置及び半導体装置の作製方法の一形態を、図６を用いて説明する
。
図６（Ａ）乃至（Ｄ）に半導体装置の断面構造の一例を示す。図６（Ａ）乃至（Ｄ）に示
す薄膜トランジスタ３６０は、チャネル保護型（チャネルストップ型ともいう）と呼ばれ
るボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。
また、薄膜トランジスタ３６０はシングルゲート構造の薄膜トランジスタを用いて説明す
るが、必要に応じて、チャネル形成領域を複数有するマルチゲート構造の薄膜トランジス
タも形成することができる。
以下、図６（Ａ）乃至（Ｄ）を用い、基板３２０上に薄膜トランジスタ３６０を作製する
工程を説明する。
まず、絶縁表面を有する基板３２０上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層３６１を形成する。なお、レジストマスクをインクジェット法で
形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用し
ないため、製造コストを低減できる。
また、ゲート電極層３６１の材料は、モリブデン、チタン、クロム、タンタル、タングス
テン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とす
る合金材料を用いて、単層で又は積層して形成することができる。
次いで、ゲート電極層３６１上にゲート絶縁層３２２を形成する。
本実施の形態では、ゲート絶縁層３２２としてプラズマＣＶＤ法により膜厚１００ｎｍの
酸化窒化シリコン層を形成する。
次いで、ゲート絶縁層３２２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜を形
成し、第２のフォトリソグラフィ工程により島状の酸化物半導体層に加工する。本実施の
形態では、酸化物半導体膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系金属酸化物ターゲットを用いてスパ
ッタ法により成膜する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を成膜することが好
ましい。これは酸化物半導体膜に水素、水酸基又は水分が含まれないようにするためであ
る。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物半導体
膜に含まれる不純物の濃度を低減できる。
酸化物半導体膜を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物な
どの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いること
が好ましい。
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第
１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み
点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導
体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れる
ことなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層３３２を得る（
図６（Ａ）参照）。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズ
マ処理によって露出している酸化物半導体層の表面に付着した吸着水などを除去する。ま
た、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
次いで、ゲート絶縁層３２２、酸化物半導体層３３２上に、酸素過剰の酸化物絶縁層を形
成する。
本実施の形態では、酸素過剰の酸化物絶縁層３６９として、水素及び水分が除去された高
純度酸素を含むスパッタガスを導入しシリコンターゲットを用いて、酸化シリコン層（Ｓ
ｉＯ２＋ｘ、好ましくはｘは０以上３未満）を成膜する。酸素過剰の酸化物絶縁層は、膜
厚０．１ｎｍ乃至３０ｎｍ（好ましくは２ｎｍ乃至１０ｎｍ）とすればよい。
なお、酸素過剰の酸化物絶縁層３６９は、酸化シリコン層に代えて、酸化窒化シリコン層
、酸化アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。
次に、大気に触れることなく、酸素過剰の酸化物絶縁層３６９上に欠陥を含む絶縁層３６
６を形成する。酸素過剰の酸化物絶縁層３６９及び欠陥を含む絶縁層３６６は、同じ処理
室及びターゲットを用いて形成してもよい。
本実施の形態では、欠陥を含む絶縁層３６６として膜厚２００ｎｍの酸化シリコン層をス
パッタ法を用いて成膜する。
この場合において、処理室内の残留水分を除去しつつ酸素過剰の酸化物絶縁層３６９及び
欠陥を含む絶縁層３６６を成膜することが好ましい。酸化物半導体層３３２、酸素過剰の
酸化物絶縁層３６９及び欠陥を含む絶縁層３６６に水素、水酸基又は水分が含まれないよ
うにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した欠陥を含む絶
縁層３６６に含まれる不純物の濃度を低減できる。
酸素過剰の酸化物絶縁層３６９及び欠陥を含む絶縁層３６６を、成膜する際に用いるスパ
ッタガスは水素、水、水酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ
程度まで除去された高純度ガスを用いることが好ましい。
次に、欠陥を含む絶縁層３６６と酸化物半導体層３３２とを酸素過剰の酸化物絶縁層３６
９を間に有して接した状態で１００℃乃至４００℃で加熱処理を行う。この加熱処理によ
って酸化物半導体層３３２中に含まれる水素若しくは水分を酸素過剰の酸化物絶縁層３６
９、欠陥を含む絶縁層３６６に拡散させることができる。間に設けられた酸素過剰の酸化
物絶縁層３６９のため、島状の酸化物半導体層３３２に含まれる水素、水酸基又水分等の
不純物は、酸化物半導体層３３２から酸素過剰の酸化物絶縁層３６９に、または酸素過剰
の酸化物絶縁層３６９を通過して欠陥を含む絶縁層３６６に拡散する。
酸化物半導体層３３２と欠陥を含む絶縁層３６６との間に設けられる、酸化物絶縁層３６
９は酸素過剰であるため、酸素の未結合手を欠陥として多く含み、水素、水分、水酸基又
は水素化物などの不純物に対して束縛エネルギーが大きい。よって、酸素過剰の酸化物絶
縁層３６９を設けることで、酸化物半導体層３３２に含まれる水素、水分、水酸基又は水
素化物などの不純物が欠陥を含む絶縁層３６６に拡散し移動し易くなる。
さらに、酸素過剰の酸化物絶縁層３６９は、一旦酸化物半導体層３３２から排除され欠陥
を含む絶縁層３６６へ拡散した上記不純物が再度酸化物半導体層３３２へ移動しようとす
る際は、上記不純物を束縛して安定化させ、酸化物半導体層３３２への侵入を防止する保
護層（バリア層）として機能する。
酸素過剰の酸化物絶縁層３６９及び欠陥を含む絶縁層３６６上に、第３のフォトリソグラ
フィ工程によりレジストマスクを形成し、選択的にエッチングを行って酸素過剰の酸化物
絶縁層３６９及び欠陥を含む絶縁層３６６を形成した後、レジストマスクを除去する。
このように、変動要因となる水素、水分、水酸基又は水素化物などの不純物を酸化物半導
体層より排除して、上記不純物が低減された酸化物半導体層３６２を得ることができる。
さらに、バリア層となる酸素過剰の酸化物絶縁層３６９が欠陥を含む絶縁層３６６に拡散
した不純物が再度酸化物半導体層に侵入することを防止することによって、酸化物半導体
層３６２中の不純物濃度は低減させた状態で維持することができる。
また、本実施の形態では、酸素過剰の酸化物絶縁層を形成する例を示すが、実施の形態１
又実施の形態３のように、酸素過剰の酸化物絶縁層の代わりに酸素過剰の混合領域を設け
る構成としてもよい。酸素過剰の混合領域も酸素過剰の酸化物絶縁層と同様の効果を奏す
る。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。例えば、
窒素雰囲気下で２５０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸
化物半導体層の一部（チャネル形成領域）が酸化物絶縁層３６９と接した状態で加熱され
る。なお、酸化物半導体層から水素等の不純物を、欠陥を含む絶縁層へ拡散させるための
加熱処理を第２の加熱処理と兼ねてもよい。
本実施の形態は、さらに酸化物絶縁層３６９及び欠陥を含む絶縁層３６６が設けられ一部
が露出している酸化物半導体層を、窒素、不活性ガス雰囲気下、又は減圧下で加熱処理を
行う。酸化物絶縁層３６９及び欠陥を含む絶縁層３６６によって覆われていない露出され
た酸化物半導体層の領域は、窒素、不活性ガス雰囲気下、又は減圧下で加熱処理を行うと
、酸素欠乏状態となり低抵抗化、即ちＮ型化することができる。例えば、窒素雰囲気下で
２５０℃、１時間の加熱処理を行う。
酸化物絶縁層３６９及び欠陥を含む絶縁層３６６が設けられた酸化物半導体層３３２に対
する窒素雰囲気下の加熱処理によって、酸化物半導体層の露出領域は低抵抗化し、抵抗の
異なる領域（図６（Ｂ）においては斜線領域及び白地領域で示す）を有する酸化物半導体
層３６２となる。
次いで、ゲート絶縁層３２２、酸化物半導体層３６２、酸化物絶縁層３６９及び欠陥を含
む絶縁層３６６上に、導電膜を形成した後、第４のフォトリソグラフィ工程によりレジス
トマスクを形成し、選択的にエッチングを行ってソース電極層３６５ａ、ドレイン電極層
３６５ｂを形成した後、レジストマスクを除去する（図６（Ｃ）参照）。
ソース電極層３６５ａ、ドレイン電極層３６５ｂの材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔ
ａ、Ｔｉ、Ｍｏ、Ｗからから選ばれた元素、または上述した元素を成分とする合金か、上
述した元素を組み合わせた合金等が挙げられる。また、金属導電膜は、単層構造でも、２
層以上の積層構造としてもよい。
以上の工程を経ることによって、成膜後の酸化物半導体膜に対して脱水化または脱水素化
のための加熱処理を行うと同時に酸素欠乏状態となり低抵抗化した後、酸化物半導体層に
接する酸化物絶縁層の形成を行うことにより酸化物半導体層の一部を選択的に酸素過剰な
状態とする。その結果、ゲート電極層３６１と重なるチャネル形成領域３６３はＩ型とな
り、このとき、チャネル形成領域３６３に比べて低抵抗な、ソース電極層３６５ａに重な
るソース領域３６４ａと、チャネル形成領域３６３に比べて低抵抗な、ドレイン電極層３
６５ｂに重なるドレイン領域３６４ｂとが自己整合的に形成される。以上の工程で薄膜ト
ランジスタ３６０が形成される。
さらに大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の
加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度への
昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加
熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと
、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層から欠陥を
含む絶縁層中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタを得ることが
できる。よって半導体装置の信頼性を向上できる。
なお、ドレイン電極層３６５ｂ（及びソース電極層３６５ａ）と重畳した酸化物半導体層
において高抵抗ドレイン領域３６４ｂ（又は高抵抗ソース領域３６４ａ）を形成すること
により、薄膜トランジスタの信頼性の向上を図ることができる。具体的には、高抵抗ドレ
イン領域３６４ｂを形成することで、ドレイン電極層から高抵抗ドレイン領域３６４ｂ、
チャネル形成領域３６３にかけて、導電性を段階的に変化させうるような構造とすること
ができる。そのため、ドレイン電極層３６５ｂに高電源電位ＶＤＤを供給する配線を接続
して動作させる場合、ゲート電極層３６１とドレイン電極層３６５ｂとの間に高電界が印
加されても高抵抗ドレイン領域がバッファとなり局所的な高電界が印加されず、トランジ
スタの耐圧を向上させた構成とすることができる。
ソース電極層３６５ａ、ドレイン電極層３６５ｂ、酸化物絶縁層３６９及び欠陥を含む絶
縁層３６６上に保護絶縁層３２３を形成する。本実施の形態では、保護絶縁層３２３を、
窒化シリコン層を用いて形成する（図６（Ｄ）参照）。
なお、ソース電極層３６５ａ、ドレイン電極層３６５ｂ、酸化物絶縁層３６９及び欠陥を
含む絶縁層３６６上にさらに酸化物絶縁層を形成し、該酸化物絶縁層上に保護絶縁層３２
３を積層してもよい。
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。また、酸化
物半導体層上に酸素過剰の混合領域を介して欠陥を含む絶縁層を設けることで酸化物半導
体層中の水素、水分等の不純物を、欠陥を含む絶縁層へ拡散させ酸化物半導体層の水素及
び水素化合物の濃度を低減することができる。それにより酸化物半導体層の安定化を図る
ことができる。
また、欠陥を含む絶縁層３６６に不純物を拡散させた後の工程における加熱処理によって
、不純物が酸化物半導体層３６２へ再度移動したとしても、バリア層となる酸素過剰の酸
化物絶縁層３６９が上記不純物の酸化物半導体層３６２への侵入を防止する。よって、酸
化物半導体層３６２中の不純物濃度を低減させた状態で維持することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、
安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
（実施の形態７）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの他の例
を示す。本実施の形態で示す薄膜トランジスタ３８０は、実施の形態１の薄膜トランジス
タ１１０として用いることができる。
本実施の形態では、薄膜トランジスタの作製工程の一部が実施の形態５と異なる例を図７
に示す。図７は、図５と工程が一部異なる点以外は同じであるため、同じ箇所には同じ符
号を用い、同じ箇所の詳細な説明は省略する。
実施の形態５に従って、基板３７０上にゲート電極層３８１を形成し、第１のゲート絶縁
層３７２ａ、第２のゲート絶縁層３７２ｂを積層する。本実施の形態では、ゲート絶縁層
を２層構造とし、第１のゲート絶縁層３７２ａに窒化物絶縁層を、第２のゲート絶縁層３
７２ｂに酸化物絶縁層を用いる。
酸化絶縁層としては、酸化シリコン層、酸化窒化シリコン層、または酸化アルミニウム層
、酸化窒化アルミニウム層、又は酸化ハフニウム層などを用いることができる。また、窒
化絶縁層としては、窒化シリコン層、窒化酸化シリコン層、窒化アルミニウム層、又は窒
化酸化アルミニウム層などを用いることができる。
本実施の形態では、ゲート電極層３８１側から窒化シリコン層と酸化シリコン層とを積層
した構造とする。第１のゲート絶縁層３７２ａとしてスパッタリング法により膜厚５０ｎ
ｍ以上２００ｎｍ以下（本実施の形態では５０ｎｍ）の窒化シリコン層（ＳｉＮｙ（ｙ＞
０））を形成し、第１のゲート絶縁層３７２ａ上に第２のゲート絶縁層３７２ｂとして膜
厚５ｎｍ以上３００ｎｍ以下（本実施の形態では１００ｎｍ）の酸化シリコン層（ＳｉＯ
ｘ（ｘ＞０））を積層して、膜厚１５０ｎｍのゲート絶縁層とする。
次に酸化物半導体膜の形成を行い、酸化物半導体膜をフォトリソグラフィ工程により島状
の酸化物半導体層に加工する。本実施の形態では、酸化物半導体膜をＩｎ−Ｇａ−Ｚｎ−
Ｏ系金属酸化物ターゲットを用いてスパッタ法により成膜する。
この場合において、処理室内の残留水分を除去しつつ酸化物半導体膜を成膜することが好
ましい。これは酸化物半導体膜に水素、水酸基又は水分が含まれないようにするためであ
る。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した酸化物半導体
膜に含まれる不純物の濃度を低減できる。
酸化物半導体膜を、成膜する際に用いるスパッタガスは水素、水、水酸基又は水素化物な
どの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ程度まで除去された高純度ガスを用いること
が好ましい。
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う第
１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４２５℃以上基板の歪み
点未満とする。なお、４２５℃以上であれば加熱処理時間は１時間以下でよいが、４２５
℃未満であれば加熱処理時間は、１時間よりも長時間行うこととする。ここでは、加熱処
理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下におい
て加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を
防ぐ。その後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点
が−４０℃以下、好ましくは−６０℃以下）を導入して冷却を行う。酸素ガスまたはＮ２
Ｏガスに、水、水素などが含まれないことが好ましい。または、加熱処理装置に導入する
酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（
９９．９９９９９％）以上、（即ち酸素ガスまたはＮ２Ｏガス中の不純物濃度を１ｐｐｍ
以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、加熱処理装置は電気炉に限られず、例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用
いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノン
アークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのラ
ンプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＬＲ
ＴＡ装置は、ランプだけでなく、抵抗発熱体などの発熱体からの熱伝導または熱輻射によ
って、被処理物を加熱する装置を備えていてもよい。ＧＲＴＡとは高温のガスを用いて加
熱処理を行う方法である。ガスには、アルゴンなどの希ガス、または窒素のような、加熱
処理によって被処理物と反応しない不活性気体が用いられる。ＲＴＡ法を用いて、６００
℃〜７５０℃で数分間加熱処理を行ってもよい。
また、脱水化または脱水素化を行う第１の加熱処理後に２００℃以上４００℃以下、好ま
しくは２００℃以上３００℃以下の温度で酸素ガスまたはＮ２Ｏガス雰囲気下での加熱処
理を行ってもよい。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、フォトリソグラフィ工程を行う。
以上の工程を経ることによって酸化物半導体膜全体を酸素過剰な状態とすることで、高抵
抗化、即ちＩ型化させる。よって、全体がＩ型化した酸化物半導体層３８２を得る。
次いで、酸化物半導体層３８２上に、フォトリソグラフィ工程によりレジストマスクを形
成し、選択的にエッチングを行ってソース電極層３８５ａ、ドレイン電極層３８５ｂを形
成する。
本実施の形態では、酸素過剰の酸化物絶縁層３８９として、水素及び水分が除去された高
純度酸素を含むスパッタガスを導入しシリコンターゲットを用いて、酸化シリコン層（Ｓ
ｉＯ２＋ｘ、好ましくはｘは０以上３未満）を成膜する。酸素過剰の酸化物絶縁層３８９
は、膜厚０．１ｎｍ乃至３０ｎｍ（好ましくは２ｎｍ乃至１０ｎｍ）とすればよい。
なお、酸素過剰の酸化物絶縁層３８９は、酸化シリコン層に代えて、酸化窒化シリコン層
、酸化アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。
次に、大気に触れることなく、酸素過剰の酸化物絶縁層３８９上に欠陥を含む絶縁層３８
６を形成する。酸素過剰の酸化物絶縁層３８９及び欠陥を含む絶縁層３８６は、同じ処理
室及びターゲットを用いて形成してもよい。
本実施の形態では、欠陥を含む絶縁層３８６として膜厚２００ｎｍの酸化シリコン層をス
パッタ法を用いて成膜する。
この場合において、処理室内の残留水分を除去しつつ酸素過剰の酸化物絶縁層３８９及び
欠陥を含む絶縁層３８６を成膜することが好ましい。これは酸化物半導体層３８２、酸素
過剰の酸化物絶縁層３８９及び欠陥を含む絶縁層３８６に水素、水酸基又は水分が含まれ
ないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。
例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが
好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであ
ってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２
Ｏ）など水素原子を含む化合物等が排気されるため、当該成膜室で成膜した欠陥を含む絶
縁層３８６に含まれる不純物の濃度を低減できる。
酸素過剰の酸化物絶縁層３８９及び欠陥を含む絶縁層３８６を、成膜する際に用いるスパ
ッタガスは水素、水、水酸基又は水素化物などの不純物が、濃度ｐｐｍ程度、濃度ｐｐｂ
程度まで除去された高純度ガスを用いることが好ましい。
次に、欠陥を含む絶縁層３８６と酸化物半導体層とを酸素過剰の酸化物絶縁層３８９を間
に有して接した状態で１００℃乃至４００℃で加熱処理を行う。この加熱処理によって酸
化物半導体層中に含まれる水素若しくは水分を酸素過剰の酸化物絶縁層３８９、欠陥を含
む絶縁層３８６に拡散させることができる。間に設けられた酸素過剰の酸化物絶縁層３８
９のため、島状の酸化物半導体層に含まれる水素、水酸基又水分等の不純物は、酸化物半
導体層から酸素過剰の酸化物絶縁層３８９、または酸素過剰の酸化物絶縁層３８９を通過
して欠陥を含む絶縁層３８６に拡散する。
酸化物半導体層と欠陥を含む絶縁層３８６との間に設けられる、酸化物絶縁層３８９は酸
素過剰であるため、酸素の未結合手を欠陥として多く含み、水素、水分、水酸基又は水素
化物などの不純物に対して束縛エネルギーが大きい。よって、酸素過剰の酸化物絶縁層３
８９を設けることで、酸化物半導体層に含まれる水素、水分、水酸基又は水素化物などの
不純物が欠陥を含む絶縁層３８６に拡散し移動し易くなる。
さらに、酸素過剰の酸化物絶縁層３８９は、一旦酸化物半導体層から排除され欠陥を含む
絶縁層３８６へ拡散した上記不純物が再度酸化物半導体層へ移動しようとする際は、上記
不純物を束縛して安定化させ、酸化物半導体層への侵入を防止する保護層（バリア層）と
して機能する。
このように、変動要因となる水素、水分、水酸基又は水素化物などの不純物を酸化物半導
体層より排除して、上記不純物が低減された酸化物半導体層３８２を得ることができる。
さらに、バリア層となる酸素過剰の酸化物絶縁層３８９が欠陥を含む絶縁層３８６に拡散
した不純物が再度酸化物半導体層に侵入することを防止することによって、酸化物半導体
層３８２中の不純物濃度を低減させた状態で維持することができる。
以上の工程で、薄膜トランジスタ３８０を形成することができる。
次いで、薄膜トランジスタの電気的特性のばらつきを軽減するため、不活性ガス雰囲気下
、または窒素ガス雰囲気下で加熱処理（好ましくは１５０℃以上３５０℃未満）を行って
もよい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。なお、酸化物半導
体層から水素等の不純物を、欠陥を含む絶縁層へ拡散させるための加熱処理をこの加熱処
理と兼ねてもよい。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下での加熱処理を行っ
てもよい。本実施の形態では１５０℃で１０時間加熱処理を行う。この加熱処理は一定の
加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃の加熱温度への
昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この加
熱処理を、酸化物絶縁層の形成前に、減圧下で行ってもよい。減圧下で加熱処理を行うと
、加熱時間を短縮することができる。この加熱処理によって、酸化物半導体層から酸化物
絶縁層中に水素がとりこまれ、ノーマリーオフとなる薄膜トランジスタを得ることができ
る。よって半導体装置の信頼性を向上できる。
欠陥を含む絶縁層３８６上に保護絶縁層３７３を形成する。本実施の形態では、保護絶縁
層３７３として、スパッタリング法を用いて膜厚１００ｎｍの窒化シリコン層を形成する
。
窒化物絶縁層からなる保護絶縁層３７３及び第１のゲート絶縁層３７２ａは、水分や、水
素や、水素化物、水酸化物などの不純物を含まず、これらが外部から侵入することをブロ
ックする効果がある。
従って、保護絶縁層３７３形成後の製造プロセスにおいて、外部からの水分などの不純物
の侵入を防ぐことができる。また、半導体装置、例えば液晶表示装置としてデバイスが完
成した後にも長期的に、外部からの水分などの不純物の侵入を防ぐことができデバイスの
長期信頼性を向上することができる。
また、窒化物絶縁層からなる保護絶縁層３７３と、第１のゲート絶縁層３７２ａとの間に
設けられる絶縁層を除去し、保護絶縁層３７３と、第１のゲート絶縁層３７２ａとが接す
る構造としてもよい。
従って、酸化物半導体層中の水分、水素、水素化物、水酸化物などの不純物を究極にまで
低減させ、かつ該不純物の再混入を防止し、酸化物半導体層中の不純物濃度を低く維持す
ることができる。
保護絶縁層３７３上に平坦化のための平坦化絶縁層を設けてもよい。
上記のように酸化物半導体膜を成膜するに際し、反応雰囲気中の残留水分を除去すること
で、該酸化物半導体膜中の水素及び水素化物の濃度を低減することができる。また、酸化
物半導体層上に酸素過剰の混合領域を介して欠陥を含む絶縁層を設けることで酸化物半導
体層中の水素、水分等の不純物を、欠陥を含む絶縁層へ拡散させ酸化物半導体層の水素及
び水素化合物の濃度を低減することができる。それにより酸化物半導体層の安定化を図る
ことができる。
また、欠陥を含む絶縁層３８６に不純物を拡散させた後の工程における加熱処理によって
、不純物が酸化物半導体層３８２へ再度移動しようとしても、バリア層となる酸素過剰の
酸化物絶縁層３８９が上記不純物の酸化物半導体層３８２への侵入を防止する。よって、
酸化物半導体層３８２中の不純物濃度を低減させた状態で維持することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
以上のように、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、
安定な電気特性を有し信頼性の高い半導体装置を提供することができる。
（実施の形態８）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの例を示
す。
本実施の形態では、ゲート電極層、ソース電極層及びドレイン電極層に透光性を有する導
電材料を用いる例を示す。従って、他は上記実施の形態と同様に行うことができ、上記実
施の形態と同一部分又は同様な機能を有する部分、及び工程の繰り返しの説明は省略する
。また同じ箇所の詳細な説明は省略する。
例えば、ゲート電極層、ソース電極層、ドレイン電極層の材料として、可視光に対して透
光性を有する導電材料、例えばＩｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ
−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−
Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ
系、Ｚｎ−Ｏ系の金属酸化物を適用することができ、膜厚は５０ｎｍ以上３００ｎｍ以下
の範囲内で適宜選択する。ゲート電極層、ソース電極層、ドレイン電極層に用いる金属酸
化物の成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク
放電イオンプレーティング法や、スプレー法を用いる。また、スパッタリング法を用いる
場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行ってもよ
い。
なお、透光性を有する導電膜の組成比の単位は原子％とし、電子線マイクロアナライザー
（ＥＰＭＡ：Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｘ−ｒａｙ ＭｉｃｒｏＡｎａｌｙｚｅｒ
）を用いた分析により評価するものとする。
また、薄膜トランジスタが配置される画素には、画素電極層、またはその他の電極層（容
量電極層など）や、その他の配線層（容量配線層など）に可視光に対して透光性を有する
導電膜を用いると、高開口率を有する表示装置を実現することができる。勿論、画素に存
在するゲート絶縁層、酸化物絶縁層、保護絶縁層、平坦化絶縁層も可視光に対して透光性
を有する膜を用いることが好ましい。
本明細書において、可視光に対して透光性を有する膜とは可視光の透過率が７５〜１００
％である膜厚を有する膜を指し、その膜が導電性を有する場合は透明の導電膜とも呼ぶ。
また、ゲート電極層、ソース電極層、ドレイン電極層、画素電極層、またはその他の電極
層や、その他の配線層に適用する金属酸化物として、可視光に対して半透明の導電膜を用
いてもよい。可視光に対して半透明とは可視光の透過率が５０〜７５％であることを指す
。
薄膜トランジスタに透光性を持たせると、開口率を向上させることができる。特に１０イ
ンチ以下の小型の液晶表示パネルにおいて、ゲート配線の本数を増やすなどして表示画像
の高精細化を図るため、画素寸法を微細化しても、高い開口率を実現することができる。
また、薄膜トランジスタの構成部材に透光性を有する膜を用いることで、広視野角を実現
するため、１画素を複数のサブピクセルに分割しても高い開口率を実現することができる
。即ち、高密度の薄膜トランジスタ群を配置しても開口率を大きくとることができ、表示
領域の面積を十分に確保することができる。例えば、一つの画素内に２〜４個のサブピク
セルを有する場合、薄膜トランジスタが透光性を有するため、開口率を向上させることが
できる。また、薄膜トランジスタの構成部材と同工程で同材料を用いて保持容量を形成す
ると、保持容量も透光性とすることができるため、さらに開口率を向上させることができ
る。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態９）
本実施の形態は、本明細書で開示する半導体装置に適用できる薄膜トランジスタの例を示
す。
本実施の形態では、断面から見て酸化物半導体層を窒化物絶縁層で囲む例を図１８に示す
。図１８は、酸化物絶縁層の上面形状及び端部の位置が図１と異なる点、ゲート絶縁層の
構成が異なる点以外は同じであるため、同じ箇所には同じ符号を用い、同じ箇所の詳細な
説明は省略する。
図１８に示す薄膜トランジスタ１８０はボトムゲート型の薄膜トランジスタであり、絶縁
表面を有する基板１００上に、ゲート電極層１１１、窒化物絶縁層を用いたゲート絶縁層
１４２ａ、酸化物絶縁層を用いたゲート絶縁層１４２ｂ、酸化物半導体層１１２、酸素過
剰の混合領域１１９、ソース電極層１１５ａ、及びドレイン電極層１１５ｂを含む。また
、薄膜トランジスタ１８０を覆い、酸化物半導体層１１２に混合領域１１９を介して積層
する欠陥を含む絶縁層１４６が設けられている。欠陥を含む絶縁層１４６上にはさらに窒
化物絶縁層を用いた保護絶縁層１４３が形成されている。保護絶縁層１４３は窒化物絶縁
層であるゲート絶縁層１４２ａと接する構成とする。
酸素過剰の混合領域１１９は、水素や水分（水素原子や、Ｈ２Ｏなど水素原子を含む化合
物）に対して束縛エネルギーが大きく、酸素過剰の混合領域１１９、欠陥を含む絶縁層１
４６において該不純物は安定化するため、酸化物半導体層から、酸素過剰の混合領域、欠
陥を含む絶縁層１４６へ該不純物を拡散させ、該不純物を酸化物半導体層から排除するこ
とができる。さらに、酸素過剰の混合領域１１９が欠陥を含む絶縁層１４６に拡散した不
純物に対するバリア層となり、該不純物が再度酸化物半導体層１１２に侵入することを防
止するため、酸化物半導体層１１２中の不純物濃度を低減させた状態で維持することがで
きる。従って、変動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）
などの不純物が低減された酸化物半導体層１１２を用いた薄膜トランジスタ１８０は安定
な電気特性を有する信頼性の高い薄膜トランジスタである。
本実施の形態では、薄膜トランジスタ１８０においてゲート絶縁層をゲート電極層側から
窒化物絶縁層と酸化物絶縁層との積層構造とする。また、窒化物絶縁層である保護絶縁層
１４３の形成前に、欠陥を含む絶縁層１４６と、ゲート絶縁層１４２ｂを選択的に除去し
、窒化物絶縁層であるゲート絶縁層１４２ａが露出するように加工する。
少なくとも欠陥を含む絶縁層１４６、ゲート絶縁層１４２ｂの上面形状は、酸化物半導体
層１１２の上面形状よりも広く、薄膜トランジスタ１８０を覆う上面形状とすることが好
ましい。
さらに欠陥を含む絶縁層１４６の上面と、欠陥を含む絶縁層１４６及びゲート絶縁層１４
２ｂの側面とを覆い、かつ窒化物絶縁層であるゲート絶縁層１４２ａに接して、窒化物絶
縁層である保護絶縁層１４３を形成する。
窒化物絶縁層からなる保護絶縁層１４３及びゲート絶縁層１４２ａは、スパッタ法やプラ
ズマＣＶＤ法で得られる窒化シリコン膜、酸化窒化シリコン膜、窒化アルミニウム膜、酸
化窒化アルミニウム膜などの水分や、水素イオンや、ＯＨ−などの不純物を含まず、これ
らが外部から侵入することをブロックする無機絶縁膜を用いる。
本実施の形態では、窒化物絶縁層からなる保護絶縁層１４３として、酸化物半導体層１１
２の、上面、及び側面を囲むようにＲＦスパッタ法を用い、膜厚１００ｎｍの窒化シリコ
ン層を設ける。
図１８に示す構造とすることで、酸化物半導体層は、接して囲う様に設けられるゲート絶
縁層１４２ｂ及び欠陥を含む絶縁層１４６によって、水素、水分、水酸基又は水素化物な
どの不純物は低減され、かつ窒化物絶縁層であるゲート絶縁層１４２ａ及び保護絶縁層１
４３によってさらに外部を覆うように囲まれているので、保護絶縁層１４３の形成後の製
造プロセスにおいて、外部からの水分の侵入を防ぐことができる。また、半導体装置、例
えば表示装置としてデバイスが完成した後にも長期的に、外部からの水分の侵入を防ぐこ
とができデバイスの長期信頼性を向上することができる。
また、本実施の形態では一つの薄膜トランジスタを窒化物絶縁層で囲む構成を示したが特
に限定されず、複数の薄膜トランジスタを窒化物絶縁層で囲む構成としてもよいし、画素
部の複数の薄膜トランジスタをまとめて窒化物絶縁層で囲む構成としてもよい。少なくと
もアクティブマトリクス基板の画素部の周縁を囲むように保護絶縁層１４３とゲート絶縁
層１４２ａとが接する領域を設ける構成とすればよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１０）
本実施の形態では、実施の形態１乃至９に示した半導体装置において、薄膜トランジスタ
と、エレクトロルミネッセンスを利用する発光素子とを用い、アクティブマトリクス型の
発光表示装置を作製する一例を示す。
エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機
化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子
と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光する。このようなメカニズムから
、このような発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図９は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す
図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素
に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一
基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図９と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図９に示す画素構成は、これに限定されない。例えば、図９に示す画素に新たにス
イッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図１０を用いて説明する。ここでは、駆動用ＴＦＴがｎ
型の場合を例に挙げて、画素の断面構造について説明する。図１０（Ａ）（Ｂ）（Ｃ）の
半導体装置に用いられる駆動用ＴＦＴ７０１１、７０２１、７００１は、実施の形態１乃
至実施の形態８で示す薄膜トランジスタと同様に作製でき、酸化物半導体層を含む透光性
の薄膜トランジスタを用いる例を示す。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出構造や、基板側の面から発光を取り出す下面射出構造や、基板側及び基板
とは反対側の面から発光を取り出す両面射出構造の発光素子があり、画素構成はどの射出
構造の発光素子にも適用することができる。
下面射出構造の発光素子について図１０（Ａ）を用いて説明する。
駆動用ＴＦＴ７０１１がｎ型で、発光素子７０１２から発せられる光が第１の電極７０１
３側に射出する場合の、画素の断面図を示す。図１０（Ａ）では、駆動用ＴＦＴ７０１１
のドレイン電極層と電気的に接続された透光性を有する導電膜７０１７上に、発光素子７
０１２の第１の電極７０１３が形成されており、第１の電極７０１３上にＥＬ層７０１４
、第２の電極７０１５が順に積層されている。
透光性を有する導電膜７０１７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いることがで
きる。
また、発光素子の第１の電極７０１３は様々な材料を用いることができる。例えば、第１
の電極７０１３を陰極として用いる場合には、仕事関数が小さい材料、具体的には、例え
ば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およ
びこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等
が好ましい。図１０（Ａ）では、第１の電極７０１３の膜厚は、光を透過する程度（好ま
しくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜
を、第１の電極７０１３として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングし
て透光性を有する導電膜７０１７と第１の電極７０１３を形成してもよく、この場合、同
じマスクを用いてエッチングすることができるため、好ましい。
また、第１の電極７０１３の周縁部は、隔壁７０１９で覆う。隔壁７０１９は、ポリイミ
ド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキ
サンを用いて形成する。隔壁７０１９は、特に感光性の樹脂材料を用い、第１の電極７０
１３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面と
なるように形成することが好ましい。隔壁７０１９として感光性の樹脂材料を用いる場合
、レジストマスクを形成する工程を省略することができる。
また、第１の電極７０１３及び隔壁７０１９上に形成するＥＬ層７０１４は、少なくとも
発光層を含めば良く、単数の層で構成されていても、複数の層が積層されるように構成さ
れていてもどちらでも良い。ＥＬ層７０１４が複数の層で構成されている場合、陰極とし
て機能する第１の電極７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホ
ール注入層の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、第１の電極７０１３を陽極として機能させ、第１の電極
７０１３上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層
してもよい。ただし、消費電力を比較する場合、第１の電極７０１３を陰極として機能さ
せ、第１の電極７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注
入層の順に積層するほうが、駆動回路部の電圧上昇を抑制でき、消費電力を少なくできる
ため好ましい。
また、ＥＬ層７０１４上に形成する第２の電極７０１５としては、様々な材料を用いるこ
とができる。例えば、第２の電極７０１５を陽極として用いる場合、仕事関数が大きい材
料、例えば、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ等や、ＩＴＯ、ＩＺＯ、ＺｎＯなどの
透明導電性材料が好ましい。また、第２の電極７０１５上に遮蔽膜７０１６、例えば光を
遮光する金属、光を反射する金属等を用いる。本実施の形態では、第２の電極７０１５と
してＩＴＯ膜を用い、遮蔽膜７０１６としてＴｉ膜を用いる。
第１の電極７０１３及び第２の電極７０１５で、発光層を含むＥＬ層７０１４を挟んでい
る領域が発光素子７０１２に相当する。図１０（Ａ）に示した素子構造の場合、発光素子
７０１２から発せられる光は、矢印で示すように第１の電極７０１３側に射出する。
なお、図１０（Ａ）ではゲート電極層として透光性を有する導電膜を用い、かつソース電
極層及びドレイン電極層に透光性を有するような薄膜を用いる例を示しており、発光素子
７０１２から発せられる光は、カラーフィルタ層７０３３を通過し、基板を通過して射出
させることができる。
カラーフィルタ層７０３３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０３３はオーバーコート層７０３４で覆われ、さらに保護絶縁
層７０３５によって覆う。なお、図１０（Ａ）ではオーバーコート層７０３４は薄い膜厚
で図示したが、オーバーコート層７０３４は、カラーフィルタ層７０３３に起因する凹凸
を平坦化する機能を有している。
また、保護絶縁層７０３５、絶縁層７０３２、及び絶縁層７０３１に形成され、且つ、ド
レイン電極層に達するコンタクトホールは、隔壁７０１９と重なる位置に配置する。
次に、両面射出構造の発光素子について、図１０（Ｂ）を用いて説明する。
図１０（Ｂ）では、駆動用ＴＦＴ７０２１のドレイン電極層と電気的に接続された透光性
を有する導電膜７０２７上に、発光素子７０２２の第１の電極７０２３が形成されており
、第１の電極７０２３上にＥＬ層７０２４、第２の電極７０２５が順に積層されている。
透光性を有する導電膜７０２７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いることがで
きる。
また、第１の電極７０２３は様々な材料を用いることができる。例えば、第１の電極７０
２３を陰極として用いる場合、仕事関数が小さい材料、具体的には、例えば、ＬｉやＣｓ
等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む
合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好ましい。本
実施の形態では、第１の電極７０２３を陰極として用い、その膜厚は、光を透過する程度
（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニ
ウム膜を、陰極として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングし
て透光性を有する導電膜７０２７と第１の電極７０２３を形成してもよく、この場合、同
じマスクを用いてエッチングすることができ、好ましい。
また、第１の電極７０２３の周縁部は、隔壁７０２９で覆う。隔壁７０２９は、ポリイミ
ド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキ
サンを用いて形成する。隔壁７０２９は、特に感光性の樹脂材料を用い、第１の電極７０
２３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面と
なるように形成することが好ましい。隔壁７０２９として感光性の樹脂材料を用いる場合
、レジストマスクを形成する工程を省略することができる。
また、第１の電極７０２３及び隔壁７０２９上に形成するＥＬ層７０２４は、発光層を含
めば良く、単数の層で構成されていても、複数の層が積層されるように構成されていても
どちらでも良い。ＥＬ層７０２４が複数の層で構成されている場合、陰極として機能する
第１の電極７０２３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層
の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、第１の電極７０２３を陽極として用い、陽極上にホール
注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。ただし
、消費電力を比較する場合、第１の電極７０２３を陰極として用い、陰極上に電子注入層
、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが消費電力が少
ないため好ましい。
また、ＥＬ層７０２４上に形成する第２の電極７０２５としては、様々な材料を用いるこ
とができる。例えば、第２の電極７０２５を陽極として用いる場合、仕事関数が大きい材
料、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯなどの透明導電性材料を好ましく用いることができ
る。本実施の形態では、第２の電極７０２６を陽極として用い、酸化シリコンを含むＩＴ
Ｏ膜を形成する。
第１の電極７０２３及び第２の電極７０２５で、発光層を含むＥＬ層７０２４を挟んでい
る領域が発光素子７０２２に相当する。図１０（Ｂ）に示した素子構造の場合、発光素子
７０２２から発せられる光は、矢印で示すように第２の電極７０２５側と第１の電極７０
２３側の両方に射出する。
なお、図１０（Ｂ）ではゲート電極層として透光性を有する導電膜を用い、かつソース電
極層及びドレイン電極層に透光性を有するような薄膜を用いる例を示しており、発光素子
７０２２から第１の電極７０２３側に発せられる光は、カラーフィルタ層７０４３を通過
し、基板を通過して射出させることができる。
カラーフィルタ層７０４３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０４３はオーバーコート層７０４４で覆われ、さらに保護絶縁
層７０４５によって覆う。
また、保護絶縁層７０４５、絶縁層７０４２及び、絶縁層７０４２に形成され、且つ、ド
レイン電極層に達するコンタクトホールは、隔壁７０２９と重なる位置に配置する。
ただし、両面射出構造の発光素子を用い、どちらの表示面もフルカラー表示とする場合、
第２の電極７０２５側からの光はカラーフィルタ層７０４３を通過しないため、別途カラ
ーフィルタ層を備えた封止基板を第２の電極７０２５上方に設けることが好ましい。
次に、上面射出構造の発光素子について、図１０（Ｃ）を用いて説明する。
図１０（Ｃ）に、駆動用ＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が
第２の電極７００５側に抜ける場合の、画素の断面図を示す。図１０（Ｃ）では、駆動用
ＴＦＴ７００１のドレイン電極層と第１の電極７００３は接しており、駆動用ＴＦＴ７０
０１と発光素子７００２の第１の電極７００３とを電気的に接続している。第１の電極７
００３上にＥＬ層７００４、第２の電極７００５が順に積層されている。
また、第１の電極７００３は様々な材料を用いることができる。例えば、第１の電極７０
０３を陰極として用いる場合、仕事関数が小さい材料、具体的には、例えば、ＬｉやＣｓ
等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む
合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好ましい。
また、第１の電極７００３の周縁部は、隔壁７００９で覆う。隔壁７００９は、ポリイミ
ド、アクリル、ポリアミド、エポキシ等の有機樹脂膜、無機絶縁膜または有機ポリシロキ
サンを用いて形成する。隔壁７００９は、特に感光性の樹脂材料を用い、第１の電極７０
０３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面と
なるように形成することが好ましい。隔壁７００９として感光性の樹脂材料を用いる場合
、レジストマスクを形成する工程を省略することができる。
また、第１の電極７００３及び隔壁７００９上に形成するＥＬ層７００４は、少なくとも
発光層を含めば良く、単数の層で構成されていても、複数の層が積層されるように構成さ
れていてもどちらでも良い。ＥＬ層７００４が複数の層で構成されている場合、陰極とし
て用いる第１の電極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホー
ル注入層の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、陽極として用いる第１の電極７００３上にホール注入層
、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。
図１０（Ｃ）ではＴｉ膜、アルミニウム膜、Ｔｉ膜の順に積層した積層膜上に、ホール注
入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層し、その上にＭｇ：Ａ
ｇ合金薄膜とＩＴＯとの積層を形成する。
ただし、駆動用ＴＦＴ７００１がｎ型の場合、第１の電極７００３上に電子注入層、電子
輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが、駆動回路における
電圧上昇を抑制することができ、消費電力を少なくできるため好ましい。
第２の電極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸
化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物
、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウ
ム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透
光性を有する導電膜を用いても良い。
第１の電極７００３及び第２の電極７００５で発光層を含むＥＬ層７００４を挟んでいる
領域が発光素子７００２に相当する。図１０（Ｃ）に示した画素の場合、発光素子７００
２から発せられる光は、矢印で示すように第２の電極７００５側に射出する。
また、図１０（Ｃ）において、駆動用ＴＦＴ７００１のドレイン電極層は、欠陥を含む絶
縁層７０５１、保護絶縁層７０５２、平坦化絶縁層７０５６、平坦化絶縁層７０５３、及
び絶縁層７０５５に設けられたコンタクトホールを介して第１の電極７００３と電気的に
接続する。平坦化絶縁層７０３６、７０４６、７０５３、７０５６は、ポリイミド、アク
リル、ベンゾシクロブテン、ポリアミド、エポキシ等の樹脂材料を用いることができる。
また上記樹脂材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ
（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これら
の材料で形成される絶縁膜を複数積層させることで、平坦化絶縁層７０３６、７０４６、
７０５３、７０５６を形成してもよい。平坦化絶縁層７０３６、７０４６、７０５３、７
０５６の形成法は、特に限定されず、その材料に応じて、スパッタリング法、ＳＯＧ法、
スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印
刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフ
コーター等を用いることができる。
また、第１の電極７００３と、隣り合う画素の第１の電極とを絶縁するために隔壁７００
９を設ける。隔壁７００９は、ポリイミド、アクリル、ポリアミド、エポキシ等の有機樹
脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。隔壁７００９は、特に感
光性の樹脂材料を用い、第１の電極７００３上に開口部を形成し、その開口部の側壁が連
続した曲率を持って形成される傾斜面となるように形成することが好ましい。隔壁７００
９として感光性の樹脂材料を用いる場合、レジストマスクを形成する工程を省略すること
ができる。
また、図１０（Ｃ）の構造においては、フルカラー表示を行う場合、例えば発光素子７０
０２として緑色発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の
発光素子を青色発光素子とする。また、３種類の発光素子だけでなく白色素子を加えた４
種類の発光素子でフルカラー表示ができる発光表示装置を作製してもよい。
また、図１０（Ｃ）の構造においては、配置する複数の発光素子を全て白色発光素子とし
て、発光素子７００２上方にカラーフィルタなどを有する封止基板を配置する構成とし、
フルカラー表示ができる発光表示装置を作製してもよい。白色などの単色の発光を示す材
料を形成し、カラーフィルタや色変換層を組み合わせることによりフルカラー表示を行う
ことができる。
半導体装置に用いられる駆動用ＴＦＴ７００１、７０１１、７０２１としては、実施の形
態１乃至９のいずれか一の薄膜トランジスタを適宜用いることができ、同様な工程及び材
料で形成することができる。駆動用ＴＦＴ７００１、７０１１、７０２１は酸化物半導体
層と欠陥を含む絶縁層７０５１、７０３１、７０４１との間に酸素過剰の混合領域を有す
る。また、実施の形態２のように、酸素過剰の混合領域の代わりに酸素過剰の酸化物絶縁
層を設ける構成としてもよい。酸素過剰の酸化物絶縁層も酸素過剰の混合領域と同様の効
果を奏する。
酸素過剰の混合領域、欠陥を含む絶縁層７０３１、７０４１、７０５１は、水素や水分（
水素原子や、Ｈ２Ｏなど水素原子を含む化合物）に対して束縛エネルギーが大きく、酸素
過剰の混合領域、欠陥を多く含む絶縁層において該不純物は安定化するため、酸化物半導
体層から、酸素過剰の混合領域、欠陥を含む絶縁層７０３１、７０４１、７０５１へ該不
純物を拡散させ、該不純物を酸化物半導体層から排除することができる。さらに、酸素過
剰の混合領域が欠陥を含む絶縁層７０３１、７０４１、７０５１に拡散した不純物に対す
るバリア層となり、該不純物が再度酸化物半導体層に侵入することを防止するため、酸化
物半導体層中の不純物濃度を低減させた状態で維持することができる。従って、変動要因
となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不純物が低減され
た酸化物半導体層を用いた駆動用ＴＦＴ７００１、７０１１、７０２１は安定な電気特性
を有する信頼性の高い薄膜トランジスタである。
もちろん単色発光の表示を行ってもよい。例えば、白色発光を用いて照明装置を形成して
もよいし、単色発光を用いてエリアカラータイプの発光装置を形成してもよい。
また、必要があれば、円偏光板などの偏光フィルムなどの光学フィルムを設けてもよい。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と発光素子が電気的
に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流制御用ＴＦＴが接
続されている構成であってもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１１）
本実施の形態では、発光表示パネル（発光パネルともいう）の外観及び断面について、図
１１（Ａ）を用いて説明する。図１１は、第１の基板上に形成された薄膜トランジスタ及
び発光素子を、第２の基板との間にシール材によって封止した、パネルの平面図であり、
図１１（Ｂ）は、図１１（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図１１（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
薄膜トランジスタ４５０９、４５１０は、実施の形態１乃至９のいずれか一の薄膜トラン
ジスタを適宜用いることができ、同様な工程及び材料で形成することができる。薄膜トラ
ンジスタ４５０９、４５１０は酸化物半導体層と欠陥を含む絶縁層４５４２との間に酸素
過剰の混合領域（図示せず）を有する。また、実施の形態２のように、酸素過剰の混合領
域の代わりに酸素過剰の酸化物絶縁層を設ける構成としてもよい。酸素過剰の酸化物絶縁
層も酸素過剰の混合領域と同様の効果を奏する。
酸素過剰の混合領域、欠陥を多く含む絶縁層は、水素や水分（水素原子や、Ｈ２Ｏなど水
素原子を含む化合物）に対して束縛エネルギーが大きく、酸素過剰の混合領域、欠陥を多
く含む絶縁層４５４２において該不純物は安定化するため、加熱処理することにより酸化
物半導体層から、酸素過剰の混合領域、欠陥を含む絶縁層４５４２へ該不純物を拡散させ
、該不純物を酸化物半導体層から排除することができる。さらに、酸素過剰の混合領域が
欠陥を含む絶縁層に拡散した不純物に対するバリア層となり、該不純物が再度酸化物半導
体層に侵入することを防止するため、酸化物半導体層中の不純物濃度を低減させた状態で
維持することができる。従って、変動要因となる水素、水分、水酸基又は水素化物などの
不純物が低減された酸化物半導体層を用いた薄膜トランジスタ４５０９、４５１０は安定
な電気特性を有する信頼性の高い薄膜トランジスタである。
なお、駆動回路用の薄膜トランジスタ４５０９としては、薄膜トランジスタの酸化物半導
体層のチャネル形成領域と重なる位置に導電層を設けた構造とする。本実施の形態におい
て、薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタである。
欠陥を含む絶縁層４５４２上において駆動回路用の薄膜トランジスタ４５０９の酸化物半
導体層のチャネル形成領域と重なる位置に導電層４５４０が設けられている。導電層４５
４０を酸化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験
前後における薄膜トランジスタ４５０９のしきい値電圧の変化量を低減することができる
。また、導電層４５４０は、電位が薄膜トランジスタ４５０９のゲート電極層と同じでも
よいし、異なっていても良く、第２のゲート電極層として機能させることもできる。また
、導電層４５４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、導電層４５４０は外部の電場を遮蔽する、すなわち外部の電場が内部（薄膜トラン
ジスタを含む回路部）に作用しないようにする機能（特に静電気に対する静電遮蔽機能）
も有する。導電層の４５４０の遮蔽機能により、静電気などの外部の電場の影響により薄
膜トランジスタの電気的な特性が変動することを防止することができる。
また、薄膜トランジスタ４５１０の酸化物半導体層を覆う欠陥を含む絶縁層４５４２が形
成されている。薄膜トランジスタ４５１０のソース電極層又はドレイン電極層は薄膜トラ
ンジスタ上に設けられた欠陥を含む絶縁層４５４２及び絶縁層４５５１に形成された開口
において配線層４５５０と電気的に接続されている。配線層４５５０は第１の電極４５１
７と接して形成されており、薄膜トランジスタ４５１０と第１の電極４５１７とは配線層
４５５０を介して電気的に接続されている。
欠陥を含む絶縁層４５４２は実施の形態１で示した欠陥を含む絶縁層１１６と同様な材料
及び方法で形成すればよい。
発光素子４５１１の発光領域と重なるようにカラーフィルタ層４５４５が、絶縁層４５５
１上に形成される。
また、カラーフィルタ層４５４５の表面凹凸を低減するため平坦化絶縁膜として機能する
オーバーコート層４５４３で覆う構成となっている。
また、オーバーコート層４５４３上に絶縁層４５４４が形成されている。絶縁層４５４４
は、実施の形態１で示した保護絶縁層１０３と同様に形成すればよく、例えば窒化シリコ
ン層をスパッタリング法で形成すればよい。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１電極４
５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と配線層４５
５０を介して電気的に接続されている。なお発光素子４５１１の構成は、第１電極４５１
７、電界発光層４５１２、第２電極４５１３の積層構造であるが、示した構成に限定され
ない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成
は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１電極４５１７上に開口部を形成し、その開口部の側壁が連
続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２電極４５
１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化シリコン膜、
窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
接続端子電極４５１５が、発光素子４５１１が有する第１電極４５１７と同じ導電膜から
形成され、端子電極４５１６は、薄膜トランジスタ４５０９のソース電極層及びドレイン
電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する場合、第１の基板及び第２の基板は
透光性でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフ
ィルムまたはアクリルフィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。例えば充填材として窒素を用い
ればよい。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）などの光学フィルムを適宜設けてもよい。また、偏光板
又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により反射光を拡散し、
映り込みを低減できるアンチグレア処理を施すことができる。
シール材は、スクリーン印刷法、インクジェット装置またはディスペンス装置を用いて形
成することができる。シール材は、代表的には可視光硬化性、紫外線硬化性または熱硬化
性の樹脂を含む材料を用いることができる。また、フィラーを含んでもよい。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、図１１の構成に限定されない。
以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製す
ることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１２）
半導体装置の一形態に相当する液晶表示パネルの外観及び断面について、図８を用いて説
明する。図８は、薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第１
の基板４００１との間にシール材４００５によって封止した、パネルの平面図であり、図
８（Ｂ）は、図８（Ａ）または図８（Ｃ）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図８（Ａ）は、
ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図８（Ｃ）は、ＴＡＢ方
法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図８（Ｂ）では、画素部４００２に含まれる薄膜ト
ランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１と
を例示している。薄膜トランジスタ４０１０、４０１１上には酸素過剰の酸化物絶縁層４
０４３、欠陥を含む絶縁層４０４１、保護絶縁層４０４２、絶縁層４０２１が設けられて
いる。
薄膜トランジスタ４０１０、４０１１は、実施の形態１乃至９のいずれか一の薄膜トラン
ジスタを適宜用いることができ、同様な工程及び材料で形成することができる。酸化物半
導体層と欠陥を含む絶縁層との間に酸素過剰の酸化物絶縁層４０４３が設けられている。
また、実施の形態１のように、酸素過剰の酸化物絶縁層の代わりに酸素過剰の混合領域を
設ける構成としてもよい。酸素過剰の混合領域も酸素過剰の酸化物絶縁層と同様の効果を
奏する。
酸素過剰の酸化物絶縁層４０４３、欠陥を含む絶縁層４０４１は、水素や水分（水素原子
や、Ｈ２Ｏなど水素原子を含む化合物）に対して束縛エネルギーが大きく、酸素過剰の酸
化物絶縁層４０４３、欠陥を含む絶縁層４０４１において該不純物は安定化するため、酸
化物半導体層から、酸素過剰の酸化物絶縁層４０４３、欠陥を含む絶縁層４０４１へ該不
純物を拡散させ、該不純物を酸化物半導体層から排除することができる。さらに、酸素過
剰の酸化物絶縁層４０４３が欠陥を含む絶縁層４０４１に拡散した不純物に対するバリア
層となり、該不純物が再度酸化物半導体層に侵入することを防止するため、酸化物半導体
層中の不純物濃度を低減させた状態で維持することができる。従って、変動要因となる水
素、水分、水酸基又は水素化物などの不純物が低減された酸化物半導体層を用いた薄膜ト
ランジスタ４０１０、４０１１は安定な電気特性を有する信頼性の高い薄膜トランジスタ
である。なお、本実施の形態において、薄膜トランジスタ４０１０、４０１１はｎチャネ
ル型薄膜トランジスタである。
絶縁層４０２１上において、駆動回路用の薄膜トランジスタ４０１１の酸化物半導体層の
チャネル形成領域と重なる位置に導電層４０４０が設けられている。導電層４０４０を酸
化物半導体層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後にお
ける薄膜トランジスタ４０１１のしきい値電圧の変化量を低減することができる。また、
導電層４０４０は、電位が薄膜トランジスタ４０１１のゲート電極層と同じでもよいし、
異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層
４０４０の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また、導電層４０４０は外部の電場を遮蔽する、すなわち外部の電場が内部（薄膜トラン
ジスタを含む回路部）に作用しないようにする機能（特に静電気に対する静電遮蔽機能）
も有する。導電層の４０４０の遮蔽機能により、静電気などの外部の電場の影響により薄
膜トランジスタの電気的な特性が変動することを防止することができる。
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０のソ
ース電極層又はドレイン電極層と電気的に接続されている。そして液晶素子４０１３の対
向電極層４０３１は第２の基板４００６上に形成されている。画素電極層４０３０と対向
電極層４０３１と液晶層４００８とが重なっている部分が、液晶素子４０１３に相当する
。なお、画素電極層４０３０、対向電極層４０３１はそれぞれ配向膜として機能する絶縁
層４０３２、４０３３が設けられ、絶縁層４０３２、４０３３を介して液晶層４００８を
挟持している。
なお、第１の基板４００１、第２の基板４００６としては、透光性基板を用いることがで
き、ガラス、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フ
ィルムを用いることができる。
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するため
に設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１
は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続され
る。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層４０
３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材４０
０５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ
以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。ま
た配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって
引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損
を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
特に、酸化物半導体層を用いる薄膜トランジスタは、静電気の影響により薄膜トランジス
タの電気的な特性が著しく変動して設計範囲を逸脱する恐れがある。よって酸化物半導体
層を用いる薄膜トランジスタを有する液晶表示装置にブルー相の液晶材料を用いることは
より効果的である。
なお透過型液晶表示装置の他に、半透過型液晶表示装置でも適用できる。
また、液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に着色層、表示素
子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設けてもよい。ま
た、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び着色層の材料や
作製工程条件によって適宜設定すればよい。また、表示部以外にブラックマトリクスとし
て機能する遮光膜を設けてもよい。
薄膜トランジスタ４０１１、４０１０上には、酸化物半導体層に接して酸素過剰の酸化物
絶縁層４０４３、欠陥を含む絶縁層４０４１が積層されている。酸素過剰の酸化物絶縁層
４０４３は実施の形態２で示した酸素過剰の酸化物絶縁層１３９と同様な材料及び方法で
形成すればよい。欠陥を含む絶縁層４０４１は実施の形態１で示した欠陥を含む絶縁層１
１６と同様な材料及び方法で形成すればよい。
また、欠陥を含む絶縁層４０４１上に接して保護絶縁層４０４２を形成する。また、保護
絶縁層４０４２は実施の形態１で示した保護絶縁層１０３と同様に形成すればよく、例え
ば窒化シリコン膜を用いることができる。また、保護絶縁層４０４２上に薄膜トランジス
タの表面凹凸を低減するため平坦化絶縁膜として機能する絶縁層４０２１で覆う構成とな
っている。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイ
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いる
ことができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁層
４０２１を形成してもよい。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタリング法、Ｓ
ＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スク
リーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター
、ナイフコーター等を用いることができる。絶縁層４０２１の焼成工程と半導体層のアニ
ールを兼ねることで効率よく半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
透光性の導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０３０と同じ導電膜か
ら形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０１１のソース電極層
及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また図８においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実装
している例を示しているがこの構成に限定されない。走査線駆動回路を別途形成して実装
しても良いし、信号線駆動回路の一部または走査線駆動回路の一部のみを別途形成して実
装しても良い。
また、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学
部材（光学基板）などは適宜設ける。例えば、偏光基板及び位相差基板による円偏光を用
いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素
電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極
と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターン
として観察者に認識される。
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、また
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
また、通常の垂直同期周波数を１．５倍若しくは２倍以上にすることで応答速度を改善す
る、所謂、倍速駆動と呼ばれる駆動技術もある。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光
ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して
複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥ
Ｄの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性
を従来よりも改善することができる。
また、薄膜トランジスタは静電気などにより破壊されやすいため、さらに画素部または駆
動回路と同一基板上に保護回路を設けることが好ましい。保護回路は、酸化物半導体層を
用いた非線形素子を用いて構成することが好ましい。例えば、保護回路は画素部と、走査
線入力端子及び信号線入力端子との間に配設されている。本実施の形態では複数の保護回
路を配設して、走査線、信号線及び容量バス線に静電気等によりサージ電圧が印加され、
画素トランジスタなどが破壊されないように構成されている。そのため、保護回路にはサ
ージ電圧が印加されたときに、共通配線に電荷を逃がすように構成する。また、保護回路
は、走査線に対して並列に配置された非線形素子によって構成されている。非線形素子は
、ダイオードのような二端子素子又はトランジスタのような三端子素子で構成される。例
えば、画素部の薄膜トランジスタと同じ工程で形成することも可能であり、例えばゲート
端子とドレイン端子を接続することによりダイオードと同様の特性を持たせることができ
る。
また、液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰ
Ｓ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌ
ｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌ
ｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓ
ａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ
Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒ
ｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
このように、本明細書に開示される半導体装置としては、特に限定されず、ＴＮ液晶、Ｏ
ＣＢ液晶、ＳＴＮ液晶、ＶＡ液晶、ＥＣＢ型液晶、ＧＨ液晶、高分子分散型液晶、ディス
コティック液晶などを用いることができるが、中でもノーマリーブラック型の液晶パネル
、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置とすることが好ましい
。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏ
ｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅ
ｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることが
できる。
また、ＶＡ型の液晶表示装置にも適用することができる。ＶＡ型の液晶表示装置とは、液
晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、
電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。
また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に
分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる
方法を用いることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１３）
本実施の形態では、本発明の一実施の形態である半導体装置として電子ペーパーの例を示
す。
図１２は、本発明の一実施の形態を適用した半導体装置の例としてアクティブマトリクス
型の電子ペーパーを示す。半導体装置に用いられる薄膜トランジスタ５８１としては、実
施の形態１乃至９のいずれか一の薄膜トランジスタを適宜用いることができ、同様な工程
及び材料で形成することができる。薄膜トランジスタ５８１は酸化物半導体層と欠陥を含
む絶縁層５８３との間に酸素過剰の混合領域を有する。また、実施の形態２のように、酸
素過剰の混合領域の代わりに酸素過剰の酸化物絶縁層を設ける構成としてもよい。酸素過
剰の酸化物絶縁層も酸素過剰の混合領域と同様の効果を奏する。
酸素過剰の混合領域、欠陥を含む絶縁層５８３は、水素や水分（水素原子や、Ｈ２Ｏなど
水素原子を含む化合物）に対して束縛エネルギーが大きく、酸素過剰の混合領域、欠陥を
多く含む絶縁層において該不純物は安定化するため、酸化物半導体層から、酸素過剰の混
合領域、欠陥を含む絶縁層５８３へ該不純物を拡散させ、該不純物を酸化物半導体層から
排除することができる。さらに、酸素過剰の混合領域が欠陥を含む絶縁層５８３に拡散し
た不純物に対するバリア層となり、該不純物が再度酸化物半導体層に侵入することを防止
するため、酸化物半導体層中の不純物濃度を低減させた状態で維持することができる。従
って、変動要因となる水素、水分、水酸基又は水素化物（水素化合物ともいう）などの不
純物が低減された酸化物半導体層を用いた薄膜トランジスタ５８１は安定な電気特性を有
する信頼性の高い薄膜トランジスタである。
図１２の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用い、電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０上に設けられた薄膜トランジスタ５８１はボトムゲート構造の薄膜トランジス
タであり、ソース電極層又はドレイン電極層は、欠陥を含む絶縁層５８３、保護絶縁層５
８４、絶縁層５８５に形成される開口において第１の電極層５８７と接して電気的に接続
されている。
第１の電極層５８７と第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９
０ｂを有し、周りが液体で満たされているキャビティ５９４を含む球形粒子が設けられて
おり、球形粒子の周囲は樹脂等の充填材５９５で充填されている（図１２参照）。本実施
の形態においては、第１の電極層５８７が画素電極に相当し、対向基板５９６に設けられ
る第２の電極層５８８が共通電極に相当する。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれてい
る。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要で
あり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また
、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能で
あるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備
する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくこと
が可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる
。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態１４）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用すること
ができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン
受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメ
ラなどのカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともい
う）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機な
どが挙げられる。
図１３（Ａ）は、携帯電話機１６００を示している。携帯電話機１６００は、筐体１６０
１に組み込まれた表示部１６０２の他、操作ボタン１６０３ａ、１６０３ｂ、外部接続ポ
ート１６０４、スピーカ１６０５、マイク１６０６などを備えている。
図１３（Ａ）に示す携帯電話機１６００は、表示部１６０２を指などで触れることで、情
報を入力することができる。また、電話を掛ける、或いはメールを打つなどの操作は、表
示部１６０２を指などで触れることにより行うことができる。
表示部１６０２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１６０２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１６０２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機１６００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１６００の向き（縦か横か）を判断して、表
示部１６０２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１６０２を触れること、又は筐体１６０１の操作
ボタン１６０３の操作により行われる。また、表示部１６０２に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１６０２の光センサで検出される信号を検知し、表示
部１６０２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部１６０２は、イメージセンサとして機能させることもできる。例えば、表示部１６
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
表示部１６０２には、上記実施の形態に示す半導体装置を適用することができ、例えば画
素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置す
ることができる。
図１３（Ｂ）も携帯電話機の一例である。図１３（Ｂ）を一例とした携帯型情報端末は、
複数の機能を備えることができる。例えば電話機能に加えて、コンピュータを内蔵し、様
々なデータ処理機能を備えることもできる。
図１３（Ｂ）に示す携帯型情報端末は、筐体１８００及び筐体１８０１の二つの筐体で構
成されている。筐体１８００には、表示パネル１８０２、スピーカ１８０３、マイクロフ
ォン１８０４、ポインティングデバイス１８０６、カメラ用レンズ１８０７、外部接続端
子１８０８などを備え、筐体１８０１には、キーボード１８１０、外部メモリスロット１
８１１などを備えている。また、アンテナは筐体１８０１内部に内蔵されている。
また、表示パネル１８０２はタッチパネルを備えており、図１３（Ｂ）には映像表示され
ている複数の操作キー１８０５を点線で示している。
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵していてもよい。
上記実施の形態に示す半導体装置は、表示パネル１８０２に用いることができ、使用形態
に応じて表示の方向が適宜変化する。また、表示パネル１８０２と同一面上にカメラ用レ
ンズ１８０７を備えているため、テレビ電話が可能である。スピーカ１８０３及びマイク
ロフォン１８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さら
に、筐体１８００と筐体１８０１は、スライドし、図１３（Ｂ）のように展開している状
態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子１８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能
であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部
メモリスロット１８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応でき
る。
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであっても
よい。
図１４（Ａ）は、テレビジョン装置９６００を示している。テレビジョン装置９６００は
、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表
示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持
した構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
表示部９６０３には、上記実施の形態に示す半導体装置を適用することができ、例えば画
素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置す
ることができる。
図１４（Ｂ）は、デジタルフォトフレーム９７００を示している。例えば、デジタルフォ
トフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７
０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画
像データを表示させることで、通常の写真立てと同様に機能させることができる。
表示部９７０３には、上記実施の形態に示す半導体装置を適用することができ、例えば画
素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置す
ることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図１５は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成されてお
り、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部９８８
２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。
表示部９８８３には、上記実施の形態に示す半導体装置を適用することができ、例えば画
素のスイッチング素子として、上記他の実施の形態に示す薄膜トランジスタを複数配置す
ることができる。
また、図１５に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８
８６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ
９８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度
、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、
振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備
えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本明細
書に開示する薄膜トランジスタを備えた構成であればよく、その他付属設備が適宜設けら
れた構成とすることができる。図１５に示す携帯型遊技機は、記録媒体に記録されている
プログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通
信を行って情報を共有する機能を有する。なお、図１５に示す携帯型遊技機が有する機能
はこれに限定されず、様々な機能を有することができる。
図１７は、上記実施の形態を適用して形成される半導体装置の一例である発光装置を、室
内の照明装置３００１として用いた例である。本明細書に示す発光装置は大面積化も可能
であるため、大面積の照明装置として用いることができる。また、上記実施の形態で示し
た発光装置は、卓上照明器具３００２として用いることも可能である。なお、照明器具に
は天井固定型の照明器具、卓上照明器具の他にも、壁掛け型の照明器具、車内用照明、誘
導灯なども含まれる。
以上のように、実施の形態１乃至９のいずれか一で示した半導体装置は、上記のような様
々な電子機器の表示パネルに適用することができ、信頼性の高い電子機器を提供すること
ができる。
（実施の形態１５）
本明細書に開示する半導体装置は、電子ペーパーとして適用することができる。電子ペー
パーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である
。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの乗り
物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる
。電子機器の一例を図１６に示す。
図１６は、電子書籍２７００を示している。例えば、電子書籍２７００は、筐体２７０１
および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０３は
、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行うこと
ができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図１６では表示部２７０５）に文章を表示し、左側の表示部
（図１６では表示部２７０７）に画像を表示することができる。
また、図１６では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側
面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケ
ーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成と
してもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成として
もよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
１００ 基板
１０２ ゲート絶縁層
１０３ 保護絶縁層
１１０ 薄膜トランジスタ
１１１ ゲート電極層
１１２ 酸化物半導体層
１１６ 絶縁層
１１９ 混合領域
１２０ 酸化物半導体膜
１２１ 酸化物半導体層
１３０ 薄膜トランジスタ
１３２ 酸化物半導体層
１３９ 酸化物絶縁層
１４０ 基板
１４１ 酸化物半導体層
１４２ ゲート絶縁層
１４３ 保護絶縁層
１４６ 絶縁層
１５０ 基板
１５１ ゲート電極層
１５２ ゲート絶縁層
１５３ 保護絶縁層
１６０ 薄膜トランジスタ
１６２ 酸化物半導体層
１６５ｂ ドレイン電極層
１６６ 絶縁層
１７１ 酸化物半導体層
１７３ 絶縁層
１７９ 混合領域
１８０ 薄膜トランジスタ
１８１ ゲート電極層
１８３ 保護絶縁層
１９０ 薄膜トランジスタ
１９２ 酸化物半導体層
１９６ 絶縁層
１９９ 混合領域
３００ 基板
３０２ ゲート絶縁層
３０３ 保護絶縁層
３１０ 薄膜トランジスタ
３１１ ゲート電極層
３１２ 酸化物半導体層
３１３ チャネル形成領域
３１６ 絶縁層
３１９ 酸化物絶縁層
３２０ 基板
３２２ ゲート絶縁層
３２３ 保護絶縁層
３３０ 酸化物半導体膜
３３１ 酸化物半導体層
３３２ 酸化物半導体層
３６０ 薄膜トランジスタ
３６１ ゲート電極層
３６２ 酸化物半導体層
３６３ チャネル形成領域
３６６ 絶縁層
３６９ 酸化物絶縁層
３７０ 基板
３７３ 保護絶縁層
３８０ 薄膜トランジスタ
３８１ ゲート電極層
３８２ 酸化物半導体層
３８６ 絶縁層
３８９ 酸化物絶縁層
５８０ 基板
５８１ 薄膜トランジスタ
５８３ 絶縁層
５８４ 保護絶縁層
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５９４ キャビティ
５９５ 充填材
５９６ 対向基板
１１５ａ ソース電極層
１１５ｂ ドレイン電極層
１４２ａ ゲート絶縁層
１４２ｂ ゲート絶縁層
１６００ 携帯電話機
１６０１ 筐体
１６０２ 表示部
１６０３ 操作ボタン
１６０４ 外部接続ポート
１６０５ スピーカ
１６５ａ ソース電極層
１６６ｂ ドレイン電極層
１８００ 筐体
１８０１ 筐体
１８０２ 表示パネル
１８０３ スピーカ
１８０４ マイクロフォン
１８０５ 操作キー
１８０６ ポインティングデバイス
１８０７ カメラ用レンズ
１８０８ 外部接続端子
１８１０ キーボード
１８１１ 外部メモリスロット
１９５ａ ソース電極層
１９５ｂ ドレイン電極層
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
３００１ 照明装置
３００２ 卓上照明器具
３１４ａ 高抵抗ソース領域
３１４ｂ 高抵抗ドレイン領域
３１５ａ ソース電極層
３１５ｂ ドレイン電極層
３６４ａ 高抵抗ソース領域
３６４ｂ 高抵抗ドレイン領域
３６５ａ ソース電極層
３６５ｂ ドレイン電極層
３７２ａ ゲート絶縁層
３７２ｂ ゲート絶縁層
３８５ａ ソース電極層
３８５ｂ ドレイン電極層
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ 薄膜トランジスタ
４０１１ 薄膜トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４０４０ 導電層
４０４１ 絶縁層
４０４２ 保護絶縁層
４０４３ 酸化物絶縁層
４５０１ 基板
４５０２ 画素部
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ 薄膜トランジスタ
４５１０ 薄膜トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極
４５１９ 異方性導電膜
４５２０ 隔壁
４５４０ 導電層
４５４２ 絶縁層
４５４３ オーバーコート層
４５４４ 絶縁層
４５４５ カラーフィルタ層
４５５０ 配線層
４５５１ 絶縁層
５９０ａ 黒色領域
５９０ｂ 白色領域
１６０６ マイク
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ 駆動用ＴＦＴ
７００２ 発光素子
７００３ 電極
７００４ ＥＬ層
７００５ 電極
７００９ 隔壁
７０１１ 駆動用ＴＦＴ
７０１２ 発光素子
７０１３ 電極
７０１４ ＥＬ層
７０１５ 電極
７０１６ 遮蔽膜
７０１７ 導電膜
７０１９ 隔壁
７０２１ 駆動用ＴＦＴ
７０２２ 発光素子
７０２３ 電極
７０２４ ＥＬ層
７０２５ 電極
７０２６ 電極
７０２７ 導電膜
７０２９ 隔壁
７０３１ 絶縁層
７０３２ 絶縁層
７０３３ カラーフィルタ層
７０３４ オーバーコート層
７０３５ 保護絶縁層
７０３６ 平坦化絶縁層
７０４２ 絶縁層
７０４３ カラーフィルタ層
７０４４ オーバーコート層
７０４５ 保護絶縁層
７０５１ 絶縁層
７０５２ 保護絶縁層
７０５３ 平坦化絶縁層
７０５５ 絶縁層
７０５６ 平坦化絶縁層
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
１６０３ａ 操作ボタン
４５０３ａ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５１８ａ ＦＰＣ

Claims (5)

  1. 基板上の、ゲート電極層と、
    前記ゲート電極層上の、ゲート絶縁層と、
    前記ゲート絶縁層上の、酸化物半導体層と、
    前記酸化物半導体層と電気的に接続された、ソース電極層と、
    前記酸化物半導体層と電気的に接続された、ドレイン電極層と、
    前記ソース電極層及びドレイン電極層上の、絶縁層と、を有し、
    前記絶縁層と、前記酸化物半導体層との間には、酸素過剰な領域を有し、
    前記酸素過剰な領域は、シリコンを有することを特徴とする半導体装置。
  2. 基板上の、ゲート電極層と、
    前記ゲート電極層上の、ゲート絶縁層と、
    前記ゲート絶縁層上の、酸化物半導体層と、
    前記酸化物半導体層と電気的に接続された、ソース電極層と、
    前記酸化物半導体層と電気的に接続された、ドレイン電極層と、
    前記ソース電極層及びドレイン電極層上の、絶縁層と、を有し、
    前記絶縁層と、前記酸化物半導体層との間には、酸素過剰な領域を有し、
    前記酸素過剰な領域は、前記絶縁層を構成するシリコンと、前記酸化物半導体層を構成する一以上の金属元素とを有することを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記絶縁層は、ダングリングボンドを有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記絶縁層は、アモルファス構造を有することを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記絶縁層は、酸化シリコンを有し、
    前記酸化シリコンは、ＳｉＯ２＋ｘ（ｘは０以上３未満）で表されることを特徴とする半導体装置。
JP2014200900A 2009-10-30 2014-09-30 半導体装置 Active JP5963825B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014200900A JP5963825B2 (ja) 2009-10-30 2014-09-30 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009249876 2009-10-30
JP2009249876 2009-10-30
JP2014200900A JP5963825B2 (ja) 2009-10-30 2014-09-30 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2010243369A Division JP5639850B2 (ja) 2009-10-30 2010-10-29 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2016127448A Division JP6277228B2 (ja) 2009-10-30 2016-06-28 半導体装置

Publications (2)

Publication Number Publication Date
JP2015057832A JP2015057832A (ja) 2015-03-26
JP5963825B2 true JP5963825B2 (ja) 2016-08-03

Family

ID=43921810

Family Applications (5)

Application Number Title Priority Date Filing Date
JP2010243369A Active JP5639850B2 (ja) 2009-10-30 2010-10-29 半導体装置
JP2014200900A Active JP5963825B2 (ja) 2009-10-30 2014-09-30 半導体装置
JP2016127448A Expired - Fee Related JP6277228B2 (ja) 2009-10-30 2016-06-28 半導体装置
JP2018004370A Active JP6674482B2 (ja) 2009-10-30 2018-01-15 半導体装置
JP2020038528A Active JP6953570B2 (ja) 2009-10-30 2020-03-06 半導体装置の作製方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2010243369A Active JP5639850B2 (ja) 2009-10-30 2010-10-29 半導体装置

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2016127448A Expired - Fee Related JP6277228B2 (ja) 2009-10-30 2016-06-28 半導体装置
JP2018004370A Active JP6674482B2 (ja) 2009-10-30 2018-01-15 半導体装置
JP2020038528A Active JP6953570B2 (ja) 2009-10-30 2020-03-06 半導体装置の作製方法

Country Status (7)

Country Link
US (3) US20110101335A1 (ja)
EP (1) EP2494601A4 (ja)
JP (5) JP5639850B2 (ja)
KR (3) KR20120102653A (ja)
CN (2) CN104867982B (ja)
TW (2) TWI544608B (ja)
WO (1) WO2011052384A1 (ja)

Families Citing this family (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011037010A1 (en) * 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and method for manufacturing the same
WO2011043206A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102822980B (zh) * 2010-03-26 2015-12-16 株式会社半导体能源研究所 半导体装置的制造方法
US8895375B2 (en) 2010-06-01 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor and method for manufacturing the same
WO2011158703A1 (en) 2010-06-18 2011-12-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101801960B1 (ko) 2010-07-01 2017-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치의 구동 방법
CN107452630B (zh) 2010-07-02 2020-11-27 株式会社半导体能源研究所 半导体装置
JP5917035B2 (ja) 2010-07-26 2016-05-11 株式会社半導体エネルギー研究所 半導体装置
US8883555B2 (en) 2010-08-25 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Electronic device, manufacturing method of electronic device, and sputtering target
CN103270601B (zh) * 2010-12-20 2016-02-24 夏普株式会社 半导体装置和显示装置
TWI521612B (zh) * 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
AT12749U1 (de) 2011-04-01 2012-10-15 Austria Tech & System Tech Leiterplattenelement mit wenigstens einer led
US20120298998A1 (en) 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
JP5827045B2 (ja) * 2011-06-29 2015-12-02 株式会社ジャパンディスプレイ 半導体装置の製造方法
JP4982619B1 (ja) * 2011-07-29 2012-07-25 富士フイルム株式会社 半導体素子の製造方法及び電界効果型トランジスタの製造方法
KR101920712B1 (ko) * 2011-08-26 2018-11-22 삼성전자주식회사 튜너블 배리어를 구비한 그래핀 스위칭 소자
US9660092B2 (en) * 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
KR20140075701A (ko) 2011-09-07 2014-06-19 에프톤 케미칼 코포레이션 에어본 엔진 첨가제 전달 시스템
WO2013054823A1 (en) * 2011-10-14 2013-04-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI567985B (zh) 2011-10-21 2017-01-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6125211B2 (ja) * 2011-11-25 2017-05-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102100425B1 (ko) * 2011-12-27 2020-04-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP5917385B2 (ja) * 2011-12-27 2016-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI562361B (en) * 2012-02-02 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device
US9735280B2 (en) 2012-03-02 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and method for forming oxide film
KR102069158B1 (ko) * 2012-05-10 2020-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 배선의 형성 방법, 반도체 장치, 및 반도체 장치의 제작 방법
TWI596778B (zh) 2012-06-29 2017-08-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR102213518B1 (ko) * 2012-06-29 2021-02-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN110581070B (zh) * 2012-06-29 2022-12-20 株式会社半导体能源研究所 半导体装置
KR102262323B1 (ko) 2012-07-20 2021-06-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
JP2014074908A (ja) * 2012-09-13 2014-04-24 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
US9018624B2 (en) 2012-09-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
CN103066017A (zh) * 2012-12-28 2013-04-24 北京京东方光电科技有限公司 一种阵列基板的制备方法
CN103915508B (zh) * 2013-01-17 2017-05-17 上海天马微电子有限公司 一种底栅结构的氧化物薄膜晶体管及其制作方法
CN103117224A (zh) * 2013-01-21 2013-05-22 京东方科技集团股份有限公司 一种薄膜晶体管和阵列基板的制作方法
TWI614813B (zh) 2013-01-21 2018-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
JP2016519429A (ja) 2013-03-19 2016-06-30 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 多層パッシベーション又はエッチング停止ｔｆｔ
KR20160010487A (ko) 2013-05-21 2016-01-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 카메라
DE102014111140B4 (de) * 2014-08-05 2019-08-14 Infineon Technologies Austria Ag Halbleitervorrichtung mit Feldeffektstrukturen mit verschiedenen Gatematerialien und Verfahren zur Herstellung davon
JP6598436B2 (ja) * 2014-08-08 2019-10-30 キヤノン株式会社 光電変換装置、撮像システム、及び光電変換装置の製造方法
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9704704B2 (en) * 2014-10-28 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
TWI669819B (zh) * 2014-11-28 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置、模組以及電子裝置
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
WO2017081579A1 (en) 2015-11-13 2017-05-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6851814B2 (ja) 2015-12-29 2021-03-31 株式会社半導体エネルギー研究所 トランジスタ
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10205008B2 (en) 2016-08-03 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US10629473B2 (en) * 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
KR102593485B1 (ko) * 2016-12-02 2023-10-24 삼성디스플레이 주식회사 표시 장치
US10692994B2 (en) * 2016-12-23 2020-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
JP2017108161A (ja) * 2017-02-20 2017-06-15 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の製造方法
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
JP6782211B2 (ja) * 2017-09-08 2020-11-11 株式会社東芝 透明電極、それを用いた素子、および素子の製造方法
CN107664889B (zh) * 2017-09-14 2020-05-22 深圳市华星光电半导体显示技术有限公司 一种tft器件及液晶显示面板的静电保护电路
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11211461B2 (en) * 2018-12-28 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
KR102599124B1 (ko) * 2019-09-03 2023-11-07 한국전자통신연구원 메모리 소자
KR20210086342A (ko) 2019-12-31 2021-07-08 엘지디스플레이 주식회사 산화물 반도체 패턴을 포함하는 디스플레이 장치
CN111403425B (zh) * 2020-03-31 2023-04-14 成都京东方显示科技有限公司 阵列基板及其制作方法、显示面板
TWI751867B (zh) * 2020-12-29 2022-01-01 李學能 半導體裝置

Family Cites Families (238)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US704190A (en) * 1902-04-15 1902-07-08 Thomas Huberdeau Rail-joint.
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
EP0445535B1 (en) 1990-02-06 1995-02-01 Sel Semiconductor Energy Laboratory Co., Ltd. Method of forming an oxide film
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US5210050A (en) 1990-10-15 1993-05-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device comprising a semiconductor film
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH05331619A (ja) 1992-05-29 1993-12-14 Matsushita Electric Ind Co Ltd 薄膜作製方法および薄膜作製装置
JPH0685173A (ja) * 1992-07-17 1994-03-25 Toshiba Corp 半導体集積回路用キャパシタ
JP2900229B2 (ja) * 1994-12-27 1999-06-02 株式会社半導体エネルギー研究所 半導体装置およびその作製方法および電気光学装置
TW302525B (ja) 1995-02-28 1997-04-11 Hitachi Ltd
JPH08298260A (ja) * 1995-02-28 1996-11-12 Hitachi Ltd 誘電体及びその製造方法並びに半導体装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP2780673B2 (ja) 1995-06-13 1998-07-30 日本電気株式会社 アクティブマトリクス型液晶表示装置およびその製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JPH0990331A (ja) * 1995-09-26 1997-04-04 Toshiba Corp 液晶表示装置
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH11274504A (ja) 1998-03-20 1999-10-08 Advanced Display Inc Ｔｆｔおよびその製法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4246298B2 (ja) 1998-09-30 2009-04-02 インターナショナル・ビジネス・マシーンズ・コーポレーション 液晶ディスプレイパネルの製造方法
US7141821B1 (en) 1998-11-10 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity gradient in the impurity regions and method of manufacture
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP4678933B2 (ja) 2000-11-07 2011-04-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3501793B2 (ja) 2001-05-16 2004-03-02 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタ及びその製造方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) * 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4016178B2 (ja) 2001-11-06 2007-12-05 ソニー株式会社 表示装置及び反射防止用基体
KR100415617B1 (ko) * 2001-12-06 2004-01-24 엘지.필립스 엘시디 주식회사 에천트와 이를 이용한 금속배선 제조방법 및박막트랜지스터의 제조방법
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
JP2003264148A (ja) * 2002-03-07 2003-09-19 Nec Corp 薄膜製造方法、半導体デバイス製造方法、非晶質半導体薄膜、絶縁体薄膜、及び半導体装置
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
EP1536291A4 (en) 2002-08-22 2008-08-06 Daikin Ind Ltd REMOVING SOLUTION
US7605023B2 (en) 2002-08-29 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for a semiconductor device and heat treatment method therefor
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP3807550B2 (ja) * 2002-10-21 2006-08-09 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
US20040099926A1 (en) 2002-11-22 2004-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and light-emitting device, and methods of manufacturing the same
JP3878545B2 (ja) * 2002-12-13 2007-02-07 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US20040112735A1 (en) * 2002-12-17 2004-06-17 Applied Materials, Inc. Pulsed magnetron for sputter deposition
KR100528326B1 (ko) 2002-12-31 2005-11-15 삼성전자주식회사 가요성 기판 상에 보호캡을 구비하는 박막 반도체 소자 및 이를 이용하는 전자장치 및 그 제조방법
KR20080106361A (ko) * 2003-02-05 2008-12-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 레지스트 패턴의 형성방법 및 반도체장치의 제조방법
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
KR100470155B1 (ko) 2003-03-07 2005-02-04 광주과학기술원 아연산화물 반도체 제조방법
JP2004288864A (ja) 2003-03-20 2004-10-14 Seiko Epson Corp 薄膜半導体、薄膜トランジスタの製造方法、電気光学装置及び電子機器
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7323358B1 (en) * 2003-08-13 2008-01-29 Hewlett-Packard Development Company, L.P. Method and system for sizing a load plate
US8053780B2 (en) 2003-11-14 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, method for manufacturing the same, liquid crystal display device, and method for manufacturing the same
JP4710224B2 (ja) * 2003-12-24 2011-06-29 ソニー株式会社 電界効果型トランジスタ及びその製造方法
KR20070116889A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 박막의 기상성막방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
CN101057333B (zh) * 2004-11-10 2011-11-16 佳能株式会社 发光器件
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
KR100889796B1 (ko) * 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5126730B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 電界効果型トランジスタの製造方法
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7253061B2 (en) 2004-12-06 2007-08-07 Tekcore Co., Ltd. Method of forming a gate insulator in group III-V nitride semiconductor devices
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) * 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) * 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
TWI271866B (en) 2005-05-18 2007-01-21 Au Optronics Corp Thin film transistor and process thereof
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4870404B2 (ja) 2005-09-02 2012-02-08 財団法人高知県産業振興センター 薄膜トランジスタの製法
CN101258607B (zh) 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP2007073698A (ja) 2005-09-06 2007-03-22 Canon Inc トランジスタ
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
CN101283388B (zh) 2005-10-05 2011-04-13 出光兴产株式会社 Tft基板及tft基板的制造方法
JP2007115808A (ja) * 2005-10-19 2007-05-10 Toppan Printing Co Ltd トランジスタ
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP5224676B2 (ja) 2005-11-08 2013-07-03 キヤノン株式会社 表示装置の製造方法
KR101397571B1 (ko) * 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
JP2007157916A (ja) 2005-12-02 2007-06-21 Idemitsu Kosan Co Ltd Ｔｆｔ基板及びｔｆｔ基板の製造方法
JP5099740B2 (ja) 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
JP5244295B2 (ja) 2005-12-21 2013-07-24 出光興産株式会社 Ｔｆｔ基板及びｔｆｔ基板の製造方法
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
US7700995B2 (en) 2006-01-12 2010-04-20 Sharp Kabushiki Kaisha Semiconductor device and display device
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
JP5084160B2 (ja) 2006-03-20 2012-11-28 キヤノン株式会社 薄膜トランジスタ及び表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR101321251B1 (ko) 2006-05-09 2013-10-25 엘지디스플레이 주식회사 액정표시장치 및 이의 제조 방법
JP2007311404A (ja) 2006-05-16 2007-11-29 Fuji Electric Holdings Co Ltd 薄膜トランジスタの製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP5127183B2 (ja) 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP5128792B2 (ja) * 2006-08-31 2013-01-23 財団法人高知県産業振興センター 薄膜トランジスタの製法
US20080076653A1 (en) * 2006-09-08 2008-03-27 Shaw Kenneth L Cushioning product, machine and method
US7960218B2 (en) 2006-09-08 2011-06-14 Wisconsin Alumni Research Foundation Method for fabricating high-speed thin-film transistors
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
KR20080029100A (ko) 2006-09-28 2008-04-03 삼성전자주식회사 박막 트랜지스터 기판, 그 제조 방법 및 이를 구비하는액정 표시 장치
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008121034A (ja) 2006-11-08 2008-05-29 Kochi Prefecture Sangyo Shinko Center 酸化亜鉛薄膜の成膜方法及び成膜装置
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5105842B2 (ja) 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
KR101146574B1 (ko) * 2006-12-05 2012-05-16 캐논 가부시끼가이샤 산화물 반도체를 이용한 박막 트랜지스터의 제조방법 및 표시장치
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
WO2008069162A1 (en) 2006-12-05 2008-06-12 Semiconductor Energy Laboratory Co., Ltd. Anti-reflection film and display device
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
WO2008088199A1 (en) 2007-01-18 2008-07-24 Terasemicon Corporation. Method for fabricating semiconductor device
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP5121254B2 (ja) * 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP4727684B2 (ja) 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) * 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008132862A1 (ja) 2007-04-25 2008-11-06 Sharp Kabushiki Kaisha 半導体装置およびその製造方法
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP2009194351A (ja) * 2007-04-27 2009-08-27 Canon Inc 薄膜トランジスタおよびその製造方法
WO2008139859A1 (en) 2007-04-27 2008-11-20 Canon Kabushiki Kaisha Thin-film transistor and process for its fabrication
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5406449B2 (ja) * 2007-05-30 2014-02-05 キヤノン株式会社 酸化物半導体を用いた薄膜トランジスタの製造方法および表示装置
KR101092483B1 (ko) 2007-05-31 2011-12-13 캐논 가부시끼가이샤 산화물 반도체를 사용한 박막트랜지스터의 제조 방법
JP5242083B2 (ja) 2007-06-13 2013-07-24 出光興産株式会社 結晶酸化物半導体、及びそれを用いてなる薄膜トランジスタ
JP5331407B2 (ja) 2007-08-17 2013-10-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5393058B2 (ja) 2007-09-05 2014-01-22 キヤノン株式会社 電界効果型トランジスタ
TWI453915B (zh) 2007-09-10 2014-09-21 Idemitsu Kosan Co Thin film transistor
JP5354999B2 (ja) 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP4759598B2 (ja) * 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
US20090090915A1 (en) * 2007-10-05 2009-04-09 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, display device having thin film transistor, and method for manufacturing the same
JP5311955B2 (ja) 2007-11-01 2013-10-09 株式会社半導体エネルギー研究所 表示装置の作製方法
JP5377940B2 (ja) 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
JP5213421B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 酸化物半導体薄膜トランジスタ
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
KR101518091B1 (ko) 2007-12-13 2015-05-06 이데미쓰 고산 가부시키가이샤 산화물 반도체를 이용한 전계 효과형 트랜지스터 및 그 제조방법
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101516034B1 (ko) 2007-12-25 2015-05-04 이데미쓰 고산 가부시키가이샤 산화물 반도체 전계효과형 트랜지스터 및 그의 제조 방법
JP5291928B2 (ja) 2007-12-26 2013-09-18 株式会社日立製作所 酸化物半導体装置およびその製造方法
JP5345952B2 (ja) 2007-12-27 2013-11-20 Ｊｘ日鉱日石金属株式会社 ａ−ＩＧＺＯ酸化物薄膜の製造方法
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
US8704217B2 (en) 2008-01-17 2014-04-22 Idemitsu Kosan Co., Ltd. Field effect transistor, semiconductor device and semiconductor device manufacturing method
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
JP2009253204A (ja) * 2008-04-10 2009-10-29 Idemitsu Kosan Co Ltd 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP5325446B2 (ja) * 2008-04-16 2013-10-23 株式会社日立製作所 半導体装置及びその製造方法
KR100963027B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI450399B (zh) 2008-07-31 2014-08-21 Semiconductor Energy Lab 半導體裝置及其製造方法
TWI469354B (zh) * 2008-07-31 2015-01-11 Semiconductor Energy Lab 半導體裝置及其製造方法
TWI424506B (zh) * 2008-08-08 2014-01-21 Semiconductor Energy Lab 半導體裝置的製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
JP5537787B2 (ja) 2008-09-01 2014-07-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2010029865A1 (en) 2008-09-12 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Display device
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101874327B1 (ko) 2008-09-19 2018-07-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
KR102246123B1 (ko) 2008-09-19 2021-04-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2010047217A1 (en) * 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101592201B1 (ko) * 2008-11-06 2016-02-05 삼성전자 주식회사 발광 장치 및 그 제조 방법
CN103730509B (zh) 2008-11-07 2018-03-30 株式会社半导体能源研究所 半导体器件
WO2010058746A1 (en) 2008-11-21 2010-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI749283B (zh) 2008-11-28 2021-12-11 日商半導體能源研究所股份有限公司 液晶顯示裝置
JP5615540B2 (ja) 2008-12-19 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4752925B2 (ja) 2009-02-04 2011-08-17 ソニー株式会社 薄膜トランジスタおよび表示装置
CN101840936B (zh) * 2009-02-13 2014-10-08 株式会社半导体能源研究所 包括晶体管的半导体装置及其制造方法
US8247812B2 (en) * 2009-02-13 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
US8278657B2 (en) * 2009-02-13 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
EP2284891B1 (en) 2009-08-07 2019-07-24 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
KR101730347B1 (ko) 2009-09-16 2017-04-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR101979327B1 (ko) 2009-09-16 2019-05-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 이의 제조 방법
CN105609565B (zh) * 2009-09-16 2019-02-22 株式会社半导体能源研究所 半导体器件及其制造方法
KR20130026404A (ko) 2009-09-24 2013-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
WO2011036981A1 (en) 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011037010A1 (en) 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and method for manufacturing the same
WO2011037008A1 (en) 2009-09-24 2011-03-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide semiconductor film and method for manufacturing semiconductor device
WO2011043163A1 (en) 2009-10-05 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011043206A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101291488B1 (ko) * 2009-10-21 2013-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2507823B1 (en) * 2009-12-04 2018-09-26 Semiconductor Energy Laboratory Co. Ltd. Manufacturing method for semiconductor device
WO2011142467A1 (en) * 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20130007426A (ko) * 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US9166055B2 (en) * 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20130040706A (ko) * 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법

Also Published As

Publication number Publication date
KR102142450B1 (ko) 2020-08-10
KR20120102653A (ko) 2012-09-18
JP6277228B2 (ja) 2018-02-07
TWI544608B (zh) 2016-08-01
CN104867982B (zh) 2018-08-03
TWI605574B (zh) 2017-11-11
US20140367682A1 (en) 2014-12-18
CN102668096B (zh) 2015-04-29
CN104867982A (zh) 2015-08-26
JP5639850B2 (ja) 2014-12-10
TW201631746A (zh) 2016-09-01
JP2018107454A (ja) 2018-07-05
TW201133802A (en) 2011-10-01
JP2016197735A (ja) 2016-11-24
CN102668096A (zh) 2012-09-12
JP6953570B2 (ja) 2021-10-27
JP6674482B2 (ja) 2020-04-01
US10566459B2 (en) 2020-02-18
EP2494601A4 (en) 2016-09-07
KR101928402B1 (ko) 2018-12-12
JP2015057832A (ja) 2015-03-26
JP2020115544A (ja) 2020-07-30
US20180053857A1 (en) 2018-02-22
EP2494601A1 (en) 2012-09-05
US20110101335A1 (en) 2011-05-05
KR20180132979A (ko) 2018-12-12
JP2011119706A (ja) 2011-06-16
KR20180000744A (ko) 2018-01-03
WO2011052384A1 (en) 2011-05-05

Similar Documents

Publication Publication Date Title
JP6953570B2 (ja) 半導体装置の作製方法
JP6612941B2 (ja) 半導体装置の作製方法
JP6334033B2 (ja) 半導体装置の作製方法
US20200176608A1 (en) Logic circuit and semiconductor device
JP6329303B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151005

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160531

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160628

R150 Certificate of patent or registration of utility model

Ref document number: 5963825

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250