KR101321251B1 - 액정표시장치 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 액정표시장치에 관한 것으로, 기판; 상기 기판상에 형성된 다수의 게이트 배선; 상기 게이트 배선과 교차되어 형성된 데이터 배선; 상기 게이트 배선과 상기 데이터 배선의 교차영역에 형성된 박막트랜지스터; 상기 박막트랜지스터를 포함하는 기판상에 형성하되, 일부가 돌기된 돌기부를 구비하는 보호막; 및 상기 박막트랜지스터와 전기적으로 연결된 화소전극을 포함하며, 상기 돌기부는 상기 기판의 비투과영역에 대응되어 형성된 것을 특징으로 하는 액정표시장치 및 이의 제조 방법을 제공함으로써, 공정을 더욱 단순화시킬 수 있다.
보호막, 스페이서, 공정, 액정표시장치
Description
도 1a 및 도 1b는 본 발명의 제 1 실시예에 따른 액정표시장치를 설명하기 위해 도시한 도면들이다.
도 2a 내지 도 2l은 본 발명의 제 1 실시예에 따른 액정표시장치의 제조공정을 설명하기 위해 도시한 공정도들이다.
도 3a 및 도 3b는 본 발명의 제 2 실시예에 따른 액정표시장치를 설명하기 위해 도시한 도면들이다.
도 4a 내지 도 4d는 본 발명의 제 2 실시예에 따른 액정표시장치의 제조공정을 설명하기 위해 도시한 공정도들이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 기판 112 : 게이트 배선
114 : 게이트 전극 116 : 게이트 패드 전극
121a, 321a : 제 1 게이트 절연막 패턴
122a, 322a : 제 2 게이트 절연막 패턴
143 : 반도체층 144 : 버퍼막
151 : 데이터 배선 152 : 소스 전극
153 : 드레인 전극 156 : 데이터 패드 전극
161, 361 : 보호막 162, 362 : 돌기부
171 : 화소 전극 172 : 게이트 패드 접촉부
173 : 데이터 패드 접촉부
본 발명은 액정표시장치에 관한 것으로서, 더욱 구체적으로 공정 수를 줄일 수 있는 액정표시장치 및 그의 제조 방법에 관한 것이다.
오늘날, 액정표시장치는 고 해상도 및 저 전력소비와 같은 고 품질화를 실현하기 위한 연구뿐만 아니라, 공정을 단순화시켜, 생산성을 극대화시킴으로써, 가격 경쟁력을 키우기 위한 많은 노력을 하고 있다.
상기 액정표시장치는 박막트랜지스터 어레이 기판과 컬러필터 어레이 기판이 서로 일정간격으로 이격되어 배치되며, 상기 두 기판 사이에 액정이 주입되어 있다. 여기서, 상기 두 기판의 내면에는 각각 전극이 형성되어 있으며, 상기 두 전극에 전압을 인가하여 상기 액정을 구동함으로써, 상기 액정을 통과한 광의 투과율을 조절하여 화상을 표현한다.
이와 같은 액정표시장치는 상기 박막트랜지스터 어레이 기판과 상기 컬러필터 어레이 기판을 각각 형성한 뒤, 상기 두 기판을 합착하고 액정을 주입하는 공정을 수행하여 제조할 수 있다. 이때, 상기 박막트랜지스터 어레이 기판과 상기 컬러필터 어레이 기판을 각각 제조하기 위해서는 박막 증착 공정, 세정 공정, 포토리소그래피 공정 및 식각 공정을 포함하는 공정을 여러 번 반복하여 수행하여 제조할 수 있다.
이와 같이 공정을 여러 번 수행하여 상기 액정표시장치를 제조함에 따라, 공정시간 및 공정비가 증가하여 생산성이 저하될 뿐만 아니라, 불량이 발생할 확률이 높아진다.
본 발명은 보호막과 스페이서를 일체로 형성함으로써, 공정 수를 절감할 수 있는 액정표시장치 및 이의 제조 방법을 제공하는데 그 목적이 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 액정표시장치를 제공한다. 상기 액정표시장치는 기판; 상기 기판상에 형성된 다수의 게이트 배선; 상기 게이트 배선과 교차되어 형성된 데이터 배선; 상기 게이트 배선과 상기 데이터 배선의 교차영역에 형성된 박막트랜지스터; 상기 박막트랜지스터를 포함하는 기판상에 형성하되, 일부가 돌기된 돌기부를 구비하는 보호막; 및 상기 박막트랜지스터 와 전기적으로 연결된 화소전극을 포함하며, 상기 돌기부는 상기 기판의 비투과영역에 대응되어 형성될 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면의 액정표시장치를 제공한다. 상기 액정표시장치는 기판; 상기 기판상에 형성된 다수의 게이트 배선; 상기 게이트 배선과 교차되어 형성된 다수의 데이터 배선; 상기 기판의 일측에 위치하며, 상기 게이트 배선과 연결된 게이트 패드전극; 상기 기판의 타측에 위치하며, 상기 데이터 배선관 연결된 데이터 패드전극; 상기 게이트 배선과 상기 데이터 배선의 교차영역에 형성된 박막트랜지스터; 상기 박막트랜지스터를 포함하는 기판상에 일부가 돌기된 돌기부를 구비하며, 상기 기판의 외곽부를 노출하는 보호막; 및 상기 박막트랜지스터와 전기적으로 연결된 화소전극을 포함하며,
상기 데이터 패드전극은 상기 게이트 배선과 동일한 도전물질로 형성될 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면은 액정표시장치의 제조 방법을 제공한다. 상기 제조 방법은 기판을 제공하고; 상기 기판상에 박막트랜지스터를 형성하고; 상기 박막트랜지스터를 포함하는 기판상에 위치하되, 일부가 돌기된 돌기부를 구비하는 보호막을 형성하고; 상기 박막트랜지스터와 전기적으로 연결된 화소전극을 형성한다.
상기 기술적 과제를 이루기 위하여 본 발명의 또 다른 일 측면의 액정표시장치의 제조 방법을 제공한다. 상기 제조 방법은 기판을 제공하고; 제 1 마스크를 이용하여, 상기 기판 상에 게이트 배선, 게이트 전극, 게이트 패드 전극, 데이터 패드 전극과, 상기 게이트 배선, 상기 게이트 전극, 상기 게이트 패드 전극상에 각각 위치하는 제 1 게이트 절연막 패턴을 형성하고; 제 2 마스크를 이용하여, 데이터 배선, 데이터 패드 전극, 소스/드레인 전극과, 상기 데이터 배선, 상기 소스/드레인 전극 하부에 각각 위치하는 제 2 게이트 절연막 패턴과, 반도체층을 형성하고; 제 3 마스크를 이용하여, 상기 박막트랜지스터 상부에 일부가 돌기된 돌기부를 구비하는 보호막을 형성하고; 상기 드레인 전극과 전기적으로 연결된 화소전극을 형성한다.
이하, 본 발명에 의한 액정표시장치의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 및 도 1b는 본 발명의 제 1 실시예에 따른 액정표시장치를 설명하기 위해 도시한 도면들이다. 여기서, 도 1a는 상기 액정표시장치의 하나의 단위화소를 한정하여 도시한 평면도이고, 도 1b는 도 1a를 I-I'로 취한 단면도이다.
도 1a 및 도 1b를 참조하여 설명하면, 본 발명의 액정표시장치는 서로 교차되어 배치하여 다수의 단위 화소를 정의하는 게이트 배선(112)과 데이터 배선(151)과, 상기 각 단위 화소에 위치하는 적어도 하나의 박막트랜지스터(Tr)와, 상기 박막트랜지스터(Tr)와 전기적으로 연결된 화소전극(171)을 포함한다. 또, 상기 액정표시장치는 상기 박막트랜지스터(Tr)상에 위치하며, 일부분이 돌기된 돌기부(162)를 구비하는 보호막(161)을 구비한다. 여기서, 상기 돌기부(162)는 상기 기판의 비투과 영역 즉, 상기 박막트랜지스터(Tr), 상기 게이트 배선(112) 또는 상기 데이터 배선(151) 중 어느 하나의 상부에 대응되어 형성된다. 이때, 상기 돌기부(162)는 기둥형상을 가짐으로써, 상기 돌기부(162)는 상기 기판(100)과 상기 기판(100) 상에 위치하는 컬러필터 어레이 기판(도면에는 도시하지 않음.)간의 셀갭을 일정하게 유지하는 역할을 수행할 수 있다.
자세하게, 상기 액정표시장치는 먼저 기판(100)이 위치한다.
상기 기판(100)상에 일 방향을 가지는 게이트 배선(112)과, 상기 게이트 배선(112)이 분기되어 형성된 게이트 전극(114)과, 상기 기판(100)의 일측에 상기 게이트 배선(112)이 연장되어 형성된 게이트 패드 전극(116)이 위치한다.
상기 게이트 배선(112), 상기 게이트 전극(114) 및 상기 게이트 패드 전극(116)상에 각각 제 1 게이트 절연막 패턴(121a)이 위치한다. 이때, 상기 제 1 게이트 절연막 패턴(121a)은 상기 게이트 패드 전극(116)의 일부를 노출하는 제 1 콘텍홀(P1)을 구비한다.
상기 게이트 전극(112)에 대응된 상기 제 1 게이트 절연막 패턴(121a) 상에 제 2 게이트 절연막 패턴(122a)이 위치한다. 상기 제 2 게이트 절연막 패턴(122a)상에 활성층(143a)와 오믹콘텍층(143b)가 순착적으로 적층하여 형성된 반도체층(143)이 위치한다.
상기 게이트 배선(112)과 교차되어 형성된 데이터 배선(151)과, 상기 데이터 배선(151)이 연장되어 형성된 데이터 패드 전극(156)과, 상기 오믹콘텍층(143b)상에 소스/드레인 전극(152, 153)이 위치한다. 이때, 상기 데이터 배선(151) 및 상기 데이터 패드 전극(156) 하부에 제 2 게이트 절연막 패턴(122a)과, 상기 활성층(143a) 및 상기 오믹콘텍층(143b)과 동일한 물질로 각각 형성된 제 1 비정질 실리콘층(141a)과, 제 2 비정질 실리콘층(142a)이 위치한다. 이는 상기 소스/드레인 전극(152, 153), 상기 데이터 배선(151), 상기 반도체층(143)은 동일한 마스크를 사용하는 식각공정에 의해서 형성되기 때문이다.
상기 소스/드레인 전극(152, 153)은 서로 일정간격을 둔 채로 분리되어 있다. 즉, 상기 소스/드레인 전극(152, 153)은 상기 활성층의 양단부상에 각각 위치하며, 중앙부는 노출된다. 이때, 외부에 노출된 상기 활성층이 오염되어 박막트랜지스터의 특성이 저하되는 것을 방지하기 위해, 버퍼막(144)이 더 위치할 수 있다. 상기 버퍼막(144)은 산화 실리콘막 또는 질화 실리콘막일 수 있다. 여기서, 상기 버퍼막(144)은 상기 활성층(143a)과 상기 보호막(161)간의 계면 안정성을 향상시킬 수도 있다. 이는 상기 보호막(161)이 유기절연막으로 형성될 경우, 상기 활성층(143a)과 상기 보호막(161)간의 계면 안정성이 저하되어, 박막트랜지스터(Tr)의 특성이 저하될 수 있기 때문이다.
상기 박막트랜지스터(Tr) 상에 보호막(161)이 위치한다. 상기 보호막(161)은 일부가 돌기된 돌기부(162)를 구비한다. 즉, 상기 돌기부(162)는 상기 보호막(161)과 일체로 형성된다. 여기서, 상기 돌기부(162)는 기둥형상을 가지며, 도면에는 도시하지 않았으나, 상기 기판과 상기 기판(100)상에 위치하는 컬러필터 어레이 기판간의 셀갭을 일정하게 유지하는 스페이서 역할을 수행할 수 있다. 이때, 상기 돌기부(162)는 상기 기판(100)의 비투과 영역, 즉 박막트랜지스터(Tr), 상기 게이트 배선(112) 및 상기 데이터 배선(152) 중 어느 하나에 대응되어 위치할 수 있다.
또, 상기 보호막(161)은 상기 게이트 패드 전극(116), 상기 데이터 패드 전극(156) 및 상기 드레인 전극(153)을 각각 노출하는 제 1, 제 2, 제 3 콘텍홀(P1, P2, P3)을 구비한다.
또, 상기 보호막(161)은 상기 게이트 배선(112)과 대응된 상기 제 1 게이트 절연막 패턴(121a)을 노출하는 제 4 콘텍홀(P4)을 더 구비할 수 있다.
상기 보호막(161)은 유기 절연막, 무기 절연막 또는 이들의 적층막 중 어느 하나로 형성될 수 있다. 여기서, 상기 유기 절연막은 아크릴계 수지, 노볼락계 수지, 폴리이미드 수지, 폴리아미드 수지 및 벤조사이클로부텐 수지로 이루어진 군에서 선택된 적어도 하나일 수 있다. 상기 무기 절연막은 산화실리콘막 또는 질화실리콘막 중 어느 하나일 수 있다.
상기 보호막(161)상에 위치하되, 상기 제 3 콘텍홀(P3)에 의해 노출된 상기 드레인 전극(153)과 전기적으로 연결된 화소전극(171)이 형성된다. 여기서, 상기 화소전극(171)의 일부는 상기 제 4 콘텍홀(P4)에 의해 노출된 상기 제 2 게이트 절 연막 패턴(122a)상에 위치하도록 형성할 수 있다. 이로써, 상기 화소전극(171)과 상기 게이트 배선(112)은 일부분 중첩되어 형성되고, 또, 상기 화소전극(171)과 상기 게이트 배선(112)사이에 제 2 게이트 절연막 패턴(122a)이 개재됨에 따라 캐패시터(Cp)가 형성될 수 있다. 즉, 상기 제 4 콘텍홀(P4)의 형성으로, 상기 화소전극(171)과 상기 게이트 배선(112) 사이의 일부에 상기 보호막(161)을 제거함으로써, 캐패시턴스를 향상시킬 수 있다. 이는 상기 보호막(161)이 유기 절연막으로 형성될 경우, 상기 유기 절연막은 두껍게 형성되기 때문에, 캐패시턴스가 감소될 수 있기 때문이다.
또, 상기 보호막(161)상에 제 2, 제 3 콘텍홀(P2, P3)에 의해 노출된 상기 게이트 패드 전극(116)과 상기 데이터 패드 전극(156)상에 각각 형성된 게이트 패드 접촉부(172)와 데이터 패드 접촉부(173)가 위치한다. 이로써, 외부에 노출되는 상기 게이트 패드 전극(116)과 상기 데이터 패드 전극(156)의 부식 문제를 해결할 수 있다. 이때, 상기 게이트 패드 접촉부(172)와 상기 데이터 패드 접촉부(173)는 상기 화소전극(171)과 동일한 도전 물질로 형성될 수 있다.
이로써, 상기 게이트 패드 전극(116)과 상기 게이트 패드 접촉부(172)를 포함하는 게이트 패드부와, 상기 데이터 패드 전극(156)과 상기 데이터 패드 접촉부(173)을 포함하는 데이터 패드부가 상기 기판의 외곽부에 형성된다.
여기서, 도면에는 도시되지 않았으나, 상기 각 패드부는 외부회로부인 PCB(printed circuit board; 도면에는 도시하지 않음)와 TCP(Tape Carrier Package)를 이용하는 TAB(Tape Automated Bonding) 방식에 의해 서로 전기적으로 연결될 수 있다.
또, 도면에는 도시하지 않았으나, 상기 돌기부(162)에 의해 상기 기판(100)과 일정한 셀갭을 유지하는 컬러필터 어레이 기판이 위치할 수 있다. 여기서, 상기 컬러필터 어레이 기판에는 컬러필터층 및 블랙매트릭스를 구비할 수 있다.
도 2a 내지 도 2l은 본 발명의 제 1 실시예에 따른 액정표시장치의 제조공정을 설명하기 위해 도시한 공정도들이다. 여기서, 도 2a 내지 도 2l는 도 1a를 I-I'로 취한 단면도들이다.
도 2a를 참조하면, 먼저 기판을 제공한다. 상기 기판(100)은 유리, 석영 또는 플라스틱일 수 있다. 상기 기판(100)상에 제 1 도전막(110), 제 1 게이트 절연막(121), 제 1 감광성막 패턴(131a)을 형성한다.
상기 제 1 도전막(110)은 Al, Mo, Cu, MoW, MoTa, MoNb, Cr, W, AlNd로 이루어진 군에서 선택된 적어도 어느 하나로 형성된 단일막 또는 다중막일 수 있다. 이때, 상기 제 1 도전막(110)은 진공증착법 또는 스퍼터링법에 의해 형성될 수 있다.
상기 제 1 게이트 절연막(121)은 산화 실리콘막, 질화 실리콘막 또는 이들의 적층막일 수 있다. 이때, 상기 제 1 게이트 절연막(121)은 화학기상증착법 또는 스퍼터링법에 의해 형성될 수 있다.
상기 제 1 감광성막 패턴(131a)은 상기 제 1 게이트 절연막(121)상에 아크릴계 수지, 폴리이미드 수지, 폴리아미드 수지 및 벤조사이클로부텐 수지로 이루어진 군에서 선택된 적어도 하나를 스핀코팅, 딥코팅, 롤코팅, 바코팅, 스크린 프린팅 또는 잉크젯 프린팅중에 어느 하나의 방식을 이용하여 감광성막을 형성한다. 이후, 상기 감광성막 상으로 제 1 마스크(210)를 배치한 뒤, 노광 및 현상 공정을 거쳐 상기 제 1 감광성막 패턴(131a)을 형성한다. 상기 제 1 마스크(210)는 투과 영역(210a), 반투과 영역(210b), 차단영역(210c)으로 구성된다. 즉, 상기 제 1 마스크(210)는 영역별로 투과되는 광의 세기가 다르다. 이때, 상기 제 1 마스크(210)는 회절 마스크 또는 하프톤 마스크 중 어느 하나를 이용한 노광 및 현상 공정을 거쳐 형성될 수 있다. 이때, 상기 감광성막이 포지티브 감광성수지로 형성될 경우에 상기 제 1 마스크(210)의 차단 영역(210c)은 게이트 배선, 게이트 전극 및 게이트 패드 전극의 형성 영역에 대응되도록 배치하고, 상기 제 1 마스크(210)의 반투과 영역(210b)은 상기 게이트 패드 전극의 일부분을 노출하기 위한 제 1 콘텍홀의 형성 영역에 대응되도록 배치한다. 또, 상기 제 1 마스크(210)의 투과 영역(210a)은 상기 기판의 남은 영역에 대응되도록 배치한다. 여기서, 상기 감광성막이 네가티브 감광성수지로 형성될 경우에는 도면과 달리, 상기 제 1 마스크(210)는 상기 차단영역(c)과 상기 투과영역(a)이 반대로 대응되도록 배치한다. 이후, 상기 제 1 마스크(210)를 이용하여 노광 및 현상 공정을 거치면, 상기 투과영역(210a)에 대응된 감광성막은 완전하게 제거되고, 상기 반투과 영역(210b)에 대응된 감광성막은 상기 차단 영역(210c)에 대응된 감광성막의 두께보다 작게 잔류하는 제 1 감광성막 패턴(131a)을 형성할 수 있다. 즉, 상기 제 1 감광성막 패턴(131a)은 단차를 가진다.
상기 제 1 감광성막 패턴(131a)에 따라, 상기 제 1 도전막(110)과 상기 제 1 게이트 절연막(121)을 식각하여, 도 2b에서와 같이, 게이트 배선(112), 게이트 전 극(114) 및 게이트 패드 전극(116)과, 상기 게이트 배선(112), 상기 게이트 전극(114) 및 상기 게이트 패드 전극(116)상에 위치하는 제 1 게이트 절연막 패턴(121a)을 형성한다.
즉, 상기 제 1 게이트 절연막 패턴(121a)은 상기 제 1 게이트 절연막(도 1a에서 121)을 상기 제 1 감광성막 패턴(131a)에 따라 건식 식각하여 형성된다. 또, 상기 게이트 배선(112), 상기 게이트 전극(114) 및 상기 게이트 패드 전극(116)은 상기 제 1 게이트 절연막 패턴(121a)과 상기 제 1 감광성막 패턴(131a)에 따라, 상기 제 1 도전막(도 1a에서 110)을 습식 식각하여 형성된다.
상기 제 1 감광성막 패턴(131a) 중 다른 영역보다 두께가 낮은 영역이 완전히 제거될 때까지 에싱(ashing)처리를 하여, 도 2c에서와 같이, 제 2 감광성막 패턴(131b)을 형성한다. 여기서, 상기 제 2 감광성막 패턴(131b)은 상기 게이트 패드 전극(116)이 대응된 상기 제 1 게이트 절연막 패턴(121a)의 일부분을 노출한다.
이후, 상기 제 2 감광성막 패턴(131b)에 따라 상기 제 1 게이트 절연막 패턴(121a)을 건식식각하여, 상기 제 1 게이트 패드 전극(116)의 일부분을 노출하는 제 1 콘텍홀(P1)을 형성한다.
상기 제 2 감광성막 패턴(131b)을 제거함으로써, 도 2d에서와 같이 상기 게이트 배선(112), 상기 게이트 전극(114) 및 상기 게이트 패드 전극(116)과, 상기 게이트 배선(112), 상기 게이트 전극(114) 및 상기 게이트 패드 전극(116)상에 위치하는 제 1 게이트 절연막 패턴(121a)을 형성할 수 있다. 이때, 상기 제 1 게이트 절연막 패턴(121a)은 상기 게이트 패드 전극(116)의 일부분을 노출하는 제 1 콘텍 홀을 구비한다.
도 2e에서와 같이, 상기 제 1 게이트 절연막 패턴(121a)을 포함하는 기판 전면에 걸쳐, 제 2 게이트 절연막(122), 제 1 비정질 실리콘층(141), 제 2 비정질 실리콘층(142), 제 2 도전막(150) 및 제 3 감광성막 패턴(132a)을 형성한다.
자세하게, 상기 제 2 게이트 절연막(122), 상기 제 1 비정질 실리콘층(141) 및 상기 제 2 비정질 실리콘층(142)은 화학기상증착법 또는 스퍼터링법에 의해 형성될 수 있다. 이때, 상기 제 2 게이트 절연막(122)은 산화 실리콘 또는 질화 실리콘으로 형성할 수 있고, 상기 제 1 비정질 실리콘층(141)은 순수한 비정질 실리콘으로 형성할 수 있으며, 상기 제 2 비정질 실리콘층(142)은 불순물이 도핑된 비정질 실리콘으로 형성할 수 있다.
상기 제 2 도전막(150)은 Mo, Ti, Ta, MoW, MoTa 또는 MoNb로 이루어진 군에서 선택된 하나를 스퍼터링법 또는 화학기상증착법을 이용하여 형성할 수 있다.
상기 제 3 감광성막 패턴(132a)은 상기 제 2 도전막(150)상에 감광성막을 형성한 뒤, 상기 감광성막 상에 제 2 마스크(220)를 이용하여 노광 및 현상 공정을 거쳐 형성할 수 있다. 상기 감광성막은 아크릴계 수지, 폴리이미드 수지, 폴리아미드 수지 및 벤조사이클로부텐 수지로 이루어진 군에서 선택된 적어도 하나를 스핀코팅, 딥코팅, 롤코팅, 바코팅, 스크린 프린팅 또는 잉크젯 프린팅중에 어느 하나의 방식으로 형성할 수 있다
여기서, 상기 제 2 마스크(220)는 부분적으로 투과되는 광의 세기가 다르게 설계된 것으로, 회절마스크 또는 하프톤 마스크 중 어느 하나일 수 있다. 즉, 상기 제 2 마스크(220)는 투과 영역(220a), 반투과 영역(220b) 및 차단영역(220c)을 가진다.
상기 제 2 마스크(220)를 이용하여 노광 및 현상 공정을 거치면, 상기 투과영역(220a)에 대응된 감광성막은 완전하게 제거되고, 상기 반투과 영역(220b)에 대응된 감광성막은 상기 차단 영역(220c)에 대응된 감광성막의 두께보다 작게 잔류하는 제 3 감광성막 패턴(132a)을 형성할 수 있다. 즉, 상기 제 3 감광성막 패턴(132a)은 단차를 가지도록 형성된다.
상기 제 3 감광성막 패턴(132a)에 따라, 상기 제 2 도전막(121), 상기 제 1 비정질 실리콘층(141), 상기 제 2 비정절 실리콘층(142), 상기 제 1 게이트 절연막(122) 및 상기 제 2 도전막(150)을 식각하여, 도 2f에서와 같이, 박막트랜지스터 패턴(T), 데이터 배선(도면에는 도시하지 않음.) 및 데이터 패드 전극(156)을 형성한다. 상기 박막트랜지스터 패턴(T)은 박막트랜지스터의 형성영역에 대응되어 패터닝된 제 2 게이트 절연막 패턴(122a), 활성층(143a), 제 2 비정질 실리콘층 패턴(142a), 상기 제 2 도전막 패턴(151)을 포함한다. 여기서, 상기 제 2 도전막 패턴(151)은 습식식각을 통해 형성될 수 있으며, 상기 제 2 게이트 절연막 패턴(122a), 활성층(143a), 상기 제 2 비정질 실리콘층 패턴(142a)은 건식식각을 통해 형성될 수 있다. 이때, 상기 활성층(143a)은 상기 제 1 비정질 실리콘층(141)을 건식식각하여 형성된 것이다.
또, 상기 데이터 패드 전극(152) 하부에는 상기 제 2 게이트 절연막 패턴(122a), 제 1 비정질 실리콘층 패턴(141a) 및 제 2 비정질 실리콘층 패턴(142a) 이 순차적으로 위치한다. 이는 제 2 마스크(220)를 통하여, 상기 데이터 패드 전극(156) 및 상기 박막트랜지스터 패턴(T)이 동시에 형성되기 때문이다.
상기 제 3 감광성막 패턴(132a) 중 단차가 낮은 영역의 감광성막이 완전하게 제거될 때까지 에싱(ashing)공정을 수행하여, 도 2g에서와 같이 제 4 감광성막 패턴(132b)를 형성한다. 이후, 상기 제 4 감광성막 패턴(132b)에 따라, 상기 박막트랜지스터 패턴(도 2f에서 T)에서 상기 제 2 도전막 패턴(도 2f에서 150a)과 상기 제 2 비정질 실리콘층 패턴(142a)을 건식식각하여 일정 간격으로 이격되어 위치하는 소스/드레인 전극(152, 153)과 오믹콘텍층(143b)을 형성한다. 이로써, 상기 활성층(143a)과 상기 오믹콘텍층(143b)을 구비하는 반도체층(143)과, 상기 소스/드레인 전극(152, 153)을 형성함으로써, 박막트랜지스터(Tr)를 형성할 수 있다. 여기서, 상기 박막트랜지스터(Tr)는 상기 게이트 전극(114)과 상기 반도체층(143)사이에 제 1, 제 2 게이트 절연막 패턴(121a, 122a)이 개재된다.
이후, 상기 소스/드레인 전극사이에 노출된 상기 활성층 즉, 채널영역으로 플라즈마 처리를 수행하여, 버퍼막(144)을 더 형성할 수 있다. 이는 상기 채널영역이 오염되어, 박막트랜지스터의 특성이 저하될 수 있디 때문이다. 상기 버퍼막(144)은 산화 실리콘막 또는 질화 실리콘막 중 어느 하나일 수 있다.
상기 제 4 감광성막 패턴(132b)을 제거함에 따라, 도 2h에서와 같이, 기판(100)상에 박막트랜지스터(Tr), 게이트 배선(112), 게이트 패드 전극(116) 및 데이터 배선, 데이터 패드 전극(156)을 형성할 수 있다.
이때, 상기 게이트 배선(112), 상기 게이트 패드 전극(116) 및 상기 게이트 전극(114)상에 제 1 게이트 절연막 패턴(121a)이 위치하고, 상기 데이터 배선, 상기 데이터 패드 전극(156), 상기 반도체층 하부에 제 2 게이트 절연막 패턴(122a)이 위치한다. 이로써, 상기 제 1, 제 2 게이트 절연막 패턴(121a, 122a)을 형성함으로써, 상기 상기 게이트 배선(112), 상기 게이트 패드 전극(116) 및 상기 게이트 전극(114)이 후속 공정에서 손상되는 것을 방지할 수 있다.
도 2i에서와 같이, 상기 박막트랜지서터(Tr), 상기 제 1 게이트 절연막 패턴(121a) 및 상기 데이터 패드 전극(156)을 포함하는 기판 전면에 걸쳐 절연막(160)을 형성한다. 상기 절연막(160)은 유기 절연막, 무기 절연막 또는 이들의 적층막 중 어느 하나로 형성할 수 있다. 여기서, 상기 유기 절연막은 아크릴계 수지, 노볼락계 수지, 폴리이미드 수지, 폴리아미드 수지 및 벤조사이클로부텐 수지로 이루어진 군에서 선택된 적어도 하나를 스핀코팅, 딥코팅, 롤코팅, 바코팅, 스크린 프린팅 또는 잉크젯 프린팅중에 어느 하나의 방식으로 형성할 수 있다. 또는 상기 무기 절연막은 화학기상증착법을 이용하여 형성할 수 있는 산화 실리콘막 또는 질화실리콘막일 수 있다.
이때, 상기 절연막(160)은 공정수를 절감하기 위해 감광성 수지로 형성할 수 있다.
상기 절연막(160)이 감광성 수지로 형성될 경우에 있어서, 도 2j에서와 같이, 상기 절연막(160)상으로 제 3 마스크(230)를 정렬한 뒤, 노광 및 현상공정을 거쳐 일부는 돌기되는 돌기부(162)를 구비하는 보호막(161)을 형성한다.
이때, 상기 보호막(161)은 상기 게이트 패드 전극(116), 상기 드레인 전 극(153) 및 상기 데이터 패드 전극(156)을 각각 노출하는 제 1, 제 2, 제 3, 제 4 콘텍홀(P1, P2, P3)이 동시에 형성될 수 있다. 또, 상기 게이트 배선(112)상에 대응된 상기 제 1 게이트 절연막 패턴(121a)을 노출하는 제 4 콘텍홀(P4)이 더 형성될 수 있다.
여기서, 상기 제 3 마스크(230)는 부분적으로 상기 제 3 마스크(230)를 투과하는 광의 세기가 다르게 설계된 회절 마스크 또는 하프톤 마스크 중 어느 하나일 수 있다. 즉, 상기 제 3 마스크(230)는 투과영역(230a), 반투과영역(230b) 및 차단영역(230c)를 구비한다. 이때, 상기 보호막(161)이 네가티브 감광성 수지로 형성될 경우에는 도면에서와 같이, 상기 제 3 마스크(230)의 투과영역(230a)은 상기 돌기부(162)의 형성영역에 대응하도록 배치되며, 상기 제 3 마스크(230)의 차단영역(230c)은 상기 제 1, 제 2, 제 3, 제 4 콘텍홀(P1, P2, P3, P4)의 형성영역에 대응되도록 배치된다. 여기서, 상기 보호막(161)이 포지티브 감광성 수지로 형성될 경우에는 도면과 달리, 상기 투과영역(230a)과 상기 차단영역(230c)은 반대로 배치된다.
여기서, 상기 돌기부(162)는 기판의 비투과 영역에 대응되도록 즉, 상기 박막트랜지스터(Tr), 상기 데이터 배선 및 상기 게이트 배선 중 어느 하나와 대응되는 영역에 형성할 수 있다. 상기 돌기부(162)는 기둥형상으로 형성할 수 있다. 이로써, 상기 돌기부(162)는 상기 기판(100)과 후술할 컬러필터 기판(도면에는 도시하지 않음.)간의 셀갭을 일정하게 유지하는 스페이서 역할을 수행할 수 있다.
이로써, 상기 보호막(161)의 형성시에 상기 컬러필터 기판에 형성되는 스페 이서를 동시에 형성할 수 있어, 공정을 단축시킬 수 있다.
도 2k에서와 같이, 상기 보호막(161)상에 제 3 도전막(170)과 제 5 감광성막 패턴(133a)을 형성한다.
상기 제 3 도전막(170)은 진공증착법 또는 스퍼터링법에 의해 형성될 수 있다. 이때, 상기 제 3 도전막(170)은 ITO 또는 IZO 중 어느 하나로 형성할 수 있다.
상기 제 5 감광성막 패턴(133a)은 상기 제 3 도전막(170)상에 감광성막을 형성한 뒤, 노광 및 현상 공정을 거쳐 형성할 수 있다.
상기 제 5 감광성막 패턴(133a)에 따라, 상기 제 3 도전막(170)을 습식식각한뒤, 상기 제 5 감광성막 패턴(133a)을 제거함에 따라 도 2l에서와 같이, 상기 드레인 전극(153)과 전기적으로 연결된 화소전극(171)을 형성할 수 있다. 이때, 상기 화소전극(171)을 상기 제 4 콘텍홀(P4)에 의해 노출된 상기 제 2 게이트 절연막 패턴(122a)상에 연장되어 형성할 수 있다. 이로써, 상기 게이트 배선(112)과 상기 화소전극(171)이 중첩되며 형성되고, 상기 게이트 배선(112)과 상기 화소전극(171)사이에 제 2 게이트 절연막 패턴(122a)이 개재됨에 따라 캐패시터(Cp)가 형성된다.
또, 상기 화소전극(171)의 형성시에 상기 게이트 패드전극(116) 및 상기 데이터 패드전극(156)의 일부분을 각각 노출하는 게이트 패드 접촉부(172)와 데이터 패드 접촉부(173)를 동시에 형성할 수 있다.
이로써, 외부회로부와 연결되기 위해 외부에 노출되는 상기 게이트 패드전극(116) 및 상기 데이터 패드전극(156)에서 발생될 수 있는 부식에 의한 완성된 액정표시장치의 신뢰성이 저하되는 것을 방지할 수 있다.
이후, 도면으로 도시하지 않았으나, 컬러필터 어레이 기판의 형성공정, 셀 합착 공정 및 액정층 형성 공정을 수행하여 액정표시장치를 제조할 수 있다. 이때, 상기 컬러필터 어레이 기판의 형성시에 스페이서의 형성공정이 제외될 수 있다. 이는 상기 스페이서는 상기 보호막(161)에 스페이서 역할을 수행하는 돌기부(162)가 형성되어 있기 때문이다.
이로써, 상기 보호막의 형성시에 스페이서 역할을 수행하는 돌기부를 동시에 형성함으로써, 액정표시장치의 제조 공정을 단축시킬 수 있다.
도 3a 및 도 3b는 본 발명의 제 2 실시예에 따른 액정표시장치를 설명하기 위해 도시한 도면들이다. 여기서, 도 3a는 상기 액정표시장치의 하나의 단위화소를 한정하여 도시한 평면도이고, 도 3b는 도 3b를 Ⅱ-Ⅱ'로 취한 단면도이다. 여기서, 상기 보호막을 외곽부에 형성하지 않으며, 상기 데이터 패드 전극을 상기 게이트 배선과 동일한 도전물질로 형성함으로써, 상기 데이터 배선과 상기 데이터 패드 전극을 연결배선에 의해 접촉시키는 것을 제외하고, 상술한 제 1 실시예의 액정표시장치와 동일한 구성요소를 가짐으로, 동일한 구성요소는 동일한 참조번호를 부여하며, 반복되는 설명은 생략하여 기술한다.
도 3a 및 도 3b를 참조하면, 기판(100)상에 서로 교차되어 형성된 게이트 배선(112)과 데이터 배선(151)이 위치한다. 상기 게이트 배선(112)과 상기 데이터 배선(151)의 교차영역에는 박막트랜지스터(Tr)가 형성되어 있다. 상기 박막트랜지스(Tr)상에 일부가 돌기된 돌기부(362)를 구비하는 보호막(361)이 위치한다. 여기 서, 상기 돌기부(362)는 상기 기판과 컬러필터 어레이 기판간의 셀갭을 일정하게 유지하는 스페이서일 수 있다. 상기 돌기부(362)는 상기 박막트랜지스터(Tr), 상기 데이터 배선(151) 및 상기 게이트 배선(112)으로 이루어진 군에서 선택된 적어도 하나의 상부에 대응되어 위치할 수 있다.
상기 보호막(361)은 아크릴계 코팅막, 노볼락계 코팅막, 폴리이미드 코팅막, 폴리아미드 코팅막, 벤조사이클로부텐 코팅막, 산화 실리콘막 및 질화 실리콘막으로 이루어진 군에서 선택된 하나로 이루어진 단일막 또는 적어도 2 개로 이루어진 다중막으로 형성될 수 있다.
이때, 상기 보호막(361)과 일체인 상기 돌기부(362)를 형성하기 위해서, 상기 보호막(361)은 유기 절연막을 포함하도록 형성된다. 여기서, 상기 보호막(161)이 유기 절연막으로 형성되거나, 그 상부가 유기 절연막을 형성될 경우, 상기 보호막(161)과 상기 기판(100)의 외곽부에 형성되는 실란트 패턴간의 접착력이 저하되어 실 터짐 불량을 야기할 수 있다.
이로써, 상기 보호막(361)은 상기 기판의 외곽부를 노출하도록 형성한다. 이때, 상기 게이트 패드 전극(116)과 상기 데이터 패드 전극(118)이 외부에 노출된다. 여기서, 상기 게이트 패드 전극(116)은 그 상부에 제 1 게이트 절연막 패턴(321a)이 형성되어 있으나, 상기 데이터 패드 전극(118)은 완전하게 노출된다. 이로써, 상기 데이터 패드 전극(118)은 상기 게이트 배선과 동일한 층에 동일한 도전물질로 형성한다. 이로써, 상기 데이터 패드 전극(118)은 상기 제 1 게이트 절연막 패턴(321a)에 의해 보호를 받는다. 여기서, 상기 제 1 게이트 절연막 패 턴(321a)은 상기 게이트 패드 전극(116) 및 상기 데이터 패드 전극(118)을 각각 일부분 노출하는 제 1, 제 2 콘텍홀(H1, H2)을 구비한다.
상기 데이터 패드 전극(118)이 연장되어 데이터 링크 배선(119)이 형성된다. 이때, 상기 데이터 링크 배선(119)과 상기 데이터 배선(151)을 서로 전기적으로 연결하는 연결배선(174)이 더 형성된다. 이로써, 상기 데이터 배선(151)과 다른 층에 형성된 상기 데이터 패드 전극(118)을 서로 전기적으로 연결할 수 있다.
또, 상기 제 1, 제 2 콘텍홀(H1, H2)에 의해 노출된 상기 게이트 패드 전극(116) 및 상기 데이터 패드 전극(118)에 부식이 발생할 수 있어, 이를 해결하기 위하여 상기 게이트 패드 전극(116) 및 상기 데이터 패드 전극(118)을 각각 완전하게 덮는 게이트 패드 접촉부(172)와 데이터 패드 접촉부(173)이 더 형성될 수 있다.
이때, 상기 연결배선(174), 상기 게이트 패드 접촉부(172), 상기 데이터 패드 접촉부(173)는 상기 화소전극(171)과 동일한 도전물질로 형성할 수 있다. 이는 상기 화소전극(171)은 내식성을 가지는 도전물질로 형성되기 때문이다.
도 4a 내지 도 4d는 본 발명의 제 2 실시예에 따른 액정표시장치의 제조공정을 설명하기 위해 도시한 공정도들이다. 여기서, 상기 보호막을 외곽부에 형성하지 않으며, 상기 데이터 패드 전극을 상기 게이트 배선과 동일한 도전물질로 형성함으로써, 상기 데이터 배선과 상기 데이터 패드 전극을 연결배선에 의해 접촉시키는 것을 제외하고, 상술한 제 2 실시예의 액정표시장치의 제조공정과 동일하게 제조됨 에 따라, 반복되는 설명은 생략하여 기술한다.
도 4a에서와 같이, 기판(100) 상에 게이트 배선(112), 게이트 전극(114), 게이트 패드 전극(116), 데이터 패드 전극(118)과, 상기 게이트 배선(112), 상기 게이트 전극(114), 상기 게이트 패드 전극(116) 및 상기 데이터 패드 전극(118)의 상에 각각 위치하는 제 1 게이트 절연막 패턴(321a)을 형성한다. 이때, 상기 제 1 게이트 절연막 패턴(321a)에 상기 게이트 패드 전극(116)과 상기 데이터 패드 전극(118)을 각각 노출하는 제 1, 제 2 콘텍홀(H1, H2)이 형성된다. 이때, 상기 데이터 패드 전극(118)이 연장된 데이터 링크 배선(119)과, 상기 데이터 링크 배선(119)을 일부분 노출하는 제 3 콘텍홀(H3)을 구비하는 제 1 게이트 절연막 패턴(321a)이 더 형성될 수 있다.
즉, 상술한 제 1 실시예에서와 달리, 상기 데이터 패드 전극(118), 상기 데이터 링크 배선(119), 상기 데이터 패드 전극(118)과 상기 데이터 링크 배선(119)을 각각 노출하는 제 2, 제 3 콘텍홀(H2, H3)이 더 형성된다. 여기서, 상기 데이터 패드 전극(118) 및 상기 데이터 패드 링크 배선(119)은 상기 게이트 배선(112), 상기 게이트 전극(114) 및 상기 게이트 패드 전극(116)의 형성시에 동시에 형성된다. 즉, 상기 데이터 패드 전극(118) 및 상기 데이터 링크 배선(119)은 상기 게이트 배선과 동일한 층에 동일한 도전물질로 형성된다. 또, 상기 제 2, 제 3 콘텍홀(H2, H3)은 상기 제 1 콘텍홀(H1)의 형성시에 동시에 형성될 수 있다.
즉, 상기 게이트 배선(112), 상기 게이트 전극(114), 상기 게이트 패드 전극(116) 및 상기 데이터 패드 전극(118), 상기 데이터 링크 배선(119)과, 상기 제 1, 제 2 콘텍홀(H1,H2, H3)이 형성된 제 1 게이트 절연막 패턴(321a)은 제 1 마스크(도면에는 도시하지 않음.)를 이용해서 형성될 수 있다. 여기서, 상기 제 1 마스크는 회절 마스크 또는 하프톤 마스크 중 어느 하나일 수 있다.
도 4b에서와 같이, 제 2 마스크를 이용하여, 상기 게이트 전극(114)에 대응된 상기 제 1 게이트 절연막 패턴(321a)상에 제 2 게이트 절연막 패턴(322a), 활성층(143a) 및 오믹콘텍층(143b)을 구비하는 반도체층(143), 상기 반도체층(143)의 양단부에 각각 위치하는 소스/드레인 전극(152, 153)을 형성함으로써, 박막트랜지서터(Tr)가 형성된다. 여기서, 상기 게이트 배선(112)과 교차되는 데이터 배선(151)은 동시에 형성될 수 있다. 상기 데이터 배선(151) 하부에 상기 활성층(143a)과 동일한 물질로 이루어진 제 1 비정질 실리콘층(141a), 상기 오믹 콘텍층(143b)과 동일한 물질로 이루어진 제 2 비정질 실리콘층(142a), 제 2 게이트 절연막 패턴(322a)이 위치한다. 이로써, 서로 교차되는 상기 게이트 배선(112)과 상기 데이터 배선(151)의 사이에는 상기 제 1 비정질 실리콘층(141a), 상기 제 2 비정질 실리콘층(142a), 제 1, 제 2 게이트 절연막 패턴(321a, 322a)이 개재된다.
또, 상기 노출된 활성층(143a) 즉, 채널영역의 활성층이 오염되는 것을 방지하기 위해, 상기 활성층으로 플라즈마 처리를 수행해서 버퍼막(144)을 형성할 수 있다.
여기서, 상기 제 2 마스크는 회절 마스크 또는 하프톤 마스크 중 어느 하나일 수 있다.
도 4c에서와 같이, 상기 박막트랜지스터(Tr)를 포함하는 기판 전면에 걸쳐, 절연막을 형성한 뒤, 제 3 마스크를 통하여 노광 및 현상 공정을 거쳐 일부가 돌기된 돌기부(362)를 구비하는 보호막(361)을 형성한다. 상기 돌기부(362)는 기둥형상을 가지도록 형성하여, 상기 기판(100)과 후술할 컬러필터 어레이 기판간의 셀갭을 일정하게 유지하는 스페이서 역할을 수행할 수 있다.
이때, 상기 보호막(361)이 유기 절연막으로 형성된 단일막이거나, 상기 보호막(361)이 다중막을 형성될 경우에 그 상부가 유기 절연막을 형성되며, 상기 보호막(361)과 후술할 컬러필터 어레이 기판과의 합착을 위해 형성되는 실란트 패턴간의 접착력이 약하여, 실터짐 불량을 발생할 수 있다.
이로써, 상기 보호막(361)은 상기 기판(100)의 외곽부를 노출하도록 형성한다.
즉, 상기 보호막(361)은 아크릴계 코팅막, 노볼락계 코팅막, 폴리이미드 코팅막, 폴리아미드 코팅막, 벤조사이클로부텐 코팅막, 산화 실리콘막 및 질화 실리콘막으로 이루어진 군에서 선택된 하나로 이루어진 단일막 또는 적어도 2 개로 이루어진 다중막으로 형성한 뒤, 제 3 마스크(430)를 통하여 노광 및 현상 공정을 거쳐 형성할 수 있다. 상기 제 3 마스크(430)는 투과영역(430a), 반투과영역(430b), 차단영역(430c)을 구비한다.
이로써, 상기 보호막(361)은 상기 게이트 패드 전극(116), 상기 데이터 패드 전극(118), 상기 드레인 전극(153) 및 상기 데이터 링크 배선(119)을 각각 일부분 노출하는 제 1, 제 2, 제 3, 제 4, 제 5 콘텍홀(H1, H2, H3, H4, H5)과, 상기 돌기부(362)를 동시에 형성할 수 있다. 이때, 상기 보호막(361)은 기판의 외곽부를 노 출하도록 형성할 수 있다. 이때, 상기 보호막(361)은 상기 게이트 배선(116)에 대응된 상기 제 1 게이트 절연막 패턴(321a)의 일부분을 노출하는 제 6 콘텍홀(H6)이 더 형성될 수 있다.
도 4d를 참조하면, 상기 보호막(361)을 포함하는 기판 전면에 걸쳐 투명 도전막, 즉 ITO 또는 IZO중 어느 하나를 진공증착법 또는 스퍼터링법을 통해 형성한 뒤, 패터닝하여 화소전극(171)을 형성할 수 있다. 이때, 상기 화소전극(171)은 상기 제 6 콘텍홀(H6)을 통해 노출된 상기 게이트 절연막 패턴(321a)상에 연장되어 형성할 수 있다. 이로써, 상기 화소전극(171)과 상기 게이트 배선(116)사이에 개재된 제 1 게이트 절연막 패터(321a)에 의해 캐패시턴스를 형성할 수 있다.
상기 화소전극(171)의 형성시에 제 1, 제 2 콘텍홀(H1, H2)에 노출된 상기 게이트 패드 전극(116) 및 상기 데이터 패드 전극(118)과 각각 연결된 게이트 패드 접촉부(172) 및 데이터 패드 접촉부(173)가 동시에 형성될 수 있다.
또, 이와 동시에, 상기 데이트 링크 배선(119)와 상기 데이터 배선(151)을 전기적으로 연결하는 연결배선(174)이 더 형성될 수 있다. 이로써, 서로 다른 층에 형성된 상기 데이터 배선(151)과 상기 데이터 패드 전극(118)은 서로 전기적으로 연결된다.
이로써, 상기 보호막(361)과 일체로 돌기부(362)를 형성함으로써, 공정을 더 단순화시킬 수 있다. 또, 상기 보호막(361)과 일체로 돌기부(362)를 형성하기 위해 유기 절연막이 이용되는데, 상기 보호막(361)을 기판의 외곽부를 노출하도록 형성하여, 상기 보호막(361)과 실란트 패턴간의 접착력이 약화되어 발생하는 실터짐 불 량을 방지할 수 있다.
상기한 바와 같이 본 발명에 따르는 액정표시장치 및 이의 제조방법에 의하면, 보호막과 스페이서를 일체로 형성함으로써, 공정을 단순화시킬 수 있어 생산성을 극대화시킬 수 있다.
또한, 외부에 노출되는 상기 게이트 패드 및 상기 데이터 패드 상에 내식성이 강한 도전물질로 형성된 게이트 패드 접촉부 및 상기 데이터 패드 접촉부를 형성함으로써, 신뢰성을 향상시킬 수 있다.
또한, 노출된 활성층상에 버퍼막을 형성하여, 상기 보호막이 유기막으로 형성될 경우에 상기 활성층과 상기 보호막간의 계면 안정성을 확보함으로써, 박막트랜지스터의 특성이 저하되는 것을 방지할 수 있다.
또한, 상기 게이트 배선과 상기 화소 전극의 중첩부에 상기 보호막을 제거함으로써, 캐패시턴스를 향상시킬 수 있다.
또한, 상기 기판의 외곽부에 상기 보호막을 제거함으로써, 실 터짐 불량을 방지할 수 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해 할 수 있을 것이다.
Claims (41)
- 기판;상기 기판상에 형성된 다수의 게이트 배선;상기 게이트 배선과 교차되어 형성된 데이터 배선;상기 게이트 배선과 상기 데이터 배선의 교차영역에 되고, 게이트 전극, 반도체층, 소스전극 및 드레인전극을 포함하는 박막트랜지스터;상기 박막트랜지스터의 게이트 전극 및 반도체층 사이에서 게이트 전극 상에만 형성되고, 상기 게이트 배선 상에만 형성되는 제 1 게이트 절연막 패턴;상기 박막트랜지스터의 반도체층의 채널영역상에 형성된 버퍼막;상기 박막트랜지스터를 포함하는 기판상에 형성하되, 상기 기판의 비투과영역에 대응되어 일부가 돌기된 돌기부를 구비하는 보호막; 및상기 보호막에 형성된 콘텍홀들을 통해 상기 박막트랜지스터와 전기적으로 연결되고, 상기 게이트 배선 상에 형성된 상기 제 1 게이트 절연막 패턴과 직접 접촉하여 상기 게이트 배선과 일부 중첩되며 캐패시터를 형성하는 화소전극을 포함하는 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 돌기부는 셀갭을 일정하게 유지하기 위한 스페이서인 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 돌기부는 상기 박막트랜지스터, 상기 데이터 배선 및 상기 게이트 배선으로 이루어진 군에서 선택된 적어도 하나의 상부에 대응되어 형성된 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 돌기부는 기둥 형상을 가지는 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 보호막은 유기 절연막, 무기 절연막 또는 이들의 적층막 중 어느 하나인 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 보호막은 감광성 수지로 형성된 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 보호막은 아크릴계 수지, 노볼락계 수지, 폴리이미드 수지, 폴리아미드 수지 및 벤조사이클로부텐 수지로 이루어진 군에서 선택된 적어도 하나로 형성된 것을 특징으로 하는 액정표시장치.
- 제 1 항에 있어서,상기 보호막은 산화 실리콘막 또는 질화 실리콘막 중 어느 하나인 것을 특징으로 하는 액정표시장치.
- 삭제
- 제 1 항에 있어서,상기 버퍼막은 산화 실리콘막 또는 질화 실리콘막 중 어느 하나인 것을 특징으로 하는 액정표시장치.
- 삭제
- 제 1 항에 있어서,상기 데이터 배선 하부에만 형성된 제 2 게이트 절연막 패턴을 더 포함하는 것을 특징으로 하는 액정표시장치.
- 삭제
- 제 1 항에 있어서,상기 박막트랜지스터의 게이트 전극 상에 형성된 제 1 게이트 절연막 패턴 상에서, 상기 반도체층 하부에만 형성된 제 2 게이트 절연막 패턴을 더 포함하는 것을 특징으로 하는 액정표시장치.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 게이트 배선의 일 끝단부에 형성된 게이트 패드부를 더 포함하는 것을 특징으로 하는 액정표시장치
- 제 17 항에 있어서,상기 게이트 패드부는상기 게이트 배선과 연장된 게이트 패드 전극과,상기 게이트 패드 전극상에만 형성되며, 상기 게이트 패드 전극의 일부를 노출하는 제 1 게이트 절연막 패턴과,상기 제 1 게이트 절연막 패턴 상에 형성되며, 상기 게이트 패드 전극의 일부를 노출하는 보호막과,상기 보호막 상에 상기 노출된 게이트 패드 전극을 덮는 게이트 패드 접촉부를 포함하는 것을 특징으로 하는 액정표시장치.
- 제 18 항에 있어서,상기 게이트 패드 접촉부는 상기 화소전극과 동일한 도전물질로 형성된 것을 특징으로 하는 액정표시장치.
- 기판;상기 기판상에 형성된 다수의 게이트 배선;상기 게이트 배선과 교차되어 형성된 다수의 데이터 배선;상기 기판의 일측에 위치하며, 상기 게이트 배선과 연결된 게이트 패드전극;상기 기판의 타측에 위치하며, 상기 데이터 배선과 연결된 데이터 패드전극;상기 게이트 배선과 상기 데이터 배선의 교차영역에 형성되고, 게이트 전극, 반도체층, 소스전극 및 드레인전극을 포함하는 박막트랜지스터;상기 박막트랜지스터의 게이트 전극 및 반도체층 사이에서 게이트 전극 상에만 형성되고, 상기 게이트 배선, 상기 게이트 패드전극 및 상기 데이터 패드전극 상에만 형성되는 제 1 게이트 절연막 패턴;상기 박막트랜지스터에 구비되는 반도체층의 채널영역상에 형성된 버퍼막;상기 박막트랜지스터를 포함하는 기판상에 일부가 돌기된 돌기부를 구비하며, 상기 게이트 패드전극과 데이터 패드전극이 형성되는 기판의 외곽부를 노출하는 보호막; 및상기 보호막에 형성된 콘텍홀들을 통해 상기 박막트랜지스터와 전기적으로 연결되고, 상기 게이트 배선 상에 형성된 상기 제 1 게이트 절연막 패턴과 직접 접촉하여 상기 게이트 배선과 일부 중첩되며 캐패시터를 형성하는 화소전극을 포함하며,상기 데이터 패드전극은 상기 게이트 배선과 동일한 도전물질로 형성된 것을 특징으로 하는 액정표시장치.
- 제 20 항에 있어서,상기 돌기부는 셀갭을 일정하게 유지하기 위한 스페이서인 것을 특징으로 하는 액정표시장치.
- 제 20 항에 있어서,상기 돌기부는 상기 박막트랜지스터, 상기 데이터 배선 및 상기 게이트 배선으로 이루어진 군에서 선택된 적어도 하나의 상부에 대응되어 형성된 것을 특징으로 하는 액정표시장치.
- 제 20 항에 있어서,상기 보호막은 아크릴계 코팅막, 노볼락계 코팅막, 폴리이미드 코팅막, 폴리아미드 코팅막, 벤조사이클로부텐 코팅막, 산화 실리콘막 및 질화 실리콘막으로 이루어진 군에서 선택된 하나로 이루어진 단일막 또는 적어도 2 개로 이루어진 다중막으로 형성된 것을 특징으로 하는 액정표시장치.
- 제 20 항에 있어서,상기 데이터 배선과 상기 데이터 패드전극을 전기적으로 연결하는 연결배선을 더 포함하는 것을 특징으로 하는 액정표시장치.
- 제 24 항에 있어서,상기 연결배선은 상기 화소전극과 동일한 도전물질로 형성된 것을 특징으로 하는 액정표시장치.
- 제 20 항에 있어서,상기 게이트 패드전극 및 상기 데이터 패드전극 상에만 형성된 제 1 게이트 절연막 패턴은 상기 게이트 패드전극 및 상기 데이터 패드전극을 각각 일부를 노출하도록 형성되고,상기 노출된 게이트 패드전극 및 상기 데이터 패드전극과 각각 연결된 게이트 패드 접촉부와 상기 데이터 패드 접촉부를 더 포함하는 것을 특징으로 하는 액정표시장치.
- 기판을 제공하고;상기 기판상에 게이트 배선 및 게이트 전극을 형성하고,상기 게이트 배선 및 게이트 전극 상에만 제 1 게이트 절연막 패턴을 형성하고,상기 게이트 전극 상에 형성된 제 1 게이트 절연막 패턴 상에 반도체층 및 소스전극과 드레인전극을 순차적으로 적층하여 박막트랜지스터를 형성하고;상기 박막트랜지스터의 반도체층의 채널영역상에 버퍼막을 형성하고;상기 박막트랜지스터를 포함하는 기판상에 위치하되, 일부가 돌기된 돌기부를 구비하는 보호막을 형성하고;상기 보호막에 형성된 콘텍홀들을 통해 상기 박막트랜지스터와 전기적으로 연결되고, 상기 게이트 배선 상에 형성된 제 1 게이트 절연막 패턴과 직접 접촉하여 상기 게이트 배선과 일부 중첩되며 캐패시터를 형성하는 화소전극을 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
- 제 27 항에 있어서,상기 보호막은 아크릴계 코팅막, 노볼락계 코팅막, 폴리이미드 코팅막, 폴리아미드 코팅막, 벤조사이클로부텐 코팅막, 산화 실리콘막 및 질화 실리콘막으로 이루어진 군에서 선택된 하나로 이루어진 단일막 또는 적어도 2 개로 이루어진 다중막으로 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
- 제 27 항에 있어서,상기 돌기부는 기둥 형상으로 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
- 제 29 항에 있어서,상기 돌기부가 형성된 보호막은 회절 마스크 또는 하프톤 마스크 중 어느 하나를 사용해서 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
- 삭제
- 제 27 항에 있어서,상기 버퍼막은 상기 채널영역상으로 플라즈마 처리를 수행하여 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
- 삭제
- 제 27 항에 있어서,상기 박막트랜지스터의 게이트 전극 상에 형성된 제 1 게이트 절연막 패턴 상에서, 상기 반도체층 하부에만 형성된 제 2 게이트 절연막 패턴을 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
- 기판을 제공하고;제 1 마스크를 이용하여, 상기 기판 상에 게이트 배선, 게이트 전극, 게이트 패드 전극, 데이터 패드 전극과 상기 게이트 배선, 상기 게이트 전극, 상기 게이트 패드 전극 및 데이터 패드 전극 상에 각각 위치하는 제 1 게이트 절연막 패턴을 형성하고;제 2 마스크를 이용하여, 데이터 배선, 소스/드레인 전극과, 상기 데이터 배선, 상기 소스/드레인 전극 하부에 각각 위치하는 제 2 게이트 절연막 패턴과, 반도체층을 형성하고;상기 반도체층의 채널영역 상에 버퍼막을 형성하고;제 3 마스크를 이용하여, 상기 데이터 배선 및 스스/드레인 전극이 형성된 기판 상에, 박막트랜지스터 상부에서 일부가 돌기된 돌기부를 구비하는 보호막을 형성하고;상기 보호막에 형성된 콘텍홀들을 통해 상기 드레인 전극과 전기적으로 연결되고, 상기 게이트 배선과 일부 중첩되어 캐패시터를 형성하는 화소전극을 형성하고,상기 제 1 게이트 절연막 패턴은 상기 게이트 패드 전극 및 데이터 패드 전극의 일부를 노출하도록 형성되는 것을 특징으로 액정표시장치의 제조 방법.
- 제 35 항에 있어서,상기 보호막은 상기 게이트 패드전극과 데이터 패드전극이 형성되는 기판의 외곽부를 노출하도록 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
- 제 35 항에 있어서,상기 제 1, 제 2, 제 3 마스크는 하프톤 마스크 또는 회절마스크 중 어느 하나인 것을 특징으로 하는 액정표시장치의 제조 방법.
- 제 35 항에 있어서,상기 데이터 패드와 상기 데이터 배선을 전기적으로 연결하는 연결배선을 더 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
- 제 35항에 있어서,상기 보호막은 아크릴계 코팅막, 노볼락계 코팅막, 폴리이미드 코팅막, 폴리아미드 코팅막, 벤조사이클로부텐 코팅막, 산화 실리콘막 및 질화 실리콘막으로 이루어진 군에서 선택된 하나로 이루어진 단일막 또는 적어도 2 개로 이루어진 다중막으로 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
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- 제 35 항에 있어서,상기 버퍼막은 상기 채널영역상으로 플라즈마 처리를 수행하여 형성하는 것을 특징으로 하는 액정표시장치의 제조 방법.
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