KR101381204B1 - 액정표시장치용 어레이 기판의 제조 방법 - Google Patents
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Abstract
본 발명은 기판 상에 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와; 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계와; 상기 소스 및 드레인 전극의 끝단과 이들 두 전극 사이의 영역을 노출시키는 홀을 갖는 제 1 두께의 유기 패턴을 형성하는 단계와; 상기 유기 패턴 위로 전면에 순차적으로 유기 반도체 물질층과, 유기 게이트 절연 물질층과 금속층을 형성하는 단계와; 상기 금속층 전면에 유기물질을 코팅한 후, 1차 애싱을 실시하여 상기 홀 내부의 금속층 상부에만 제 2 두께를 갖는 제 1 유기 물질층을 형성하는 단계와; 상기 유기 패턴 상부에 위치한 금속층 및 그 하부의 유기 게이트 물질층과 유기 반도체 물질층을 동시에 제거하여 상기 홀 내부에 순차적으로 적층된 유기 반도체층과 유기 게이트 절연막과 제 1 게이트 전극을 형성하는 단계와; 2차 애싱을 실시함으로써 상기 제 1 게이트 전극 상부에 남아있는 상기 제 1 유기 물질층을 제거하고, 상기 제 1 두께의 유기패턴을 식각함으로써 상기 제 1 두께보다 얇은 제 3 두께를 갖는 유기패턴을 형성하는 단계와; 상기 제 1 게이트 전극 위로 제 2 게이트 전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조 방법을 제공한다.
마스크저감, 유기박막트랜지스터, 이중게이트, 유기반도체층
Description
도 1은 일반적인 액정표시장치의 분해사시도.
도 2는 본 발명의 제 1 실시예에 따른 유기 반도체층을 갖는 액정표시장치용 어레이 기판의 유기 박막트랜지스터 및 스토리지 커패시터를 포함하는 하나의 화소영역에 대한 평면도.
도 3은 도 2를 절단선 Ⅲ-Ⅲ를 따라 절단한 부분에 대한 단면도.
도 4a 내지 4f는 도 2를 절단선 Ⅲ-Ⅲ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도.
도 5는 본 발명의 제 2 실시예의 따른 유기 반도체층을 갖는 액정표시장치용 어레이 기판의 유기 박막트랜지스터 및 스토리지 커패시터를 포함하는 하나의 화소영역에 대한 평면도.
도 6a 내지 6j는 도 5를 절단선 Ⅵ-Ⅵ을 따라 절단한 부분에 대한 제조 단계별 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
201 : 기판 213 : 소스 전극
215 : 드레인 전극 218 : 화소전극
220a, 220b : 제 1, 2 유기 반도체 물질층
224a, 224b : 제 1, 2 유기 게이트 물질층
229a, 229b : 제 2 금속층 283 : 유기 패턴
285a : 제 2 유기 물질층
h : 홀
StgC : 스토리지 커패시터
본 발명은 액정표시장치에 관한 것으로, 좀 더 자세하게는 유기 반도체 물질을 이용한 액정표시장치용 어레이 기판 및 이의 제조방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 박막트랜지스터(Thin Film Transistor : TFT)형 액정표시장치(TFT-LCD)가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치의 화상구현원리는 액정의 광학적 이방성과 분극성질을 이용하 는 것으로, 주지된 바와 같이 액정은 분자구조가 가늘고 길며 배열에 방향성을 갖는 광학적 이방성과 전기장 내에 놓일 경우에 그 크기에 따라 분자배열 방향이 변화되는 분극성질을 띤다. 이에 액정표시장치는 액정층을 사이에 두고 서로 마주보는 면으로 각각 화소전극과 공통전극이 형성된 어레이 기판(array substrate)과 컬러필터 기판(color filter substrate)을 합착시켜 구성된 액정패널을 필수적인 구성요소로 하며, 이들 전극 사이의 전기장 변화를 통해서 액정분자의 배열방향을 인위적으로 조절하고 이때 변화되는 빛의 투과율을 이용하여 여러 가지 화상을 표시하는 비발광 소자이다.
최근에는 특히 화상표현의 기본단위인 화소(pixel)를 행렬 방식으로 배열하고 스위칭 소자를 각 화소에 배치시켜 독립적으로 제어하는 능동행렬방식(active matrix type)이 해상도 및 동영상 구현능력에서 뛰어나 주목받고 있는데, 이 같은 스위칭 소자로 박막 트랜지스터(Thin Film Transistor : TFT)를 사용한 것이 잘 알려진 TFT-LCD(Thin Firm Transistor Liquid Crystal Display device) 이다.
좀 더 자세히, 일반적인 액정표시장치의 분해사시도인 도 1에 나타낸 바와 같이 액정층(30)을 사이에 두고 어레이 기판(10)과 컬러필터 기판(20)이 대면 합착된 구성을 갖는데, 이중 하부의 어레이 기판(10)은 제 1 투명기판(12) 및 이의 상면으로 종횡 교차 배열되어 다수의 화소영역(P)을 정의하는 복수개의 게이트 배선(14)과 데이터 배선(16)을 포함하며, 이들 두 배선(14, 16)의 교차지점에는 박막 트랜지스터(Tr)가 구비되어 각 화소영역(P)에 마련된 화소전극(18)과 일대일 대응 접속되어 있다.
또한 이와 마주보는 상부의 컬러필터 기판(20)은 제 2 투명기판(22) 및 이의 배면으로 상기 게이트 배선(14)과 데이터 배선(16) 그리고 박막트랜지스터(Tr) 등의 비표시영역을 가리도록 각 화소영역(P)을 두르는 격자 형상의 블랙매트릭스(25)가 형성되어 있으며, 이들 격자 내부에서 각 화소영역(P)에 대응되게 순차적으로 반복 배열된 적, 녹, 청색 컬러필터층(26)이 형성되어 있으며, 상기 블랙매트릭스(25)와 적, 녹 ,청색 컬러필터층(26)의 전면에 걸쳐 투명한 공통전극(28)이 마련되어 있다.
그리고 도면상에 명확하게 도시되지는 않았지만, 이들 두 기판(10, 20)은 그 사이로 개재된 액정층(30)의 누설을 방지하기 위하여 가장자리 따라 실링제 등으로 봉함(封函)된 상태에서 각 기판(10, 20)과 액정층(30)의 경계부분에는 액정의 분자배열 방향에 신뢰성을 부여하는 상, 하부 배향막이 개재되며, 각 기판(10, 20)의 적어도 하나의 외측면에는 편광판이 부착된다.
더불어 액정패널 배면으로는 백라이트(back-light)가 구비되어 빛을 공급하는 바, 게이트 배선(14)으로 박막트랜지스터(T)의 온(on)/오프(off) 신호가 순차적으로 스캔 인가되어 선택된 화소영역(P)의 화소전극(18)에 데이터 배선(16)의 화상신호가 전달되면 이들 사이의 수직전계에 의해 그 사이의 액정분자가 구동되고, 이에 따른 빛의 투과율 변화로 여러 가지 화상을 표시할 수 있다.
한편, 이 같은 액정표시장치에 있어 어레이 기판(10)과 컬러필터 기판(20)의 모체가 되는 제 1 및 제 2 절연기판(12, 22)은 전통적으로 유리 기판이 사용되었지만, 최근 들어 노트북이나 PDA(personal digital assistant)와 같은 소형의 휴대용 단말기가 널리 보급됨에 따라 이들에 적용 가능하도록 유리보다 가볍고 경량임과 동시에 유연한 특성을 지니고 있어 파손위험이 적은 플라스틱 기판을 이용한 액정패널이 소개된 바 있다.
하지만, 플라스틱 기판을 이용한 액정패널은 액정표시장치의 제조 특성상 특히 스위칭 소자인 박막 트랜지스터가 형성되는 어레이 기판의 제조에는 200℃ 이상의 고온을 필요로 하는 고온 공정이 많아 내열성 및 내화학성이 유리기판 보다 떨어지는 플라스틱 기판으로 상기 어레이 기판을 제조하는 데에는 어려움이 있다. 따라서 상부기판을 이루는 컬러필터 기판만을 플라스틱 기판으로 제조하고 하부기판인 어레이 기판은 통상적인 유리 기판을 이용하여 액정표시장치를 제조하고 있는 실정이다.
이러한 문제를 해결하고자 최근에는 유기 반도체 물질 등을 이용하여 200℃ 이하의 저온 공정을 진행하여 박막트랜지스터를 형성하는 것을 특징으로 하는 어레이 기판을 제조 하는 기술이 제안되었다. 이러한 저온 공정에 의한 어레이 기판의 제조는 주로 코팅 장치를 이용하므로 값비싼 진공 증착 장비를 이용하여 제조하는 것보다 초기 설비 투자 비용이 매우 저렴하여 결과적으로 제조 비용의 절감을 달성할 수 있는 장점이 있다. 이러한 유기 반도체 물질을 이용한 플라스틱 기판을 이용한 제조에만 한정되는 것이 아니라 유기 기판을 이용하여 제작할 수 있음은 당연하다.
이후에는 200℃이하의 저온 공정을 진행되는 유기 반도체 물질을 이용한 어레이 기판의 제조 방법에 대해 간단히 설명한다.
200℃ 이하의 저온 공정으로 배선 및 박막트랜지스터를 포함하는 화소를 형성함에 있어서, 전극과 배선을 이루는 금속물질과 보호층 등의 형성은 저온 증착 또는 코팅의 방법 등을 통해 형성하여도 박막트랜지스터의 특성에 별 영향을 주지 않지만, 캐리어의 이동 통로가 되는 채널을 그 내부에 형성하게 되는 반도체층의 경우, 일반적으로 이용되는 반도체 물질인 비정질 실리콘을 사용하여 이를 200℃ 이하의 저온 공정에서 증착하여 형성하면 내부 구조가 치밀하지 못하여 이동도 등의 중요 특성이 급격히 저하되는 문제가 발생한다.
따라서, 이를 극복하고자 비정질 실리콘 등의 종래의 반도체 물질 대신 반도체 특성을 갖는 유기 물질을 이용하여 유기 반도체층을 형성하는 것이 제안되고 있다.
하지만 이러한 유기 반도체층을 이루는 유기 반도체 물질은 특히 코팅 타입으로 형성할 수 있는 특성을 갖는 유기 반도체 물질은 패터닝을 위해 주요 사용되는 포토레지스트의 현상액이나 금속물질을 식각하기 위한 식각액에 매우 취약하며, 이에 노출될 시 심각한 소자 특성 저하가 발생하는 문제가 있다.
즉, 소정 형태를 갖는 유기 반도체층을 형성할 경우, 유기 반도체 물질은 감광성 특징을 갖지 않는 바, 이를 패터닝하기 위해서는 감광성 물질을 이용하여 노광, 현상 및 식각 공정을 진행하여야 하는데 일반적으로 패터닝 공정에 주로 이용되는 포토레지스트의 현상액에 상기 유기 반도체 물질이 노출될 경우 내부 구조가 손상되어 반도체 특성이 저하되며, 열화속도를 증가시켜 소자를 구동할 수 있는 시간이 매우 짧아지게 되는 문제가 있다.
본 발명은 탑 게이트 구조의 유기 박막트랜지스터를 가짐으로써 이를 형성하는 제조 단계에서 상기 유기 반도체층의 손상없이 그 특성을 향상시키며, 우수한 표시품질을 갖는 것을 특징으로 하는 액정표시장치용 어레이 기판 및 이의 제조 방법을 제공하는 것을 그 목적으로 한다.
나아가, 유기 반도체 물질을 이용한 탑 게이트 구조의 유기 박막트랜지스터를 갖는 액정표시장치용 어레이 기판을 4, 5 마스크 공정을 통해 제조하는 방법을 제공함으로써 공정을 단순화하여 생산성을 향상시키는 것을 또 다른 목적으로 하고 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 따른 탑 게이트 구조 유기 박막트랜지스터를 갖는 액정표시장치용 어레이 기판의 제조 방법은, 기판 상에 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와; 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계와; 상기 소스 및 드레인 전극의 끝단과 이들 두 전극 사이의 영역을 노출시키는 홀을 갖는 제 1 두께의 유기 패턴을 형성하는 단계와; 상기 유기 패턴 위로 전면에 순차적으로 유기 반도체 물질층과, 유기 게이트 절연 물질층과 금속층을 형성하는 단계와; 상기 금속층 전면에 유기물질을 코팅한 후, 1차 애싱을 실시하여 상기 홀 내부의 금속층 상부에만 제 2 두께를 갖는 제 1 유기 물질층을 형성하는 단계와; 상기 유기 패턴 상부에 위치한 금속층 및 그 하부의 유기 게이트 물질층과 유기 반도체 물질층을 동시에 제거하여 상기 홀 내부에 순차적으로 적층된 유기 반도체층과 유기 게이트 절연막과 제 1 게이트 전극을 형성하는 단계와; 2차 애싱을 실시함으로써 상기 제 1 게이트 전극 상부에 남아있는 상기 제 1 유기 물질층을 제거하고, 상기 제 1 두께의 유기패턴을 식각함으로써 상기 제 1 두께보다 얇은 제 3 두께를 갖는 유기패턴을 형성하는 단계와; 상기 제 1 게이트 전극 위로 제 2 게이트 전극을 형성하는 단계를 포함한다.
이때, 상기 소스 및 드레인 전극을 형성하는 단계는, 상기 소스 전극과 연결되는 데이터 배선을 형성하는 단계를 더욱 포함하며, 상기 제 2 게이트 전극을 형성하는 단계는, 상기 제 2 게이트 전극과 연결되며 상기 데이터 배선과 교차하며 상기 화소전극 일끝단과 중첩하는 게이트 배선을 형성하는 단계를 더욱 포함한다.
또한, 상기 홀 내부의 금속층 상부에 제 2 두께를 갖는 제 1 유기 물질층을 형성하는 단계는, 상기 금속층 위로 상기 유기 물질을 코팅함으로써 상기 홀에 대응해서는 상기 제 2 두께보다 두꺼운 제 4 두께의 제 1 유기 물질층을 코팅하고, 동시에 그 외의 영역에 대응해서는 상기 제 4 두께보다 얇은 제 5 두께를 갖는 제 2 유기 물질층을 형성하는 단계와; 1차 애싱을 실시하여 상기 제 5 두께를 갖는 제 2 유기 물질층을 제거하여 상기 유기 패턴에 대응되는 상기 금속층을 노출시키며 동시에 상기 제 1 유기 물질층을 상기 제 2 두께를 갖도록 하는 단계를 더욱 포함하며, 이때, 상기 유기 물질은 상기 유기 패턴을 이루는 물질과 동일한 것이 특징이며, 상기 유기 물질은 포토아크릴인 것이 특징이다. 이때, 상기 2 차 애싱은 상기 제 3 두께를 갖는 유기 패턴의 표면이 상기 유기 게이트 절연막의 측면을 노출시키지 않는 범위 내에서 진행되는 것이 특징이다. 또한, 상기 제 2 게이트 전극은 상기 제 1 게이트 전극을 완전히 덮도록 형성하는 것이 특징이며, 상기 제 2 게이트 전극을 형성한 후에는 3차 애싱을 실시하여 상기 제 2 게이트 전극 외부로 노출된 영역에 대응하여 상기 유기 패턴의 제 3 두께를 더욱 얇은 두께를 갖도록 하는 단계를 더욱 포함한다.
또한, 상기 유기 반도체 물질층과, 유기 게이트 절연 물질층은 스핀 코팅 장비를 이용하여 형성하는 것이 특징이며, 상기 유기 물질의 코팅은 바(bar) 코팅장치 또는 슬릿 코팅 장치를 통해 이루어짐으로써 상기 홀을 메우며 그 표면이 평탄한 구조를 갖는 상기 제 1 및 제 2 유기 물질층을 형성하는 것이 특징이다.
또한, 상기 유기 패턴 상부에 위치한 금속층 및 그 하부의 유기 게이트 물질층과 유기 반도체 물질층의 제거는 식각액에 노출시킴으로써 진행되는 것이 특징이며, 상기 금속층을 식각액에 노출시킨 후에는 포토레지스트를 녹이는 스트립액에 노출시키는 단계를 더욱 포함한다.
또한, 상기 소스 및 드레인 전극을 형성하기 전에는 상기 기판 전면에 산화실리콘(SiO2)으로 이루어진 버퍼층을 형성하는 단계를 더욱 포함한다.
이하 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
<제 1 실시예>
도 2는 본 발명의 제 1 실시예 따른 유기 반도체층을 갖는 액정표시장치용 어레이 기판의 유기 박막트랜지스터 및 스토리지 커패시터를 포함하는 하나의 화소영역에 대한 평면도이며, 도 3은 도 2를 절단선 Ⅲ-Ⅲ를 따라 절단한 단면도이다. 이때, 설명의 편의상 상기 화소영역(P)내의 상기 유기 박막트랜지스터(Tr)가 형성되는 영역을 스위칭 영역(TrA), 상기 스토리지 커패시터(StgC)가 형성되는 영역을 스토리지 영역(StgA)이라 정의한다.
우선, 도 2를 참조하면, 도시한 바와 같이, 기판(101)상에 일방향으로 게이트 배선(146)이 연장 형성되어 있으며, 상기 게이트 배선(146)과 교차하여 화소영역(P)을 정의하는 데이터 배선(110)이 형성되어 있다.
또한 이들 두 배선(146, 110)의 교차지점에는 상기 데이터 배선(110)에서 분기한 형태로 소스 전극(113)이 형성되어 있으며, 상기 소스 전극(113)과 이격하며 드레인 전극(115)이 형성되어 있으며, 상기 소스 전극(113)과 드레인 전극(115)을 포함하여 상기 두 전극(113, 115)의 이격영역을 덮으며 게이트 전극(130)이 형성되어 있다.
이때 상기 게이트 전극(130)은 게이트 콘택홀(137)을 통해 상기 게이트 배선(146)과 연결되고 있는 것이 특징이다.
도 2에 있어서는 상기 게이트 배선(146)이 게이트 전극(130) 일부와 중첩하며 게이트 콘택홀(137)을 통해 상기 게이트 전극(130)과 접촉하고 있는 형태를 일례로 보이고 있으나, 변형예로서 상기 유기 반도체층과 동일한 형태를 갖는 게이트 전극(미도시)을 완전히 덮는 형태로 게이트 배선에서 분기한 게이트 패턴이 더욱 형성됨으로써 실질적으로 게이트 전극은 이중층 구조를 가지며 형성될 수도 있다. 이러한 구조에 대해서 본 발명의 제 2 실시예에 따른 평면도를 도시한 도면인 도 5와 유사하므로 이를 참조할 수 있다. 동일한 구성요소에 대해서는 상기 제 1 실시예에 부여된 도면부호에 100을 더하여 도면부호를 부여하였다.(이러한 제 1 실시예의 변형예에 따른 평면구조는 추후 설명할 제 2 실시예의 액정표시장치용 어레이 기판의 평면구조와 동일하므로 제 2 실시예에 따른 액정표시장치용 어레이 기판의 제조 방법의 설명에서 다시 언급한다.)
다음, 상기 게이트 전극(130) 하부에는 유기 반도체 물질로 이루어진 반도체층(미도시)과 게이트 절연막(미도시)이 형성되어 있으며, 또한 상기 드레인 전극(115)의 일끝단과 접촉하며 각 화소영역(P)별로 독립된 화소전극(118)이 형성되어 있다.
이때, 상기 화소전극(118)은 그 끝단 일부가 전단의 게이트 배선(146) 일부와 중첩 형성됨으로써 상기 중첩된 화소전극 및 게이트 배선이 각각 제 1, 2 스토리지 전극을 이루며, 이들 두 전극 사이에 형성된 보호층(미도시)과 더불어 스토리지 커패시터(StgC)를 형성하고 있다.
이후에는 도 3을 참조하여 본 발명에 따른 액정표시장치용 어레이 기판의 단면구조에 대해 설명한다.
도시한 바와 같이, 투명한 절연기판(101) 상에 일방향으로 연장하는 데이터 배선(110)이 형성되어 있으며, 상기 스위칭 영역(TrA)에 있어서는 상기 데이터 배선(110)에서 분기한 형태로 소스 전극(113)과, 이와 이격하며 드레인 전극(115)이 형성되어 있다.
또한, 상기 화소영역(P)에 있어서는 상기 기판(101) 위로 상기 드레인 전극(115)의 일 끝단과 접촉하며 투명 도전성 물질로써 화소전극(118)이 형성되어 있으며, 상기 스위칭 영역(TrA)에 있어서는 상기 서로 이격한 소스 및 드레인 전극(113, 115)의 서로 마주한 일끝단과 접촉하며, 이들 두 전극(113, 115)의 이격한 영역 대응하여 유기 반도체 물질로 이루어진 유기 반도체층(121)이 형성되어 있으며, 상기 유기 반도체층(121) 위로 이와 동일한 형태를 가지며, 상기 유기 반도체층(121)에 대해 이와 접촉 시 서로 영향을 주지않는 유기 절연물질 예를들면 플루오루폴리머(fluoropolymer)로써 게이트 절연막(125)이 형성되어 있다.
또한, 상기 게이트 절연막(125) 위로는 이와 동일한 패턴 형태를 가지며 게이트 전극(130)이 형성되어 있으며, 상기 게이트 전극(130) 위로는 감광성 특성을 갖는 유기절연물질 예를들면 포토아크릴 또는 PVA로써 보호층(135)이 형성되어 있다. 이때 상기 보호층(135)은 스위칭 영역(TrA)에 있어서는 상기 게이트 전극(130)을 노출시키는 게이트 콘택홀(137)이 구비되고 있으며, 화소영역(P)에 대응해서는 상기 화소전극(118) 대부분을 노출시키는 오픈부(op)가 구비되고 있다.
또한, 상기 게이트 콘택홀(137) 및 오픈부(op)를 갖는 보호층(135) 상부로는 상기 게이트 콘택홀(137)을 통해 상기 게이트 전극(130)과 접촉하며, 동시에 상기 데이터 배선(미도시)과 교차하는 게이트 배선(146)이 형성됨으로써 본 발명에 따른 유기 박막트랜지스터(Tr)를 갖는 액정표시장치용 어레이 기판(101)이 완성되고 있다.
변형예(도 5참조)의 경우, 도면으로 나타내지는 않았지만, 상기 게이트 전극이 이중층 구조가 된다. 즉, 게이트 콘택홀의 크기가 상기 유기 반도체층과 동일한 형태를 갖는 게이트 전극보다 더 큰 면적을 가지며 상기 게이트 전극 전체를 노출시키는 형태로 형성되며, 상기 게이트 배선에서 분기한 게이트 패턴이 상기 게이트 콘택홀을 통해 상기 게이트 전극 전체를 완전히 덮으며 형성됨으로써 실질적으로 이중층 구조의 게이트 전극을 형성하게 된다. 그 이외의 구성요소에 대해서는 제 1 실시예와 동일한 구조가 된다.
한편, 도면에 있어서는 나타내지 않았지만, 제 1 실시예 및 그 변형예 모두에 있어서, 상기 소스 및 드레인 전극(113, 115)과 기판(101) 사이 즉 상기 소스 및 드레인 전극(113, 115)과 유기 반도체층(121) 하부로 기판(101) 전면에 산화실리콘(SiO2) 등의 무기절연 물질로써 상기 기판(101)과 접촉하는 유기 반도체층(121)과의 접촉 특성을 향상시키기 위해 버퍼층(미도시)이 더욱 형성되어질 수도 있으며, 상기 게이트 배선(146) 위로는 상기 게이트 배선(146)의 부식 등을 방지하기 위해 제 2 보호층(미도시)이 더욱 형성될 수도 있다.
이후에는 이러한 구성을 갖는 본 발명의 제 1 실시예(및 그 변형예)에 따른 액정표시장치용 어레이 기판의 제조 방법에 대해 설명한다.
도 4a 내지 도 4f는 본 발명의 제 1 실시예에 따른 액상의 유기 반도체 물질을 이용한 유기 반도체층을 구비한 액정표시장치용 어레이 기판의 스위칭 소자를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도로써 도 2를 절단선 Ⅲ-Ⅲ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도이다.
우선, 도 4a에 도시한 바와 같이, 투명한 절연기판(101) 상부로 저저항 금속물질 예를들면 금(Au)을 증착함으로서 금속층(미도시)을 형성하고, 이를 포토레지스트의 도포, 마스크를 이용한 노광, 포토레지스트의 현상, 상기 금속층(미도시)의 식각 및 포토레지스트의 스트립(strip) 등 소정의 단계를 포함하는 제 1 마스크 공정을 실시하여 패터닝함으로써 일방향으로 연장하는 데이터 배선(미도시)과, 화소영역별로 상기 데이터 배선(미도시)과 연결된 소스 전극(113)과, 상기 소스 전극(113)에서 소정간격 이격하며 이와 서로 마주하는 형태의 드레인 전극(115)을 형성한다.
다음, 도 4b에 도시한 바와 같이, 상기 서로 이격하는 소스 및 드레인 전극(113, 115)과 데이터 배선(미도시) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하고 이를 제 2 마스크 공정을 진행하여 패터닝함으로써 화소영역(P)별로 상기 드레인 전극(115)과 접촉하는 화소전극(118)을 형성한다.
다음, 도 4c에 도시한 바와 같이, 상기 데이터 배선(미도시)과 소스 및 드레인 전극(113, 115)과 상기 화소전극(118) 위로 전면에 액상의 유기 반도체 물질 예를들면 액상의 펜타신(pentacene) 또는 폴리사이오펜(polythiophene)을 잉크젯 장치, 노즐(nozzle) 코팅 장치, 바(bar) 코팅 장치, 슬릿(slit) 코팅장치, 스핀(spin) 코팅장치 또는 프린팅 장치 등을 이용하여 전면에 코팅함으로써 유기 반 도체 물질층(120)을 형성하고, 연속하여 상기 유기 반도체 물질층(120) 위로 유기 절연물질 예를들면 플루오루폴리머(fluoropolymer)를 전술한 잉크젯 장치, 노즐(nozzle) 코팅 장치, 바(bar) 코팅 장치, 슬릿(slit) 코팅장치, 스핀(spin) 코팅장치 또는 프린팅 장치 등을 이용하여 전면에 코팅함으로써 게이트 절연물질층(124)을 형성한다.
다음, 상기 게이트 절연물질층(124) 위로 건식식각이 용이한 금속물질 예를들면 몰리브덴(Mo) 또는 크롬(Cr)을 증착함으로써 제 2 금속층(129)을 형성한다.
다음, 도 4d에 도시한 바와 같이, 상기 제 2 금속층(도 4c의 129) 위로 포토레지스트를 도포하고 노광, 현상함으로써 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴(미도시)을 식각 마스크로하여 건식식각을 진행함으로써 상기 포토레지스트 패턴(미도시) 외부로 노출된 상기 제 2 금속층(도 4c의 129)과 그 하부의 게이트 절연물질층(도 4c의 124)과 유기 반도체 물질층(도 4c의 120)을 동시에 제거함으로써 상기 스위칭 영역(TrA)에 아일랜드 형상의 게이트 전극(130)을 형성함과 동시에 상기 게이트 전극(130) 하부로 이와 동일한 패턴 형태를 갖는 1800Å 내지 2500Å 두께의 게이트 절연막(125)과 유기 반도체층(121)을 형성한다.(제 3 마스크 공정)
다음, 도 4e에 도시한 바와 같이, 상기 게이트 전극(130) 위로 전면에 유기 절연물질을 도포하고 이를 패터닝(제 4 마스크 공정)함으로써 상기 게이트 전극(130)의 일부 또는 전체(변형예의 경우)를 노출시키는 게이트 콘택홀(137)과 상기 화소영역(P) 내의 화소전극(118) 대부분을 노출시키는 오픈부(op)를 갖는 보호 층(135)을 형성한다.
다음, 도 4f에 도시한 바와같이, 상기 게이트 콘택홀(137)과 오픈부(op)를 갖는 보호층(135) 위로 저저항 금속물질 예를들면 금(Au)을 증착하여 제 3 금속층을 형성하고 이를 제 5 마스크 공정을 진행하여 패터닝함으로써 상기 게이트 콘택홀(137)을 통해 상기 게이트 전극(130)과 접촉하며 상기 데이터 배선(미도시)과 교차하는 게이트 배선(146)을 형성함으로써 본 발명의 제 1 실시예에 따른 유기 박막트랜지스터(Tr)를 갖는 액정표시장치용 어레이 기판(101)을 완성한다.
이때 상기 게이트 배선(146)은 상기 화소전극(118)과 그 일부가 중첩하도록 형성함으로써 상기 중첩된 게이트 배선(146)과 화소전극(118) 및 이들 사이에 형성된 상기 보호층(135)을 포함하여 스토리지 커패시터(StgC)를 이루도록 한다.
제 1 실시예의 변형예의 경우, 상기 보호층 내에 형성되는 게이트 콘택홀을 상기 유기 반도체층 상부에 위치한 게이트 전극 전면이 노출되도록 충분히 크게 형성한 후, 이러한 게이트 전극과 접촉하도록 분기한 게이트 패턴을 포함하는 게이트 배선을 형성하게 되면 실질적으로 상기 게이트 전극은 이중층 구조(게이트 절연막과 직접 접촉하는 게이트 전극과, 게이트 배선에서 분기한 게이트 패턴에 의해 이중층 구조가 됨)가 됨으로써 제 1 실시예의 변형예에 따른 액정표시장치용 어레이 기판을 완성할 수 있다.
한편, 도면에서는 나타나지 않았지만, 상기 게이트 배선(146) 위로 유기절연물질 예를들어 PVA(poly vinyl alcohol), 포토아크릴(photo acryl), 벤조사이클로부텐(BCB) 중 하나를 도포하여 제 2 보호층(미도시)을 더욱 형성할 수도 있다.
전술한 제 1 실시예 따른 탑 게이트 구조 유기 박막트랜지스터를 갖는 액정표시장치용 어레이 기판의 경우 총 5회의 마스크 공정을 실시하여 제조함을 알 수 있다.
본 발명의 제 2 실시예에 있어서는, 이러한 탑 게이트 구조의 유기 박막트랜지스터를 갖는 액정표시장치용 어레이 기판을 총 4회의 마스크 공정을 실시하여 제조하는 것을 특징으로 하는 제조 방법을 제공한다. 마스크 공정은 일반적으로 포토레지스트의 도포(패터닝하려고 하는 물질층이 감광성 특성을 갖는 물질의 경우 생략가능), 노광, 현상 및 식각(일부 생략 가능)의 단계를 거쳐야 하는 바, 마스크 공정 1회를 생략함으로써 이들 공정 모두를 생략할 수 있는 바, 공정 단순화를 통해 제조 비용을 절감하며 제조 시간을 단축하게 되므로 생산성을 극대화 시키는 효과를 갖게 된다. 더욱이 석영 등의 값비싼 물질로 이루어진 노광 마스크 자체의 수를 줄이게 됨으로써 더욱 비용을 절감시키는 효과를 갖게 된다.
<제 2 실시예 >
도 5는 본 발명의 제 2 실시예에 따른 유기 반도체층을 구비한 액정표시장치용 어레이 기판의 하나의 화소영역에 대한 평면도이다. 이때, 제 1 실시예와 동일한 부분에 대해서는 그 설명을 생략하고 차별점이 있는 부분에 대해서만 간단히 설명한다.
우선, 본 발명의 제 2 실시예에 따른 액정표시장치에 있어 제 1 실시예와 가 장 차별점이 있는 부분은, 이중층 구조를 갖는 게이트 전극(249) 및 상기 게이트 전극(249) 중 그 하부에 위치한 제 1 게이트 전극(230)을 노출시키는 홀(h)에 있다. 즉, 제 2 실시예의 경우 유기 반도체층(미도시)과 동일한 형태 및 크기를 갖는 제 1 게이트 전극(230)이 형성되며, 상기 제 1 게이트 전극(230) 전체를 노출시키는 형태의 홀(h)을 구성되며, 최종적으로 상기 홀(h)을 통해 상기 제 1 게이트 전극을 완전히 덮으며 상기 게이트 배선(246)에서 분기한 형태로 제 2 게이트 전극(248)이 형성되는 구조를 갖는 것이 특징이다.
또한, 제조 방법의 특성으로 인해 화소전극(218)을 노출시키는 오픈부는 형성되지 않고 상기 화소전극(218) 상부에는 유기 패턴(미도시)이 형성되고 있다는 것이 제 1 실시예와 또 다른 차별점이 된다. 그 외의 구성요소에 대해서는 제 1 실시예와 동일한다.
이후에는 이러한 구성을 갖는 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 제조 방법에 대해 설명한다.
도 6a 내지 도 6g는 본 발명의 제 2 실시예에 따른 액상의 유기 반도체 물질을 이용한 유기 반도체층을 구비한 액정표시장치용 어레이 기판의 스위칭 소자를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도로써 도 5를 절단선 Ⅵ-Ⅵ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도이다.
제 1 실시예에 따른 제조 방법의 경우, 단일층의 게이트 전극을 갖는 구조의 유기 박막트랜지스터를 포함하는 액정표시장치용 어레이 기판 및 그 변형예에 의한 이중층 구조의 유기 박막트랜지스터를 포함하는 액정표시장치용 어레이 기판 모두 를 동일한 공정에 의해 제조가 가능하였지만, 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 경우, 그 제조 특성상 상기 제 1 실시예의 변형예에 따른 평면구조를 갖는 이중층의 게이트 전극을 갖는 구조의 유기 박막트랜지스터를 포함하는 액정표시장치용 어레이 기판에 대해서만 제조가 가능하므로 이를 참조하여 그 제조 방법을 설명한다.
우선, 도 6a에 도시한 바와 같이, 투명한 절연기판(201) 상부로 저저항 금속물질 예를들면 금(Au)을 증착함으로서 제 1 금속층(미도시)을 형성하고, 이를 포토레지스트의 도포, 마스크를 이용한 노광, 포토레지스트의 현상, 상기 제 1 금속층(미도시)의 식각 및 포토레지스트의 스트립(strip) 등 소정의 단계를 포함하는 제 1 마스크 공정을 실시하여 패터닝함으로써 일방향으로 연장하는 데이터 배선(미도시)과, 화소영역(P)별로 상기 데이터 배선(미도시)과 연결된 소스 전극(213)과, 상기 소스 전극(213)에서 소정간격 이격하며 이와 서로 마주하는 형태의 드레인 전극(215)을 형성한다.
다음, 도 6b에 도시한 바와 같이, 상기 서로 이격하는 소스 및 드레인 전극(213, 215)과 데이터 배선(미도시) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하고 이를 제 2 마스크 공정을 진행하여 패터닝함으로써 화소영역(P)별로 상기 드레인 전극(215)과 접촉하는 화소전극(218)을 형성한다.
다음, 도 6c에 도시한 바와 같이, 상기 화소전극(218) 위로 전면에 감광성의 유기물질 예를들면 포토아크릴을 전면에 충분히 두껍게 즉 3㎛ - 4㎛의 제 1 두 께(t1)를 갖도록 도포하여 제 1 유기 물질층(미도시)을 형성한 후, 이를 노광, 현상하는 제 3 마스크 공정을 실시하여 상기 서로 마주하는 소스 및 드레인 전극(213, 215) 일부와 이들 두 전극(213, 215) 사이의 이격영역에 대해서만 노출시키는 홀(h)을 갖는 제 1 두께(t1)의 유기 패턴(283)을 형성한다.
다음, 도 6d에 도시한 바와 같이, 상기 홀(h)을 갖는 유기 패턴(283) 위로 액상의 유기 반도체물질 예를들면 액상의 펜타신(pentacene) 또는 폴리사이오펜(polythiophene)을 스핀(spin) 코팅장치를 이용하여 전면에 코팅함으로써 유기 반도체 물질층(220a, 220b)을 형성한다. 이때 상기 유기 반도체 물질층(220)은 스핀 코팅 장치의 단위 시간당 회전수 및 점도 등을 적절히 조절함으로써 상기 홀(h) 내측에 있어서는 상기 기판(201)면을 기준으로 제 2 두께(t2)를 가지며, 상기 유기 패턴(283) 상부에 대해서는 상기 제 2 두께(t2)보다 얇은 제 3 두께(t3)를 갖는 유기 반도체 물질층(220a, 220b)을 형성할 수 있다. 이때 상기 제 2 두께(t2)는 3000Å 내지 5000Å정도가 되도록 형성하는 것이 바람직하며, 적절한 스핀 코팅의 경우, 홀(h) 내부에 3000Å 내지 5000Å의 제 2 두께(t2)를 가지며 유기 반도체 물질층(220a)이 형성될 경우, 자연적으로 유기 패턴(283) 상부에는 이보다 얇은 두께(t3)의 유기 반도체 물질층(220b)이 형성된다. 이때 상기 홀(h) 내의 측면에 대해서는 상기 유기 반도체 물질층(220)은 유기 패턴(283)의 큰 단차로 인해 끊김이 발생함으로써 형성되지 않게 된다.
다음, 이러한 제 2, 3 두께(t2, t3)를 갖는 유기 반도체 물질층(220a, 220b)을 소정의 열을 가하여 경화시킨 후, 상기 경화된 유기 반도체 물질층(220) 위로 이를 형성한 동일한 방법을 통해 상기 유기 반도체 물질층에 대해 영향을 주지 않는 유기 물질 예를들면 플루오루폴리머(fluoropolymer)를 스핀 코팅 장비를 이용하여 코팅함으로써 상기 홀(h) 내부의 제 2 두께(t2)의 유기 반도체 물질층(220a) 상부에 대해서는 제 4 두께(t4)를 갖는 유기 게이트 절연 물질층(224a)을 형성하며, 동시에 상기 제 3 두께(t3)의 유기 반도체 물질층(220b) 상부에는 상기 제 4 두께(t4)보다는 얇은 제 5 두께(t5)를 갖는 유기 게이트 절연 물질층(224b)을 형성한다. 이때 상기 유기 게이트 절연 물질층(224a, 224b)에 있어서도 상기 홀(h) 내에 형성된 제 4 두께(t4)는 3000Å 내지 5000Å 정도가 되는 바람직하다. 이 경우도 상기 홀(h) 내부의 측면에는 상기 유기패턴(283)의 높은 단차로 인해 끊김이 발생함으로써 상기 유기 게이트 절연 물질층(224)은 형성되지 않게 된다.
다음, 상기 제 4, 5 두께(t4, t5)를 갖는 유기 게이트 절연 물질층(224) 위로 제 2 금속물질 예를들면 금(Au)을 증착하여 전면에 제 2 금속층(229)을 형성한다. 이때 상기 제 2 금속층(229)은 증착 특성상 홀(h) 내부에 대해서도 그 두께 차이를 거의 갖지 않고 전면에 대해 비교적 고른 두께로 형성되게 된다. 이 경우 상기 제 2 금속층의 두께(t6)는 2000Å 내지 3000Å 정도가 되도록 형성하는 것이 바람직하다.
다음, 도 6e에 도시한 바와 같이, 제 2 금속층(229) 위로 상기 유기 패턴(283)을 이루는 물질인 포토아크릴을 전면 도포함으로써 제 2 유기 물질층(285)을 형성한다. 이 경우 스핀 코팅장치를 이용한 스핀코팅 이외에 바(bar) 코팅 장비 또는 슬릿 코팅 장비를 이용하여 상기 홀(h) 내부를 완전히 채우도록 형성함으로써 상기 홀(h) 내의 제 2 유기 물질층(285a)의 두께(t7)가 그 외 영역에서의 제 2 유기 물질층(285b) 두께(t8)보다 충분히 두껍게 형성되도록 한다. 이 경우, 스핀 코팅 장치를 이용하여도 홀(h)과 상기 그 외의 영역에 대해서 상기 제 2 유기 물질층(285a, 285b)의 두께(t7 > t8)를 다르게 형성할 수 있으나, 단위 시간당 회전수와 유기 물질 즉 포토아크릴의 점도 등을 고려해야하는 점 및 좀 더 확연한 두께차이를 갖도록 하기 위해 비교적 하부의 단차의 영향을 덜 받으며 전면적으로 평탄한 표면을 갖도록 형성하기가 비교적 용이한 바(bar) 코팅 장치 또는 슬릿 코팅장치를 통한 코팅을 실시하는 것이 바람직하다.
다음, 도 6f에 도시한 바와 같이, 홀(h)과 그 외의 영역에 대해 서로 다른 두께(도 6e의 t7 및 t8)를 가지며 형성된 제 2 유기 물질층(도 6e의 285)에 대해 애싱(asing)을 진행함으로써 상기 홀(h)을 제외한 영역에 있어 상기 제 2 유기 물질층(도 6e의 285b)을 제거함으로써 제 2 금속층(229b)을 노출시킨다. 이 경우 상기 홀(h) 내부에 있어서는 그 두께는 줄어들었지만 여전히 상기 제 2 유기 물질층(285a)이 남아있게 된다. 이는 상기 애싱(ashing)은 전면적으로 진행되기 때문에 기판(201) 전체에 대해 동일한 물질층(본 발명의 경우 제 2 유기 물질층)에 대해서는 동일한 속도를 가지며 식각이 이루어지게 되는 바 전체적으로 동일한 수준으로 그 두께가 줄어들게 된다. 따라서, 홀(h) 이외의 영역에 형성된 제 2 유기 물질층(도 6e의 285b)이 완전히 제거되는 시점에서 상기 애싱(ashing)을 멈추지 않고, 상기 제 2 금속층(229b)이 노출된 상태에서 더욱 진행하여 상기 홀(h) 내부에 형성된 제 2 유기 물질층(285a)의 표면이 상기 유기 패턴(283)의 표면과 같아지는 정도의 두께(t9)를 갖는 시점까지 또는 상기 홀(h) 내의 제 2 유기 물질층(285a)이 상기 유기 패턴(283)의 표면보다 낮게 형성되는 시점까지 상기 애싱(ashing) 진행함으로써 도시한 바와같이 마치 그 표면이 미세한 단차를 갖거나 평탄한 상태의 유기 물질층에 상기 홀(h)에 대해서 서로 이격하며 3중층 구조의 물질층이 형성된 것과 같은 형태가 되도록 한다.
다음, 도 6g에 도시한 바와 같이, 상기 홀(h) 이외의 영역에서 노출된 제 2 금속층(도 6f의 229b)을 식각액에 노출시킴으로써 제거한다. 이때, 상기 홀(h) 이외의 영역에 있어 상기 유기 게이트 절연 물질층(도 6f의 224b)과 그 하부의 유기 반도체 물질층(도 6f의 220b)은 금속의 식각액에 매우 취약 구조적 특성을 갖는 바, 과식각(over etching)을 진행함으로써 상기 식각액에 의해 상기 노출된 제 2 금속층(도 6f의 229b)이 제거되는 과정에서 소정의 시간차는 있지만 함께 제거되게 된다. 이 경우 홀(h) 내부에 있어서는 여전히 소정의 두께(t9)상기 제 2 유기 물질층(285a)이 형성되고 있는 바, 상기 식각액이 상기 홀(h) 내부에 형성된 유기 게이트 절연 물질층(도 6f의 224b) 또는 그 하부의 유기 반도체 물질층(도 6f의 220b)으로 침투하는 것을 방지하게 된다.
한편, 상기 홀(h) 이외의 영역에 형성된 제 2 금속층(도 6f의 229b)을 제거하기 위한 식각액에 의해 상기 홀(h) 이외의 영역에 형성된 유기 게이트 절연 물질층(도 6f의 224b)과 유기 반도체 물질층(도 6f의 220b)이 완전히 제거되지 않았을 경우, 일반적으로 금속물질의 패터닝을 위해 이용되는 감광성 물질인 포토레지스트를 녹이는 스트립액에 더욱 노출시킴으로써 상기 유기 패턴(283) 상부에서 완전히 제거할 수 있다.
이렇게 홀(h) 이외의 영역에서 제 2 금속층(도 6f의 229b)과 유기 게이트 절연 물질층(도 6f의 224b)과 유기 반도체 물질층(도 6f의 220b)이 모두 제거됨으로써 유기 패턴(283)을 노출시키게 됨과 동시에 상기 홀(h) 내부에 있어서는 상기 홀(h)에 의해 격리됨으로써 자연적으로 패터닝되어 상기 서로 이격하는 소스 및 드레인 전극(213, 215)과 이들 두 전극(213, 215) 사이의 이격영역에 대응하여 하부로부터 순차적으로 유기 반도체층(221)과 유기 게이트 절연막(225)과 제 1 게이트 전극(230)이 형성되게 된다.
다음, 도 6h에 도시한 바와같이, 상기 홀(h) 내부에 유기 반도체층(221)과 유기 게이트 절연막(225)과 제 1 게이트 전극(230)이 형성된 기판(201)에 대해 2차 애싱(ashing)을 실시하여 상기 홀(h) 내부의 상기 제 1 게이트 전극(230) 상부에 위치하는 제 2 유기 물질층(도 6g의 285a)을 제거함으로써 상기 제 1 게이트 전극(230)을 노출시키는 동시에 이와 동일물질로 이루어진 노출된 상기 유기 패턴(283)도 함께 식각함으로써 그 두께를 줄임으로써 제 1 두께(도 6g의 t1)에서 이보다 얇은 제 10 두께(t10)를 갖도록 한다.
이 경우, 상기 홀(h) 내부에 위치하는 제 2 유기 물질층(도 6g의 285a)이 완전히 제거되어 상기 제 1 게이트 전극(230)을 완전히 노출시키는 시점에서 상기 2차 애싱(ashing)을 멈추면 상기 유기 패턴(283)의 두께(도 6g의 t10)가 줄어들어 그 표면이 상기 제 1 게이트 전극(230)의 표면과 거의 같거나 또는 조금 더 상부에 위치하는 상태가 되며, 이러한 상태에서 2차 애싱(ashing)을 적정시간 더욱 진행함 으로써 최종적으로 상기 유기 패턴(283)의 표면이 상기 제 1 게이트 전극(230)의 표면과 같거나 또는 이보다 낮은 곳에 위치하도록 하는 것이 바람직하다. 즉, 상기 유기 패턴(283)의 표면이 상기 제 1 게이트 전극(230)의 측면과 접촉하는 범위 정도까지 상기 2차 애싱(ashing)을 진행하는 것이 바람직하다.
상기 유기 패턴(283)이 2차 애싱(ashing)에 의해 과도식각되어 상기 유기 게이트 절연막(225)의 측면까지 노출하는 수준의 두께를 갖게 될 경우, 상기 유기 게이트 절연막(225)의 측면이 외부로 노출되는 구조가 되므로 식각액 또는 스트립액에 노출됨으로써 최종적으로는 그 하부에 위치한 상기 유기 반도체층(221)까지 영향을 끼칠 수 있는 바, 이러한 문제를 원천적으로 방지하기 위해 상기 유기 패턴(283)의 표면이 상기 제 1 게이트 전극(230)의 밑면보다는 높은 위치에 위치하도록 형성하는 것이 바람직하다.
또한, 이 경우 상기 유기 패턴(283)의 표면이 상기 제 1 게이트 전극(230)의 표면보다 같거나 그 이하에 위치하도록 상기 2차 애싱을 진행하는 이유는 본 발명의 제 2 실시예 따른 액정표시장치용 어레이 기판의 제조 특성 상, 화소전극(218)이 상기 유기 패턴(283) 하부에 위치하는 구조가 되는 바, 상기 유기 패턴(283)의 두께(t10)만큼이 상기 화소전극(218)에 의한 액정층의 구동을 저감시킬 수 있으므로 이를 최소화하기 위함이다.
따라서, 본 발명의 제 2 실시예의 경우, 단면 구조적으로는 제 1 실시예 및 그 변형예에 있어서는 보호층 내에 화소전극을 노출시키는 오픈부를 갖는 구조를 갖는 반면 제 2 실시예에 있어서는 유기 반도체층(221)과 유기 게이트 절연막(225) 및 제 1 게이트 전극(225)을 형성하기 위한 홀(도 6g의 h)은 갖지만 화소전극(218)을 노출시키는 오픈부는 형성되지 않는 바, 이러한 점에 있어서 차별적인 구조를 갖는다 할 것이다.
다음, 도 6i에 도시한 바와 같이, 적절한 두께(t10)를 갖도록 2차 애싱(ashing) 처리된 유기 패턴(283) 및 상기 제 1 게이트 전극(230) 위로 전면에 제 3 금속물질 예를들면 금(Au), 알루미늄(Al), 알루미늄합금(AlNd) 중 하나를 전면에 증착하고 이를 제 4 마스크 공정을 실시함으로써 상기 데이터 배선(미도시)과 교차하여 화소영역(P)을 정의하는 게이트 배선(246)을 형성하고, 동시에 상기 게이트 배선(246)에서 분기하여 상기 제 1 게이트 전극(230)을 덮는 제 2 게이트 전극(248)을 형성함으로써 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판(201)을 완성한다.
이때 상기 게이트 배선(246)은 상기 화소전극(218)의 끝단 일부와 중첩되도록 형성함으로써 이들 중첩된 부분이 스토리지 커패시터(StgC)를 이루도록 한다.
한편, 도면에 나타내지는 않았지만, 상기 게이트 배선(246)과 상기 이중층 구조의 게이트 전극(249) 위로 제 3 유기 절연물질을 더욱 도포하여 보호층을 더욱 형성할 수도 있으며, 상기 소스 및 드레인 전극(213, 215) 하부로 기판(201) 전면에 친수성 특성을 갖는 산화실리콘(SiO2) 등을 증착함으로써 버퍼층(미도시)을 더욱 형성할 수도 있다.
또한 부가하여 선택적으로 도 6j에 도시한 바와같이, 상기 게이트 배선(246) 과 제 2 게이트 전극(248)이 형성된 상태에서 3차 애싱(ashing)을 더욱 실시함으로써 상기 유기 패턴(283)을 더욱 얇게 형성할 수도 있다. 이 경우, 상기 제 2 게이트 전극(232)이 상기 제 1 게이트 전극(230)을 완전히 덮는 구조가 됨으로써 상기 3차 애싱(ashing)에 의해 상기 제 2 게이트 전극(248) 및 게이트 배선(246) 외부로 노출된 상기 유기 패턴(283)의 두께가 줄어(t10 --> t11)든다고 해서 상기 유기 게이트 절연막(225)과 유기 반도체층(221)의 측면이 노출되지는 않음으로 문제되지 않는다. 이 경우, 상기 3차 애싱(ashing) 진행 시간을 적절히 조절함으로써 상기 데이터 배선(미도시)과 소스 및 드레인 전극(213, 215)이 드러나지 않는 정도까지 상기 유기 패턴(283)의 두께를 줄이는 것이 바람직하다.
본 발명에서는 탑 게이트 구조의 유기 박막트랜지스터를 갖는 액정표시장치용 어레이 기판을 총 5회 또는 4회의 마스크 공정을 통해 제조하는 방법을 제공함으로써 유기 반도체 물질의 패터닝 시의 제한 즉, 스트립액 또는 식각액에 노출되지 않도록 공정을 진행해야 하는 등의 제한을 극복하는 동시에 마스크 공정 저감으로 인한 공정 단순화를 통해 생산성을 향상시키는 효과를 갖는다.
또한, 마스크 공정수의 저감을 통해 노광 마스크의 수를 줄이게 됨으로써 제조 비용 저감의 효과가 있다.
Claims (15)
- 기판 상에 서로 이격하는 소스 및 드레인 전극을 형성하는 단계와;상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계와;상기 소스 및 드레인 전극의 끝단과 이들 두 전극 사이의 영역을 노출시키는 홀을 갖는 제 1 두께의 유기 패턴을 형성하는 단계와;상기 유기 패턴 위로 전면에 순차적으로 유기 반도체 물질층과, 유기 게이트 절연 물질층과 금속층을 형성하는 단계와;상기 금속층 전면에 유기물질을 코팅한 후, 1차 애싱을 실시하여 상기 홀 내부의 금속층 상부에만 제 2 두께를 갖는 제 1 유기 물질층을 형성하는 단계와;상기 유기 패턴 상부에 위치한 금속층 및 그 하부의 유기 게이트 물질층과 유기 반도체 물질층을 동시에 제거하여 상기 홀 내부에 순차적으로 적층된 유기 반도체층과 유기 게이트 절연막과 제 1 게이트 전극을 형성하는 단계와;2차 애싱을 실시함으로써 상기 제 1 게이트 전극 상부에 남아있는 상기 제 1 유기 물질층을 제거하고, 상기 제 1 두께의 유기패턴을 식각함으로써 상기 제 1 두께보다 얇은 제 3 두께를 갖는 유기패턴을 형성하는 단계와;상기 제 1 게이트 전극 위로 제 2 게이트 전극을 형성하는 단계를 포함하는 액정표시장치용 어레이 기판의 제조 방법.
- 제 1 항에 있어서,상기 소스 및 드레인 전극을 형성하는 단계는,상기 소스 전극과 연결되는 데이터 배선을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조 방법.
- 제 2 항에 있어서,상기 제 2 게이트 전극을 형성하는 단계는,상기 제 2 게이트 전극과 연결되며 상기 데이터 배선과 교차하며 상기 화소전극 일끝단과 중첩하는 게이트 배선을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조 방법.
- 제 1 항에 있어서,상기 홀 내부의 금속층 상부에 제 2 두께를 갖는 제 1 유기 물질층을 형성하는 단계는,상기 금속층 위로 상기 유기 물질을 코팅함으로써 상기 홀에 대응해서는 상기 제 2 두께보다 두꺼운 제 4 두께의 제 1 유기 물질층을 코팅하고, 동시에 그 외의 영역에 대응해서는 상기 제 4 두께보다 얇은 제 5 두께를 갖는 제 2 유기 물질층을 형성하는 단계와;1차 애싱을 실시하여 상기 제 5 두께를 갖는 제 2 유기 물질층을 제거하여 상기 유기 패턴에 대응되는 상기 금속층을 노출시키며 동시에 상기 제 1 유기 물질층을 상기 제 2 두께를 갖도록 하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조 방법.
- 제 4 항에 있어서,상기 유기 물질은 상기 유기 패턴을 이루는 물질과 동일한 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
- 제 5 항에 있어서,상기 유기 물질은 포토아크릴인 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 2 차 애싱은 상기 제 3 두께를 갖는 유기 패턴의 표면이 상기 유기 게이트 절연막의 측면을 노출시키지 않는 범위 내에서 진행되는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
- 제 5 항에 있어서,상기 제 2 게이트 전극은 상기 제 1 게이트 전극을 완전히 덮도록 형성하는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
- 제 9 항에 있어서,상기 제 2 게이트 전극을 형성한 후에는 3차 애싱을 실시하여 상기 제 2 게이트 전극 외부로 노출된 영역에 대응하여 상기 유기 패턴의 제 3 두께를 더욱 얇은 두께를 갖도록 하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 유기 물질의 코팅은 바(bar) 코팅장치 또는 슬릿 코팅 장치를 통해 이루어짐으로써 상기 홀을 메우며 그 표면이 평탄한 구조를 갖는 상기 제 1 및 제 2 유기 물질층을 형성하는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
- 제 1 항에 있어서,상기 유기 패턴 상부에 위치한 금속층 및 그 하부의 유기 게이트 물질층과 유기 반도체 물질층의 제거는 식각액에 노출시킴으로써 진행되는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
- 제 13 항에 있어서,상기 금속층을 식각액에 노출시킨 후에는 포토레지스트를 녹이는 스트립액에 노출시키는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조 방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 소스 및 드레인 전극을 형성하기 전에는 상기 기판 전면에 산화실리콘(SiO2)으로 이루어진 버퍼층을 형성하는 단계를 더욱 포함하는 액정표시장치용 어레이 기판의 제조 방법.
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Families Citing this family (1)
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040050237A (ko) * | 2002-12-09 | 2004-06-16 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판과 그 제조방법 |
| KR20040061595A (ko) * | 2002-12-31 | 2004-07-07 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그의 제조방법 |
Non-Patent Citations (1)
| Title |
|---|
| JP07181515 A * |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10580594B2 (en) | 2016-06-30 | 2020-03-03 | Samsung Display Co., Ltd. | Electronic device |
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