KR102068170B1 - 박막 트랜지스터 기판 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 박막 트랜지스터는 TFT 영역과 개구 영역으로 정의된 기판, 상기 기판 상의 TFT 영역에 서로 마주하도록 형성된 소스 전극 및 드레인 전극, 상기 소스 전극 상에서부터 상기 서로 마주하는 소스 전극 및 드레인 전극 사이의 이격된 영역을 거쳐 상기 드레인 전극 상에 형성된 액티브층, 상기 액티브층을 포함하여 상기 기판 상의 전면에 형성된 게이트 절연막, 상기 게이트 절연막 상의 개구 영역에 형성된 층간 절연막, 상기 게이트 절연막 및 층간 절연막 상에 형성된 공통 전극, 상기 공통전극 상의 TFT 영역에 형성된 게이트 전극, 상기 공통 전극 및 게이트 전극을 포함하여 상기 기판 상의 전면에 형성된 보호막, 및 상기 보호막 상에 형성되면서 상기 드레인 전극과 연결되는 화소 전극을 포함하는 것을 특징으로 하여, 종래에 비하여 마스크 공정수를 줄일 수 있고, 전자의 이동도를 향상 시킬 수 있다.

Description

박막 트랜지스터 기판 및 그 제조방법{Thin film transistor substrate and Method of manufacturing the same}
본 발명은 디스플레이 장치에 관한 것으로서, 보다 구체적으로는 디스플레이 장치를 구성하는 박막 트랜지스터 기판에 관한 것이다.
액정표시장치(Liquid Crystal Display Device) 및 유기 발광장치(Organic Light Emitting Device) 등과 같은 디스플레이 장치는 박막 트랜지스터 기판을 필수구성요소로 포함하고 있다. 구체적으로, 상기 액정표시장치의 경우는 박막 트랜지스터 기판, 상기 박막 트랜지스터 기판과 대향하는 컬러 필터 기판 및 상기 양 기판 사이에 형성된 액정층을 포함하여 이루어지고, 상기 유기 발광장치는 박막 트랜지스터 기판 및 상기 박막 트랜지스터 기판 상에 형성된 발광층을 포함하여 이루어진다.
이하 도면을 참조로 종래의 박막 트랜지스터 기판에 대해서 설명하기로 한다.
도 1은 종래의 박막 트랜지스터 기판의 개략적인 단면도이다.
도 1에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은, 기판(10), 액티브층(20), 게이트 절연막(30), 게이트 전극(40), 중간 절연막(50), 소스 및 드레인 전극(61, 62), 층간 절연막(70), 공통 전극(80), 보호막(90), 화소 전극(95)을 포함하여 이루어진다.
상기 액티브층(20)은 상기 기판(10) 상에 패턴 형성되어 있다.
상기 게이트 절연막(30) 및 상기 게이트 전극(40)은 상기 액티브층(20) 상에 동일한 패턴으로 형성 되어 있다.
상기 중간 절연막(50)은 상기 액티브층(20) 및 상기 게이트 전극(40)을 포함한 상기 기판(10) 전면에 형성 되어 있으며, 특히, 상기 중간 절연막(50)은 상기 액티브층(20)과 상기 상기 소스 및 드레인 전극(61, 62)을 연결하기 위한 콘택홀(H1, H2)을 구비하고 있다.
상기 소스 및 드레인 전극(61, 62)은 상기 중간 절연막(50) 상에 패턴 형성 되어 있으며, 상기 소스 및 드레인 전극(61, 62)은 상기 콘택홀(H1, H2)을 통해 상기 액티브층(20)과 연결되어 있다.
상기 층간 절연막(70)은 상기 소스 및 드레인 전극(61, 62)을 포함한 상기 중간 절연막(50) 전면에 형성 되어 있으며, 특히, 상기 층간 절연막(70)은 상기 드레인 전극(62)을 노출시키기 위한 콘택홀(H3)을 구비하고 있다.
상기 공통 전극(80)은 상기 층간 절연막(70) 상에 패턴 형성 되어 있다.
상기 보호막(90)은 상기 공통 전극(80)을 포함한 상기 층간 절연막(70) 전면에 형성 되어 있으며, 특히, 상기 보호막(90)은 상기 드레인 전극(62)을 노출시키기 위한 콘택홀(H4)을 구비하고 있다.
상기 화소 전극(95)은 상기 보호막(90) 상에서 상기 콘택홀(H4)을 통해 상기 드레인 전극(62)과 연결되도록 패턴 형성 되어 있다.
도 2a 내지 도 2h는 종래의 박막 트랜지스터 기판을 제조하는 제조 공정도이다.
우선, 도 2a에서 알 수 있듯이, 제1 마스크 공정을 통해서 기판(10) 상에 액티브층(20)을 패턴 형성한다.
다음, 도 2b에서 알 수 있듯이, 상기 액티브층(20)을 포함한 기판(10) 전면에 게이트 절연막 물질과 게이트 전극 물질을 차례로 적층하고, 상기 액티브층(20) 상에 제2 마스크 공정을 통해서 게이트 절연막(30)과 게이트 전극(40)을 패턴 형성한다.
다음, 도 2c에서 알 수 있듯이, 상기 액티브층(20) 및 상기 게이트 전극(40)을 포함한 상기 기판(10) 전면에 제3 마스크 공정을 통해서 중간 절연막(50)을 패턴 형성한다. 상기 중간 절연막(50)은 상기 액티브층(20)과 상기 상기 소스 및 드레인 전극(61, 62)을 연결하기 위한 콘택홀(H1, H2)을 구비하도록 패턴 형성된다.
다음, 도 2d에서 알 수 있듯이, 상기 중간 절연막(50) 상에 제4 마스크 공정을 통해서 상기 콘택홀(H1, H2)을 통해 상기 액티브층(20)과 연결과 연결되도록 소스 및 드레인 전극(61, 62)을 패턴 형성한다.
다음, 도 2e에서 알 수 있듯이, 상기 소스 및 드레인 전극(61, 62)을 포함한 상기 중간 절연막(50) 전면에 제5 마스크 공정을 통해서 층간 절연막(70)을 패턴 형성한다. 상기 층간 절연막(70)은 상기 드레인 전극(62)을 노출시키기 위한 콘택홀(H3)을 구비하도록 패턴 형성한다.
다음, 도 2f에서 알 수 있듯이, 상기 층간 절연막(70) 상에 제6 마스크 공정을 통해서 공통 전극(80)을 패턴 형성한다.
다음, 도 2g에서 알 수 있듯이, 상기 공통 전극(80)을 포함한 상기 층간 절연막(70) 상에 상기 드레인 전극(62)을 노출시키기 위한 콘택홀(H4)을 구비하도록 제7 마스크 공정을 통해서 보호막(90)을 패턴 형성한다.
다음, 도 2h에서 알 수 있듯이, 상기 보호막(90) 상에서 제8 마스크 공정을 통해서 화소 전극(95)을 패턴 형성한다. 상기 화소 전극(95)은 상기 콘택홀(H4)을 통해서 상기 드레인 전극(62)과 연결되도록 패턴 형성된다.
이상과 같은 종래의 박막 트랜지스터 기판은 다음과 같은 문제점이 있다.
첫째, 종래의 박막 트랜지스터 기판은 게이트 전극(40) 상부에 소스 및 드레인 전극(61, 62)을 형성하기 때문에 상기 게이트 전극(40)과 상기 소스 및 드레인 전극(61, 62) 사이에 콘택홀(H1, H2)을 구비한 중간 절연막(50)을 패턴 형성해야 하며, 그에 따라 마스크 공정이 증가하고 비용도 증가하는 문제점이 있다.
둘째, 종래의 박막 트랜지스터 기판은 게이트 전극(40)과 소스 및 드레인 전극(61, 62)이 액티브층(20)을 기준으로 동일 평면 상에 존재하기 때문에 소스 및 드레인 전극(61, 62) 사이의 이격된 거리를 좁힐 수 없어 전자 이동도 면에서 불리하다. 보다 구체적으로 설명하면, 상기 소스 및 드레인 전극(61, 62) 사이의 이격된 거리를 좁힘에 따라 상기 소스 및 드레인 전극(61, 62)과 상기 게이트 전극(40) 간의 단선 및 기생 커패시턴스가 발생할 수 있기 때문에 상기 소스 및 드레인 전극(61, 62) 사이의 이격된 거리를 좁힐 수 없는 문제점이 있다.
본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 종래에 비하여 박막 트랜지스터 기판을 형성하기 위한 마스크 공정수를 줄이고, 전자 이동도를 증가 시킬 수 있는 박막 트랜지스터 기판과 그의 제조방법을 제공하는데 그 목적이 있다.
본 발명은 상기 목적을 달성하기 위해서, TFT 영역과 개구 영역으로 정의된 기판, 상기 기판 상의 TFT 영역에 서로 마주하도록 형성된 소스 전극 및 드레인 전극, 상기 소스 전극 상에서부터 상기 서로 마주하는 소스 전극 및 드레인 전극 사이의 이격된 영역을 거쳐 상기 드레인 전극 상에 형성된 액티브층, 상기 액티브층을 포함하여 상기 기판 상의 전면에 형성된 게이트 절연막, 상기 게이트 절연막 상의 개구 영역에 형성된 층간 절연막, 상기 게이트 절연막 및 층간 절연막 상에 형성된 공통 전극, 상기 공통전극 상의 TFT 영역에 형성된 게이트 전극, 상기 공통 전극 및 게이트 전극을 포함하여 상기 기판 상의 전면에 형성된 보호막, 및 상기 보호막 상에 형성되면서 상기 드레인 전극과 연결되는 화소 전극을 포함하는 박막 트랜지스터 기판을 제공한다.
본 발명은 또한, 기판 상의 TFT 영역에 서로 마주하도록 소스 전극 및 드레인 전극을 형성하는 공정, 상기 소스 전극 상에서부터 상기 서로 마주하는 소스 전극 및 드레인 전극 사이의 이격된 영역을 거쳐 상기 드레인 전극 상에 액티브층을 패턴 형성하는 공정, 상기 액티브층을 포함하여 상기 기판 상의 전면에 게이트 절연막을 형성하는 공정, 상기 게이트 절연막 상의 개구 영역에 층간 절연막을 패턴 형성하는 공정, 상기 게이트 절연막 및 층간 절연막 상에 공통 전극 물질과 게이트 전극 물질을 차례로 적층하는 공정, 상기 게이트 전극 물질 상에 패턴이 형성되지 않은 영역, 상대적으로 낮은 높이로 패턴이 형성된 영역 및 상대적으로 높은 높이로 패턴이 형성된 영역을 구비하는 포토 레지스트 패턴을 형성하는 공정, 상기 포토 레지스트 패턴을 마스크로 이용하여 상기 게이트 절연막 상부의 공통 전극 물질, 및 게이트 전극 물질을 식각하고, 상기 포토 레지스트 패턴을 애싱 처리하는 공정, 상기 애싱 처리 이후 잔존하는 포토 레지스트 패턴을 마스크로 하여 상기 게이트 전극 물질을 식각하고, 상기 포토 레지스트 패턴을 애싱 처리하여 상기 공통 전극 및 게이트 전극을 패턴 형성하는 공정, 상기 공통 전극 및 게이트 전극을 포함하여 상기 기판 상의 전면에 보호막을 패턴 형성하는 공정, 상기 보호막 상에 상기 드레인 전극과 연결되도록 화소 전극을 패턴 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법을 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명은 게이트 전극과 소스 및 드레인 전극 사이에 콘택홀을 구비한 중간 절연막을 패턴 형성하지 않을 수 있고, 공통 전극과 게이트 전극을 동시에 패턴 형성함에 따라 종래에 비하여 마스크 공정수를 줄일 수 있다.
또한, 본 발명은 소스 전극으로부터 액티브층을 통해 드레인 전극으로 이동하는 전자의 이동도를 향상시킬 수 있다.
또한, 본 발명은 소스 및 드레인 전극 사이의 이격된 영역 거리를 길게 형성하여도, 액티브층 중 게이트 전극과 오버랩되지 않는 영역을 도전층으로 형성함으로써 전자 이동도를 향상시킬 수 있다.
도 1은 종래의 박막 트랜지스터 기판의 개략적인 단면도이다.
도 2a 내지 도 2h는 종래의 박막 트랜지스터 기판을 제조하는 제조 공정도이다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도이다.
도 6a 내지 도 6i는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 제조하는 제조 공정도이다.
도 7a 내지 도 7j는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 제조하는 제조 공정도이다.
본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.
본 명세서에서 기술되는 "연결된다" 라는 용어는 어떤 구성이 다른 구성과 직접적으로 연결되는 경우뿐만 아니라 어떤 구성이 제3의 구성을 통해서 다른 구성과 간접적으로 연결되는 경우까지 포함하는 것을 의미한다.
본 명세서에서 기술되는 "패턴이 동일하다" 라는 것은 어떤 구성과 다른 구성의 패턴이 완전히 동일한 경우뿐만 아니라 공정 진행상 미치가 발생한 경우를 포함하는 것으로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서 기술되는 "포함하다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부되는 도면을 참고하여 상기 문제점을 해결하기 위해 고안된 본 발명의 바람직한 실시예들에 대해 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판(100), 데이터 라인(200), 게이트 라인(601), 박막 트랜지스터(TFT), 공통 전극(800), 및 화소 전극(900)을 포함하여 이루어진다.
상기 데이터 라인(200)과 게이트 라인(601)은 서로 교차 배열되어 화소 영역을 정의한다. 상기 화소 영역은 TFT 영역과 상기 TFT 영역 이외의 개구 영역으로 이루어진다. 상기 데이터 라인(200)은 도시된 바와 같은 곧은 직선 형태가 아닌 굽어진 직선 형태로 이루어질 수도 있다.
상기 박막 트랜지스터(TFT)는 소스 전극(201), 드레인 전극(202), 액티브층(300), 및 게이트 전극(600)을 포함하여 이루어진다.
상기 소스 전극(201)은 상기 데이터 라인(200)과 연결되어 있다. 상기 소스 전극(201)은 도시된 바와 같이 직선 구조로 형성될 수도 있지만, 당업계에 공지된 다양한 형태, 예로서, U자 형태로 형성될 수 있다. 상기 드레인 전극(202)은 상기 소스 전극(201)과 일정 간격으로 이격되어 마주하고 있다. 상기 액티브층(300)은 상기 소스 전극(201)의 일단 및 상기 드레인 전극(202)의 일단과 오버랩되도록 형성되어 있다. 상기 게이트 전극(700)은 상기 액디브층(300) 상에 형성된다. 상기 게이트 전극(700)은 상기 게이트 라인(601)에서 분기되어 형성될 수 있지만, 상기 게이트 라인(601) 자체가 게이트 전극으로 기능할 수도 있다.
상기 공통 전극(600)은 상기 화소 전극(900)과 함께 액정을 구동하기 위한 전계를 형성한다. 상기 공통 전극(600)은 도시된 바와 같이 플레이트(plate) 구조로 형성될 수 있고, 이 경우 상기 공통 전극(600)과 화소 전극(900) 사이에는 플린지 필드(fringe field)가 형성될 수 있다. 또한, 도시하지는 않았지만, 상기 공통 전극(600)이 상기 화소 전극(900)과 유사한 핑거 구조로 형성될 수 있고, 이 경우 상기 공통 전극(600)과 화소 전극(900) 사이에는 수평 전계가 형성될 수 있다.
상기 화소 전극(900)은 상기 개구 영역에 형성되며, 특히, 콘택홀(H4)을 통해서 상기 박막 트랜지스터(TFT)의 드레인 전극(202)과 연결되어 있다. 상기 화소 전극(900)은 핑거(finger) 구조로 형성될 수 있지만, 다양한 형태로 변경될 수도 있다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 이는 도 3의 A-B라인의 단면에 해당한다.
도 4에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 기판(100), 소스 전극(201), 드레인 전극(202), 액티브층(300), 게이트 절연막(400), 층간 절연막(500), 공통 전극(600), 게이트 전극(700), 보호막(800), 및 화소 전극(900)을 포함하여 이루어진다.
기판(100)은 TFT 영역과 개구영역으로 이루어진다.
상기 기판(100)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱, 예로서, 폴리이미드가 이용될 수 있다.
소스 전극(201) 및 드레인 전극(202)은 상기 기판(100)상의 TFT 영역에서 서로 마주하도록 패턴 형성되어 있다. 보다 구제적으로, 상기 소스 전극(201) 및 드레인 전극(202) 사이의 이격된 영역(A)이 상기 게이트 전극(700)의 길이보다 짧게 형성되어 있다. 상기 소스 및 드레인 전극(201, 202)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
이때, 상기 소스 전극(201) 및 드레인 전극(202)에 구리(Cu)가 이용되는 경우, 구리(Cu)는 부착성이 좋지 않은 특성이 있기 때문에, 구리(Cu) 표면을 플라즈마로 표면 처리를 하여 상기 액티브층(300)과의 부착성을 좋게 할 수 있다.
액티브층(300)은 상기 소스 전극(201) 상에서부터 상기 서로 마주하는 소스 전극(201) 및 드레인 전극(202) 사이의 이격된 영역(A)을 거쳐 상기 드레인 전극(202) 상에 패턴 형성되어 있다.
이때, 상기 소스 전극(201) 및 드레인 전극(202) 사이의 이격된 영역(A)은 상기 게이트 전극(700)의 길이보다 짧게 형성됨으로써, 상기 소스 전극(201)으로부터 상기 액티브층(300)을 통해 상기 드레인 전극(202)으로 이동하는 전자의 이동도가 향상된다.
상기 액티브층(300)은 In-Ga-Zn-O(IGZO)와 같은 산화물 반도체로 이루어질 수 있다.
게이트 절연막(400)은 상기 액티브층(300)을 포함하여 상기 기판(100) 상의 전면에 형성되어 있다. 상기 게이트 절연막(400)은 상기 드레인 전극(202)을 노출시키기 위해서 콘택홀(H)을 구비하고 있다.
상기 게이트 절연막(400)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다.
층간 절연막(500)은 상기 게이트 절연막(400) 상의 개구 영역에 패턴 형성되어 있다.
상기 층간 절연막(500)은 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수도 있다.
공통 전극(600)은 상기 게이트 절연막(400) 및 층간 절연막(500) 상에 패턴 형성되어 있다.
이때, 공통 전극(600) 중 TFT 영역에 형성된 부분은 상기 게이트 전극(700)과 동일한 패턴으로 형성되어 있다.
상기 공통 전극(600)은 은(Ag)과 같은 금속으로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
게이트 전극(700)은 상기 공통 전극(600) 상의 TFT 영역에 패턴 형성되어 있다. 상기 게이트 전극(700)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
보호막(800)은 상기 공통 전극(600) 및 게이트 전극(700)을 포함하여 상기 기판(100) 상의 전면에 형성되어 있다. 상기 보호막(800)은 상기 드레인 전극(202)을 노출시키기 위해서 콘택홀(H)을 구비하고 있다.
상기 보호막(800)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다.
화소 전극(900)은 상기 보호막(800) 상에 패턴 형성되어 있다. 상기 화소 전극(900)은 상기 콘택홀(H)을 통해서 상기 드레인 전극(202)과 연결되어 있다.
상기 화소 전극(900)은 ITO와 같은 투명한 도전물질로 이루어질 수 있다.
이하에서는, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략하기로 한다.
도 5는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 개략적인 단면도로서, 소스 전극(201) 및 드레인 전극(202) 사이의 이격된 영역(A)의 거리, 상기 액티브층(300) 및 게이트 절연막(400)의 구조를 변경한 것을 제외하고는 전술한 도 4에 따른 박막 트랜지스터 기판과 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다.
도 5에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 기판(100), 소스 전극(201), 드레인 전극(202), 액티브층(300), 게이트 절연막(400), 층간 절연막(500), 공통 전극(600), 게이트 전극(700), 보호막(800), 및 화소 전극(900)을 포함하여 이루어진다.
상기 소스 전극(201) 및 드레인 전극(202)은 상기 기판(100) 상에서 서로 마주하도록 패턴 형성되어 있다. 보다 구체적으로, 상기 소스 전극(201) 및 드레인 전극(202) 사이의 이격된 영역(A)이 상기 게이트 전극(700)의 길이보다 길게 형성되어 있다. 이에 따라, 상기 소스 전극(201) 및 드레인 전극(202)이 상기 게이트 전극(700)과 오버랩되지 않아 상기 소스 및 드레인 전극(201, 2020)과 게이트 전극(700) 간의 단선 및 기생 커패시턴스의 발생을 줄일 수 있다.
상기 액티브층(300)은 반도체층(310) 및 도전층(320a, 320b)을 포함하여 이루어질 수 있다. 상기 도전층(320a, 320b)은 상기 게이트 전극(700)과 오버랩되지 않는 영역에 형성되어, 제1 도전층(320a)은 상기 소스 전극(201)과 연결되고, 제2 도전층(320b)은 상기 드레인 전극(202)과 연결된다. 이때, 상기 반도체층(310)은 In-Ga-Zn-O(IGZO)와 같은 산화물 반도체로 이루어지고, 상기 도전층(320a, 320b)은 상기 반도체층(310)을 구성하는 산화물 반도체를 도체화시켜 형성될 수 있다.
이에 따라, 상기 소스 및 드레인 전극(201, 202) 사이의 이격된 영역(A)의 거리를 길게 형성하여도, 상기 액티브층(300) 중 상기 게이트 전극(700)과 오버랩되지 않는 영역을 도전층(320a, 320b)으로 형성함으로써 전자 이동도를 향상시킬 수 있다
상기 게이트 절연막(400)은 상기 기판(100) 상의 개구 영역에 패턴 형성되어 있다.
도 6a 내지 도 6i는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 제조하는 제조 공정도로서, 이는 전술한 도 4에 따른 박막 트랜지스터 기판의 제조 공정에 관한 것이다.
우선, 도 6a에서 알 수 있듯이, 제1 마스크 공정을 통해서 기판(100) 상의 TFT 영역에 소스 전극(201) 및 드레인 전극(202)을 패턴 형성한다.
상기 소스 전극(201) 및 드레인 전극(202)은 기판(100) 상의 TFT 영역에 서로 마주하도록 형성되고, 상기 소스 전극(201) 및 드레인 전극(202) 사이의 이격된 영역(A)은 후술하는 게이트 전극(700)의 길이보다 짧게 형성한다.
이때, 상기 소스 전극(201) 및 드레인 전극(202)에 구리(Cu)가 이용되는 경우, 구리(Cu)는 판에 잘 붙지 않고 떨어지는 특성이 있기 때문에, 구리(Cu) 표면을 플라즈마로 표면 처리를 하여 후술하는 액티브층(300)과의 부착성을 좋게 할 수 있다.
다음, 도 6b에서 알 수 있듯이, 제2 마스크 공정을 통해서 상기 소스 전극(201) 상에서부터 상기 서로 마주하는 소스 전극(201) 및 드레인 전극(202) 사이의 이격된 영역(A)을 거쳐 상기 드레인 전극(202) 상에 액티브층(300)을 패턴 형성한다.
상기 액티브층(300)은 PECVD(Plasma Enhanced Chemical Vapor Deposition)을 이용하여 비정질 실리콘을 증착한 후 제2 마스크 공정으로 패턴 형성하거나 또는 a-IGZO와 같은 비정질 산화물 반도체를 스퍼터링법(Sputtering) 또는 MOCVD(Metal Organic Chemical Vapor Deposition)을 이용하여 증착하고, 노(furnace) 또는 급속열처리(Rapid Thermal Process:RTP)를 통해서 약 650? 이상의 고온 열처리 공정을 수행하여 상기 비정질 산화물 반도체를 결정화하고, 결정화된 산화물 반도체를 제2 마스크 공정으로 패터닝하여 형성할 수 있지만, 반드시 그에 한정되는 것은 아니다.
다음, 도 6C에서 알 수 있듯이, 상기 액티브층(300)을 포함하여 상기 기판(100) 상의 전면에 게이트 절연막(400)을 형성한다. 그 다음, 상기 게이트 절연막(400) 상의 개구 영역에 제3 마스크를 통하여 층간 절연막(500)을 패턴 형성한다.
다음, 도 6d 내지 도 6g에서 알 수 있듯이, 한번의 마스크 공정, 보다 구체적으로는, 회절 마스크 또는 하프톤 마스크를 이용한 한 번의 마스크 공정인 제4 마스크 공정을 통해서 상기 공통 전극(600) 및 게이트 전극(700)을 패턴 형성한다.
구체적으로 설명하면, 도 6d와 같이, 상기 게이트 절연막(400) 및 층간 절연막(500) 상에 공통 전극 물질(600a), 게이트 전극 물질(700a) 및 포토 레지스트 물질(970a)을 차례로 적층하고, 상기 포토 레이스트 물질(970a) 위에 회절 또는 하프톤 마스크(950)을 위치시킨 후 상기 포토 레지스트 물질(970a)에 광을 조사한다.
상기 회절 또는 하프톤 마스크(950)는 투과부(950a), 반투과부(950b) 및 차단부(950c)를 포함하고 있다. 상기 투과부(950a)는 광을 투과시키는 부분이고, 상기 반투과부(950b)는 광의 일부만 투과시키는 부분이고, 상기 차단부(950c)는 광의 투과를 차단시키는 부분이다.
그 후, 도 6e와 같이, 광이 조사된 상기 포토 레지스트 물질(970a)을 현상하여 포토 레지스트 패턴(970b)을 형성한다. 상기 투과부(950a)에 대응하는 포토 레지스트 물질(970a)은 현상 공정에 의해 모두 제거되고, 상기 반투과부(950b)에 대응하는 포토 레지스트 물질(970a)은 현상 공정에 의해 일부만 제거되고, 상기 차단부(950c)에 대응하는 포토 레지스트 물질(970a)은 현상 공정에 의해 제거되지 않고 잔존하다. 따라서, 패턴이 형성되지 않은 영역, 상대적으로 낮은 높이로 패턴이 형성된 영역, 및 상대적으로 높은 높이로 패턴이 형성된 영역을 구비하는 포토 레지스트 패턴(970b)이 완성된다.
그 후, 도 6f와 같이, 상기 포토 레지스트 패턴(970b)을 마스크로 이용하여 상기 공통 전극 물질(600a) 및 게이트 전극 물질(700a)을 식각함으로써 상기 공통 전극물질(600)을 패턴 형성한다. 그 후 상기 포토 레지스트 패턴(970b)을 애싱(ashing)처리 하여 새로운 포토 레지스트 패턴(970c)을 형성한다. 상기 애칭 처리에 의해서 상기 포토 레지스트 패턴(970b) 중에서 상대적으로 낮은 높이의 패턴은 제거되고 상대적으로 높은 높이의 패턴은 그 높이가 감소하면서 잔존하게 된다. 구체적으로, 애싱처리에 의해서 TFT 영역에 포토 레지스트 패턴(970c)이 잔존한다.
그 후, 도 6g와 같이, 애싱 처리 이후 잔존하는 포토 레지스트 패턴(970c)을 마스크로 이용하여 상기 게이트 전극 물질(700a)을 식각함으로써 게이트 전극(700)을 패턴 형성한다. 그 후 TFT 영역에 잔존하는 포토 레지스트 패턴(970c)을 애싱처리한다.
이상의 도 6d 내지 도 6g에서와 같이, 회절 마스크 또는 하프톤 마스크를 이용한 한 번의 마스크 공정을 통해서 상기 공통 전극(600) 패턴 형성 공정 및 상기 게이트 전극(700) 패턴 형성 공정을 함께 수행할 수 있으며, 따라서 종래에 비하여 마스크 공정 회수가 감소될 수 있다.
다음, 도 6h와 같이, 상기 공통 전극(600) 및 게이트 전극(700)을 포함하여 상기 기판(100) 상의 전면에 보호막(800)을 제5 마스크를 통해서 패턴 형성한다. 이때 상기 보호막(800)은 상기 드레인 전극(202)을 노출시키기 위해서 콘택홀(H)을 형성한다.
다음, 도 6i와 같이, 상기 보호막(800) 상에 화소 전극(900)을 제6 마스크를 통해서 패턴 형성한다. 이때 상기 화소 전극(900)은 상기 콘택홀(H)을 통해서 상기 드레인 전극(202)과 연결된다.
이와 같이, 본 발명에 따른 박막 트랜지스터 기판의 제조 공정은 총 6개의 마스크를 이용함으로써 종래에 비하여 마스크 공정수를 줄일 수 있다.
도 7a 내지 도 7j는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 제조하는 제조 공정도로서, 이는 전술한 도 5에 따른 박막 트랜지스터 기판의 제조 공정에 관한 것이다. 도 7a 내지 도 7j에 따른 제조 공정은 소스 전극(201) 및 드레인 전극(202) 사이의 이격된 영역(A)의 거리, 상기 액티브층(300) 및 게이트 절연막(400)의 구조를 변경한 것을 제외하고는 도 6a 내지 도 6i에 따른 제조 공정과 동일하다. 이하, 동일한 구성에 대한 반복 설명은 생략하기로 한다.
우선, 도 7a에서 알 수 있듯이, 기판(100) 상에 소스 전극(201), 드레인 전극(202)을 패턴 형성한다. 이때, 상기 소스 전극(201) 및 드레인 전극(202)은 서로 마주하도록 형성되고, 상기 소스 전극(201) 및 드레인 전극(202) 사이의 이격된 영역(A)은 후술하는 게이트 전극(700)의 길이보다 길게 형성한다.
다음, 도 7b에서 알 수 있듯이, 상기 소스 전극(201) 상에서부터 상기 서로 마주하는 소스 전극(201) 및 드레인 전극(202) 사이의 이격된 영역(A)을 거쳐 상기 드레인 전극(202) 상에 반도체층(310)을 패턴 형성한다.
이때, 상기 반도체층(310)은 In-Ga-Zn-O(IGZO)와 같은 산화물 반도체로 이루어진다.
다음, 도 7c에서 알 수 있듯이, 상기 반도체층(310)을 포함하여 상기 기판(100) 상의 전면에 게이트 절연막 물질(400a)을 적층한다. 그 다음, 상기 게이트 절연막 물질(400a) 상의 개구 영역에 층간 절연막(500)을 패턴 형성한다.
다음, 도 7d 내지 도 7g의 공정은 전술한 도 6d 내지 도 7g의 공정과 동일하므로 구체적인 설명은 생략하기로 한다.
다음, 도 7h에서 알 수 있듯이, 공통 전극(600) 및 게이트 전극(700)을 마스크로 이용하여 후면 노광에 의한 자기정렬 드라이 식각 방식으로 TFT 영역 상의 게이트 절연막 물질(400a) 부분을 식각하여 게이트 절연막(400)을 패턴 형성한다. 이에 따라, 공통 전극(600) 및 게이트 전극(700)을 마스크로 이용함으로써 마스크 공정수를 줄일 수 있다.
그 후, 상기 게이트 전극(700)을 마스크로 하여 상기 자기정렬 드라이 식각 공정에 의해 노출되어 있는 반도체층(310), 보다 구체적으로는 상기 게이트 전극(700)과 오버랩되지 않는 영역(B)에 있는 반도체층(310)에 대한 도체화 공정을 수행한다.
상기 도체화 공정은 상기 반도체층(310)에 플라즈마 처리를 수행하는 공정으로 이루어질 수 있다. 즉, IGZO와 같은 산화물 반도체에 플라즈마 처리를 수행하게 되면 상기 산화물 반도체의 특성이 변화되어 도체화된다. 상기 산화물 반도체에 대한 플라즈마 처리는 플라즈마 에칭(Plasma Etching) 또는 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma) 처리 공정으로 이루어질 수 있다. 구체적인 예로서, 상기 플라즈마 에칭(Plasma Etching)은 5K∼25K의 파워, 200∼350mTorr의 압력 및 O2 분위기에서 5∼180초 동안 수행할 수 있으나 그에 한정되는 것은 아니다. 상기 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma)는 2K∼13K(Source) 및 0K~13K(Bias)의 파워, 20∼150mTorr의 압력 및 O2 분위기에서 5∼150초 동안 수행할 수 있으나 그에 한정되는 것은 아니다.
이와 같은 도체화 공정에 의해서 상기 소스 전극(201)과 연결되는 제1 도전층(320a)과 상기 드레인 전극(202)과 연결되는 제2 도전층(320b)이 형성된다.
즉, 제1 도전층(320a), 제2 도전층(320b), 및 반도체층(310)을 포함하는 액티브층(300)이 형성된다.
다음, 도 7i 내지 도 7j의 공정은 전술한 도 6h 내지 도 7i의 공정과 동일하므로 구체적인 설명은 생략하기로 한다.
이상 설명한 본 발명의 다양한 실시예에 따른 박막 트랜지스터 기판 및 그 제조 방법은 액정표시장치 또는 유기발광장치 등과 같은 다양한 형태의 디스플레이 장치 및 그 제조 방법에 적용될 수 있다.
100: 기판 201: 소스 전극
202: 게이트 전극 300: 액티브층
400: 게이트 절연막 500: 층간 절연막
600: 공통 전극 700: 게이트 전극
800: 보호막 900: 화소 전극

Claims (10)

  1. TFT 영역과 개구 영역으로 정의된 기판;
    상기 기판 상의 TFT 영역에 서로 마주하도록 형성된 소스 전극 및 드레인 전극;
    상기 소스 전극 상에서부터 상기 서로 마주하는 소스 전극 및 드레인 전극 사이의 이격된 영역을 거쳐 상기 드레인 전극 상에 형성된 액티브층;
    상기 액티브층을 포함하여 상기 기판 상의 전면에 형성된 게이트 절연막;
    상기 게이트 절연막 상의 개구 영역에 형성된 층간 절연막;
    상기 게이트 절연막 및 층간 절연막 상에 형성된 공통 전극;
    상기 공통전극 상에 형성된 게이트 전극;
    상기 공통 전극 및 게이트 전극을 포함하여 상기 기판 상의 전면에 형성된 보호막; 및
    상기 보호막 상에 형성되면서 상기 드레인 전극과 연결되는 화소 전극을 포함하고,
    상기 공통 전극은 상기 TFT 영역의 상기 게이트 절연막과 상기 개구 영역의 상기 층간 절연막 상에 형성되고, 상기 게이트 전극은 상기 TFT 영역의 공통 전극 상에 형성되며,
    상기 TFT 영역의 상기 공통전극은 상기 게이트 절연막과 상기 게이트 전극 사이에 위치하는 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제1항에 있어서,
    상기 기판 상의 TFT 영역에 형성된 상기 공통전극과 상기 게이트 전극이 동일한 패턴으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제1항에 있어서,
    상기 소스 전극 및 드레인 전극 사이의 이격된 영역이 상기 게이트 전극의 길이보다 짧은 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1항에 있어서,
    상기 소스 전극 및 드레인 전극 사이의 이격된 영역이 상기 게이트 전극의 길이보다 긴 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제4항에 있어서,
    상기 액티브층은 반도체층 및 도전층을 포함하여 이루어지고,
    상기 도전층은 상기 게이트 전극과 오버랩되지 않는 영역에 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제4항에 있어서,
    상기 게이트 절연막은 상기 게이트 전극과 오버랩되는 영역에서 상기 게이트 전극과 동일한 패턴으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 기판 상의 TFT 영역에 서로 마주하도록 소스 전극 및 드레인 전극을 형성하는 공정;
    상기 소스 전극 상에서부터 상기 서로 마주하는 소스 전극 및 드레인 전극 사이의 이격된 영역을 거쳐 상기 드레인 전극 상에 액티브층을 패턴 형성하는 공정;
    상기 액티브층을 포함하여 상기 기판 상의 전면에 게이트 절연막을 형성하는 공정;
    상기 게이트 절연막 상의 개구 영역에 층간 절연막을 패턴 형성하는 공정;
    상기 게이트 절연막 및 층간 절연막 상에 공통 전극 물질과 게이트 전극 물질을 차례로 적층하는 공정;
    상기 게이트 전극 물질 상에 패턴이 형성되지 않은 영역, 상대적으로 낮은 높이로 패턴이 형성된 영역 및 상대적으로 높은 높이로 패턴이 형성된 영역을 구비하는 포토 레지스트 패턴을 형성하는 공정;
    상기 포토 레지스트 패턴을 마스크로 이용하여 상기 게이트 절연막 상부의 공통 전극 물질, 및 게이트 전극 물질을 식각하고, 상기 포토 레지스트 패턴을 애싱 처리하는 공정;
    상기 애싱 처리 이후 잔존하는 포토 레지스트 패턴을 마스크로 하여 상기 게이트 전극 물질을 식각하고, 상기 포토 레지스트 패턴을 애싱 처리하여 상기 개구 영역에서 상기 층간 절연막 상에 상기 공통 전극을 패턴 형성하고, 상기 TFT 영역에서 상기 게이트 절연막 상에 상기 공통 전극 및 게이트 전극을 패턴 형성하는 공정;
    상기 공통 전극 및 게이트 전극을 포함하여 상기 기판 상의 전면에 보호막을 패턴 형성하는 공정;
    상기 보호막 상에 상기 드레인 전극과 연결되도록 화소 전극을 패턴 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  8. 제7항에 있어서,
    상기 소스 전극 및 드레인 전극을 패턴 형성할 때 상기 소스 전극 및 드레인 전극 사이의 이격된 영역이 상기 게이트 전극의 길이보다 짧게 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  9. 제7항에 있어서,
    상기 소스 전극 및 드레인 전극을 패턴 형성할 때 상기 소스 전극 및 드레인 전극 사이의 이격된 영역이 상기 게이트 전극의 길이보다 길게 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  10. 제9항에 있어서,
    상기 보호막을 패턴 형성하는 공정 이전에 후면노광에 의한 자기정렬 드라이 식각 공정; 및
    상기 자기정렬 드라이 식각 공정에 의해 노출되어 있는 반도체 물질에 대한 도체화 공정을 수행하여 도전층을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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