TWI667790B - 半導體元件及其製造方法 - Google Patents

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林宏年
李建興
張智勝
葉凌彥
蔡惠銘
楊育佳
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Abstract

半導體元件包含第一通道區域以及第一閘極結構。第一通道區域設置於基板上。第一閘極結構設置於第一通道區域上，且包含閘極介電層、下部導電閘極層、鐵電材料層以及上部導電閘極層。閘極介電層設置於通道區域上。下部導電閘極層設置於閘極介電層上。鐵電材料層設置於下部導電閘極層上。上部導電閘極層設置於鐵電材料層上。鐵電材料層直接接觸閘極介電層以及下部閘極導電層，且具有U形橫截面。

Description

半導體元件及其製造方法
本揭露係關於製造半導體積體電路之方法，及更特定言之係關於製造包含負電容場效電晶體(negative capacitance field effect transistor；NC-FET)之半導體元件之方法及半導體元件。
次臨界擺幅(subthreshold swing)為電晶體之電流電壓特性曲線的特徵。在次臨界區域中，汲極電流行為類似於正向偏壓二極體之指數增大之電流。對數汲極電流與具有固定的汲極電壓、源極電壓及塊電壓之閘極電壓的對比圖將在此金屬氧化物半導體(metal-oxide-semiconductor；MOS)場效電晶體工作區域中呈現近似對數之線性行為。為提高次臨界特性，已建議使用鐵電材料之負電容場效電晶體(negative capacitance field effect transistor；NC-FET)。
依據本揭露之一實施方式，半導體元件包含第一通道區域以及第一閘極結構。第一通道區域設置於基板上。第 一閘極結構設置於第一通道區域上，且包含閘極介電層、下部導電閘極層、鐵電材料層以及上部導電閘極層。閘極介電層設置於通道區域上。下部導電閘極層設置於閘極介電層上。鐵電材料層設置於下部導電閘極層上。上部導電閘極層設置於鐵電材料層上。鐵電材料層直接接觸閘極介電層以及下部閘極導電層，且具有U形橫截面。
依據本揭露之一實施方式，半導體元件包含第一場效電晶體以及第二場效電晶體。第一場效電晶體的閘極結構包含第一閘極介電層、第一導電層、第二導電層以及第一閘極覆蓋絕緣層。第一閘極介電層的材質為介電材料。第一導電層的材質為第一導電材料。第二導電層的材質為第二導電材料。第一閘極覆蓋絕緣層設置於第二導電層上。第二場效電晶體的閘極結構包含第二閘極介電層、第三導電層、鐵電材料層、第四導電層以及第二閘極覆蓋絕緣層。第二閘極介電層的材質為介電材料。第三導電層的材質為第一導電材料。鐵電材料層設置於第二閘極介電層以及第三導電層上。第四導電層設置於鐵電材料層上。第二閘極覆蓋絕緣層設置於第四導電層上。
依據本揭露之一實施方式，半導體元件製造方法包含：形成鰭式場效電晶體結構，鰭式場效電晶體結構具有鰭片結構以及虛設閘極結構，鰭片結構包含通道區域，且虛設閘極結構設置於通道區域上；移除虛設閘極結構，進而形成閘極間隙；在通道區域上之閘極間隙中形成閘極介電層；在閘極介電層上形成下部閘極層；將閘極介電層及下部閘極層凹陷，進而形成凹陷之閘極間隙；形成鐵電材料層在凹陷之閘極間隙中 凹陷之閘極介電層以及凹陷之下部閘極層上；以及形成上部閘極層在鐵電材料層上。
10‧‧‧基板
10M‧‧‧凸台形狀
15‧‧‧遮罩層
15A‧‧‧襯墊氧化物層
15B‧‧‧氮化矽遮罩層
20‧‧‧鰭片結構
22‧‧‧下部
24‧‧‧上部
26‧‧‧第一鰭片襯墊層
28‧‧‧第二鰭片襯墊層
30‧‧‧隔離絕緣層
40‧‧‧閘極結構
42‧‧‧介電層
44‧‧‧閘極圖案
46‧‧‧覆蓋絕緣層
48‧‧‧閘極側壁間隙壁
60‧‧‧磊晶源極/汲極結構
62‧‧‧蝕刻停止層
70‧‧‧第一層間介電層
72‧‧‧附加介電層
90‧‧‧閘極間隙
92‧‧‧凹陷之閘極間隙
94‧‧‧第二經凹陷之閘極間隙
95‧‧‧遮罩層
100‧‧‧閘極介電層
110‧‧‧功函數調整金屬層
115‧‧‧第一導電層
125‧‧‧導電襯墊層
130‧‧‧第二導電層
140‧‧‧閘極覆蓋層
200‧‧‧基板
201‧‧‧通道
202‧‧‧源極及汲極
203‧‧‧第一閘極介電層
204‧‧‧第一閘極電極
205‧‧‧第二閘極介電層
206‧‧‧第二閘極電極
H1、H2、H11‧‧‧高度
H21、H22、H23、H24、H25、H31、H32、H33‧‧‧厚度
a-a、b-b、Y1-Y1‧‧‧線段
X、Y、Z‧‧‧方向
本揭露之態樣當結合附圖閱讀時自以下詳細描述最佳地理解。應當注意，依據工業中之標準實務，各特徵並未按比例繪製。事實上，為論述清楚起見，各特徵之尺寸可任意地增加或縮小。
第1圖繪示依據本揭露之一些實施方式之負電容場效電晶體(negative capacitance field effect transistor；NC-FET)的結構。
第2圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的剖視圖。
第3圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的剖視圖。
第4圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的剖視圖。
第5圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的剖視圖。
第6A圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的立體圖。
第6B圖以及第6C圖分別繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的剖視圖。
第7圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的剖視圖。
第8圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的剖視圖。
第9A圖以及第9B圖分別繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的剖視圖。
第10圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的立體圖。
第11圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的剖視圖。
第12圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的立體圖。
第13A圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的立體圖。
第13B圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的剖視圖。
第14圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的剖視圖。
第15A圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的立體圖。
第15B圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的剖視圖。
第16A圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的立體圖。
第16B圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的剖視圖。
第17A圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的立體圖。
第17B圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的剖視圖。
第18A圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的立體圖。
第18B圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的剖視圖。
第19A圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的立體圖。
第19B圖繪示依據本揭露之一些實施方式之半導體元件於中間製造階段下的剖視圖。
第20A圖繪示依據本揭露之一些實施方式之半導體元件的剖視圖。
第20B圖繪示依據本揭露之一些實施方式之負電容鰭式場效電晶體(NC-FinFET)部分的剖視圖
第20C圖繪示依據本揭露之一些實施方式之常規鰭式場效電晶體的剖視圖。
第21A圖、第21B圖、第21C圖以及第21D圖分別繪示依據本揭露之各實施方式之半導體元件於中間製造階段下的剖視圖。
第22A圖、第22B圖、第22C圖以及第22D圖分別繪示依據本揭露之各實施方式之半導體元件於中間製造階段下的剖視圖。
第23A圖、第22B圖、第22C圖以及第23D圖分別繪示依據本揭露之各實施方式之半導體元件於中間製造階段下的立體圖。
第24A圖、第24B圖、第24C圖以及第24D圖分別繪示依據本揭露之各實施方式之半導體元件於中間製造階段下的剖視圖。
第25A圖、第25B圖、第25C圖以及第25D圖分別繪示依據本揭露之各實施方式之半導體元件於中間製造階段下的剖視圖。
第26A圖、第26B圖、第26C圖以及第26D圖分別繪示依據本揭露之各實施方式之半導體元件於中間製造階段下的剖視圖。
第27A圖以及第27B圖分別繪示依據本揭露之各實施方式之說明半導體元件的閘極結構的剖視圖。
應理解，以下揭示案提供用於實施本揭露之不同特徵的許多不同實施例或實例。下文描述組件及排列之特定實施例或實例以簡化本揭露。當然，此等僅僅為實例且不意指限制。例如，元件之尺寸並不限於所揭示之範圍或數值，但可取決於裝置之製程條件及/或所要性質。此外，在隨後描述中之 第一特徵在第二特徵上或在第二特徵上之形成可包含第一及第二特徵形成為直接接觸之實施例，以及亦可包含額外特徵可形成在第一及第二特徵之間，以使得第一特徵與第二特徵可不直接接觸之實施例。為了簡明及清晰考慮，各特徵可任意以不同比例繪製。為簡化起見，在隨附圖式中，一些層/特徵可省略。
另外，空間地相對術語，諸如「在…之下」、「在…下方」、「下部」、「在…上」、「上部」及類似者，在本文中為便於描述可用於描述諸圖中所繪示一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除圖式中描繪之定向外，空間相對術語意圖包含在使用或操作中之裝置的不同定向。裝置可為不同之定向(旋轉90度或以其他定向)及在本文中使用之空間相對描述詞可同樣相應地解釋。另外，術語「由…組成(made of)」可意謂「包含(comprising)」或「由…組成(consisting of)」。另外，在以下製造製程中，在所述操作中或所述操作之間可存在一或多個額外操作，且可改變操作之順序。
以下實施例揭示了具有改進之次臨界擺幅(subthreshold swing)之多重臨界(multiple threshold)電壓負電容鰭式場效電晶體(NC-FinFET)的嵌入鐵電金屬-絕緣體-金屬(metal-insulator-metal；MIM)，及在單晶片中之用於整合多個臨界電壓負電容鰭式場效電晶體及鰭式場效電晶體之混合後閘極(gate-last)製造方法。
隨著電晶體大小按比例縮小，對於超低功率裝置，電壓(例如，電源)連續按比例縮小相當重要。然而，電壓按比例縮小將遇到具有60mV/十進位之次臨界擺幅(subthreshold swing)之物理限制的瓶頸，其伴隨著更高之截止狀態漏電流。引入負鐵電金屬-絕緣體-金屬電容器至金屬氧化物半導體場效電晶體之閘極電極(內部閘極)上的負電容場效電晶體，將解決此問題。
在第1圖中繪示負電容場效電晶體之結構。負電容場效電晶體包含基板200、通道201以及源極及汲極202。源極及汲極202適當地摻雜有雜質。另外，源極及汲極202及通道201(主動區域)由隔離絕緣層(圖未示)圍繞，諸如淺溝槽隔離(shallow trench isolation；STI)，此淺溝槽隔離例如由氧化矽組成。
第一閘極介電層203設置於通道201上。於一些實施方式中，第一閘極介電層203由諸如氧化矽或氮氧化矽之氧化物組成。於其他實施方式中，第一閘極介電層203包含一或多個高介電常數介電(氧化物)層(例如，具有大於3.9之介電常數)。
作為內部電極之第一閘極電極204設置於第一閘極介電層203上。第一閘極電極204可為選自一群組中之金屬，此群組包含鎢(W)、銅(Cu)、鈦(Ti)、銀(Ag)、鋁(Al)、鋁化鈦(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮矽化鉭(TaSiN)、錳(Mn)、鈷(Co)、鈀(Pd)、鎳(Ni)、錸(Re)、銥(Ir)、釕(Ru)、鉑(Pt)及鋯(Zr)。於一些實 施方式中，第一閘極電極204包含選自一群組中之金屬，此群組包含氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)及釕(Ru)。可使用諸如鈦鋁合金(Ti-Al)、釕鉭合金(Ru-Ta)、釕鋯合金(Ru-Zr)、鉑鈦合金(Pt-Ti)、鈷鎳合金(Co-Ni)及鎳鉭合金(Ni-Ta)之金屬合金及/或可使用諸如氮化鎢(WNx)、氮化鈦(TiNx)、氮化鉬(MoNx)、氮化鉭(TaNx)及氮矽化鉭(TaSixNy)之金屬氮化物。於一些實施方式中，氮化鈦(TiN)用作第一閘極電極204。
由鐵電材料組成之第二閘極介電層205形成於第一閘極電極204上。
另外，作為外部閘極之第二閘極電極206設置於第二閘極介電層205上。第二閘極電極206可為選自一群組中之金屬，此群組包含鎢(W)、銅(Cu)、鈦(Ti)、銀(Ag)、鋁(Al)、鋁化鈦(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮矽化鉭(TaSiN)、錳(Mn)、鈷(Co)、鈀(Pd)、鎳(Ni)、錸(Re)、銥(Ir)、釕(Ru)、鉑(Pt)及鋯(Zr)。第二閘極電極206由與第一閘極電極204相同之材料或不同於第一閘極電極204之材料組成。
通道201、第一閘極介電層203及第一閘極電極204組成金屬氧化物半導體結構及第一閘極電極204、第二閘極介電層205(亦可為鐵電層)及第二閘極電極206組成金屬-絕緣體-金屬結構。
跨鐵電金屬-絕緣體-金屬電容器之電壓(VFE)係由鐵電等式計算：V FE=(2 αQ+4 βQ 3)* T FE，其中α及β為異 向性常數，Q為表面電荷密度及TFE為第二閘極介電層205的厚度，鐵電金屬-絕緣體-金屬電容器由第一閘極電極204、第二閘極介電層205及第二閘極電極206形成。當在鐵電金屬-絕緣體-金屬電容器上施加電壓時，由於跨鐵電金屬-絕緣體-金屬電容器上之誘導負電壓而放大第一閘極電極204電壓(亦可稱為內部閘極電壓)，從而產生負電容場效電晶體之次60mV/十進位次臨界擺幅。即使當鐵電金屬-絕緣體-金屬電容器與金屬氧化物半導體場效電晶體串聯連接時，本質金屬氧化物半導體場效電晶體之傳送方式仍然保持不變。負電容場效電晶體之主要效能增益處於次臨界擺幅之降低過程中，其提供之優勢不僅包含更小電壓而且包含更低截止狀態漏電流。
當場效電晶體藉由閘極第一製程流程形成時，閘極介電層可由於包含高溫熱製程之後續製程而分解，其產生不受控之臨界電壓、更高之閘極漏電流及不足之可靠性問題。相反，在後閘極製程流程中，由於低熱預算，達成可調臨界電壓及較佳閘極介電質質量是可能的。
然而，在閘極-最後製程流程中，隨著場效電晶體之尺寸，特定言之鰭式場效電晶體(fin field FET；FinFET)變得更小，在移除虛設閘極之後，閘極間隙與鰭片間隙之深寬比變得更高，及隨後鐵電層及外部閘極電極之共形沉積變得更加困難。
另外，半導體元件包含多個臨界電壓(Vth)電晶體，例如，n通道超低臨界電壓(n-channel ultra-low threshold voltage；N-uLVT)場效電晶體、n通道標準臨界電壓 (n-channel standard threshold voltage；N-SVT)場效電晶體、p通道標準臨界電壓(p-channel standard threshold voltage；P-SVT)場效電晶體及p通道超低臨界電壓(p-channel ultra-low threshold voltage；P-uLVT)場效電晶體，其經製造成具有不同功函數調整金屬(WFM)厚度。在不同厚度之功函數調整材料沉積在閘極間隙上之後，獲得不同深寬比之閘極間隙，其使得後續鐵電層及外部閘極層之形成變得困難。
例如，對於具有最薄功函數調整材料之p通道超低臨界電壓場效電晶體，共形鐵電層及外部閘極層形成於鰭片之頂端上。然而，對於具有較厚功函數調整材料之n通道超低臨界電壓場效電晶體、n通道標準臨界電壓場效電晶體及p通道標準臨界電壓場效電晶體，鐵電層可完全地充填閘極間隙，及外部閘極層可能不能充填閘極間隙。在這種情況下，相對較厚厚度及更小區域之鐵電層形成於鰭片之頂端上。然而，有時，外部閘極電極可能不形成於閘極間隙中以形成金屬-絕緣體-金屬結構，因為閘極間隙充滿鐵電層。
從電路操作來看，如若常規鰭式場效電晶體及負電容鰭式場效電晶體共存於一個半導體元件(晶片)中，電路設計將具有更大之撓性。例如，在功率閘控技術中，受控之邏輯區塊的後備功率可藉由與大面積開關鰭式場效電晶體串聯而減小。一般而言，對於開關電晶體，如若多個臨界電壓負電容鰭式場效電晶體替代鰭式場效電晶體，則可大大減小開關電 晶體之面積消耗及後備功率，而此邏輯方框可仍然與鰭式場效電晶體結構保持相同之電路功能。
在以下實施方式中，將描述用於在單個晶片中整合鰭式場效電晶體及負電容鰭式場效電晶體之方法及結構。
第2圖至第19B圖繪示依據本揭露之一些實施方式之用於製造鰭式場效電晶體及負電容鰭式場效電晶體的各階段的視圖。應理解，可在藉由第2圖至第19B圖繪示之製程之前、期間及之後提供額外操作，及對於方法之額外實施方式，下文所述之一些操作可替換或去除。操作/製程之順序可互換。
在本揭露中，使用後閘極(gate-last)製程，及藉由第2圖至第14圖繪示之操作對於常規鰭式場效電晶體及負電容鰭式場效電晶體是相同的。
遮罩層15形成於基板10上。遮罩層15例如藉由熱氧化製程(thermal oxidation process)及/或化學氣相沉積(chemical vapor deposition；CVD)製程而形成。
於一些實施方式中，基板10由適宜之元素半導體組成，諸如矽、金剛石或鍺；適宜合金或化合物半導體，諸如IV族化合物半導體(矽鍺(SiGe)、碳化矽(SiC)、碳化矽鍺(SiGeC)、鍺錫(GeSn)、矽錫(SiSn)、矽鍺錫(SiGeSn))、III-V族化合物半導體(例如，砷化鎵(GaAs)、砷化鎵銦(InGaAs)、砷化銦(InAs)、磷化銦(InP)、銻化銦(InSb)、鎵砷磷(GaAsP)、或磷化銦鎵(GaInP))等。另外，基板200可包含磊晶層(表層)，其可經應變以增強效能，及/或可包含絕緣 體覆矽(silicon-on-insulator；SOI)結構。舉例來說，當基板10為矽時，矽基板可為具有實質上位於自約1×1015cm-3至約1×1016cm-3之範圍中之雜質濃度的p型矽或鍺基板。於其他實施方式中，基板10為具有實質上位於自約1×1015cm-3至約1×1016cm-3之範圍中的雜質濃度之n型矽或鍺基板。
於一些實施方式中，遮罩層15包含，例如襯墊氧化物(例如，氧化矽(silicon oxide))層15A及氮化矽遮罩層15B。
襯墊氧化物層15A可藉由使用熱氧化或化學氣相沉積製程來形成。氮化矽遮罩層15B可藉由諸如濺射方法之物理氣相沉積(PVD)製程、化學氣相沉積製程、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition；PECVD)製程、大氣壓化學氣相沉積(atmospheric pressure chemical vapor deposition；APCVD)製程、低壓化學氣相沉積(low-pressure CVD；LPCVD)製程、高密度電漿化學氣相沉積(high density plasma CVD；HDPCVD)製程、原子層沉積(atomic layer deposition；ALD)製程及/或其他製程而形成。
於一些實施方式中，襯墊氧化物層15A之厚度實質上位於自約2奈米(nm)至約15奈米(nm)之範圍內，而氮化矽遮罩層15B之厚度實質上位於自約2奈米(nm)至約50奈米(nm)之範圍內。遮罩圖案進一步在遮罩層15上形成。遮罩圖案例如為藉由微影操作形成之光致抗蝕圖案。
藉由使用遮罩圖案作為蝕刻遮罩，形成包含襯墊氧化物層15A以及氮化矽遮罩層15B之硬遮罩圖案15，如在第2圖中繪示。
隨後，如第3圖中繪示，藉由使用硬遮罩圖案15作為蝕刻遮罩，藉由使用乾式蝕刻法及/或濕式蝕刻法之溝槽蝕刻將基板10圖案化成鰭片結構20。
在第3圖中，三個鰭片結構20經設置於基板10上。然而，鰭片結構20之數目並不限於三個。此數目可小至一個，或多於三個。另外，一或多個虛設鰭片結構之可鄰近於鰭片結構20之兩側設置以改進圖案化製程中之圖案保真度。
鰭片結構20可由與基板10相同之材料組成及可自基板10連續地延伸。在此實施方式中，鰭片結構20由矽組成。鰭片結構20之矽層可為本征的，或適當摻雜有n型雜質或p型雜質。
於一些實施方式中，鰭片結構20的寬度W1實質上位於自約5奈米(nm)至約40奈米(nm)的範圍內。於其他實施方式中，鰭片結構20的寬度W1實質上位於自約7奈米(nm)至約12奈米(nm)之範圍內。於一些實施方式中，兩個鰭片結構20之間的間隙S1實質上位於自約10奈米(nm)至約50奈米(nm)之範圍中。鰭片結構20之高度(沿方向Z)於一些實施方式中實質上位於自約100奈米(nm)至約300奈米(nm)之範圍中，及於其他實施方式中實質上位於自約50奈米(nm)至100奈米(nm)之範圍中。
在閘極結構40下方之鰭片結構20的下部位(見第6A圖)可稱作井區域，及鰭片結構20的上部位可稱作通道區域。在閘極結構40下方，井區域嵌入在隔離絕緣層30中(見第6A圖)，及通道區域自隔離絕緣層30突出。通道區域之下半部亦可嵌入隔離絕緣層30至約1奈米(nm)至約5奈米(nm)的深度。
於一些實施方式中，井區域的高度實質上位於自約60奈米(nm)至約100奈米(nm)之範圍中，及通道區域之高度實質上位於自約40奈米(nm)至60奈米(nm)之範圍中，及於其他實施方式中實質上位於自約38奈米(nm)至55奈米(nm)之範圍中。
在形成鰭片結構20之後，進一步蝕刻基板10以形成凸台形狀10M，如第4圖中繪示。於其他實施方式中，首先形成凸台形狀10M，及隨後形成鰭片結構20。
在形成鰭片結構20及凸台形狀10M之後，隔離絕緣層30形成於鰭片結構20之間的間隙中及/或形成於一個鰭片結構20與在基板10上形成之另一元件之間的間隙中。隔離絕緣層30亦可稱作「淺溝槽隔離」層。隔離絕緣層30之絕緣材料可包含氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride,SiON)、碳氮氧化矽(SiOCN)、摻氟矽酸鹽玻璃(fluorine-doped silicate glass,FSG)或低介電常數介電材料(low-k dielectric material)之一或多個層。隔離絕緣層30係藉由低氣壓化學氣相沉積製程、電漿化學氣相沉積製程或可流動化學氣相沉積製程而形成。在流動化學氣相 沉積製程中，可沉積可流動的介電材料而非氧化矽。可流動的介電材料，如其名稱表示，可在沉積期間「流動」以充填具有大深寬比之縫隙或間隙。通常，將各種化學劑添加至含矽前驅物以允許沉積膜流動。於一些實施方式中，添加氮氫化物鍵。可流動介電前驅物，尤其可流動氧化矽前驅物之實例包含矽酸鹽(silicate)、矽氧烷(siloxane)、甲基倍半矽氧烷(methyl silsesquioxane,MSQ)、氫倍半矽氧烷(hydrogen silsesquioxane,HSQ)、甲基倍半矽氧烷/氫倍半矽氧烷(MSQ/HSQ)、全氫化矽氮烷(perhydrosilazane,TCPS)、全氫化聚矽氮烷(perhydro-polysilazane,PSZ)、正矽酸乙酯(tetraethyl orthosilicate,TEOS)或甲矽烷基醯胺(silyl-amine)，諸如三甲矽烷基(trisilylamine,TSA)。此等可流動氧化矽材料在多個操作製程中形成。在沉積可流動膜之後，其經固化及隨後退火以移除不需要之元件以形成氧化矽。當移除不需要之元件時，流動膜緻密化及縮小。於一些實施方式中，進行多個退火製程。可流動膜經多於一次地固化及退火。流動膜可摻雜硼及/或磷。
首先在厚層中形成隔離絕緣層30使得鰭片結構嵌20入在此厚層中，及將此厚層凹陷以便暴露鰭片結構20之上部位，如第5圖中繪示。於一些實施方式中，鰭片結構20距離隔離絕緣層30之上表面的高度H1實質上位於自約20奈米(nm)至約100奈米(nm)之範圍中，及於其他實施方式中實質上位於自約30奈米(nm)至約50奈米(nm)之範圍中。在凹陷隔離絕緣層30之後或之前，可執行熱製程，例如退火製程以改進隔 離絕緣層30之質量。在某些實施方式中，藉由使用快速熱退火(rapid thermal annealing；RTA)，在實質上位於自約900℃至約1050℃之範圍內的溫度下在諸如氮氣(N2)、氬氣(Ar)或氦氣(He)環境之惰性氣體環境中執行熱製程歷時約1.5秒至約10秒。
在形成隔離絕緣層30之後，閘極結構40形成於鰭片結構20上，如第6A圖至第6C圖中繪示。第6A圖為立體圖，第6B圖為沿第6A圖之線段a-a截取之剖視圖，及第6C圖為沿6A圖之線段b-b截取之剖視圖。
如第6A圖中繪示，閘極結構40在方向X上延伸，而鰭片結構20在方向Y上延伸。
為製造閘極結構40，介電層及多晶矽層形成於隔離絕緣層30及暴露之鰭片結構20上，及隨後執行圖案化操作以便獲得包含閘極圖案44以及介電層42的閘極結構40，閘極圖案44由多晶矽所組成。於一些實施方式中，藉由使用硬遮罩圖案化多晶矽層及硬遮罩在閘極圖案44上保持為覆蓋絕緣層46。硬遮罩(覆蓋絕緣層46)包含絕緣材料之一或多個層。於一些實施方式中，覆蓋絕緣層46包含形成於氧化矽層上之氮化矽層。於其他實施方式中，覆蓋絕緣層46包含形成於氮化矽層上之氧化矽層。覆蓋絕緣層46之絕緣材料可藉由化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、電子束蒸發製程或其他適宜製程而形成。於一些實施方式中，介電層42可包含氧化矽(silicon oxide)、氮化矽(silicon nitride)、矽氧氮化物(silicon oxy-nitride)或高介電常數介電質(high-k dielectrics)之一或多個層。於一些實施方式中，介電層42之厚度實質上位於自約2奈米(nm)至約20奈米(nm)之範圍中，及於其他實施方式中實質上位於自約2奈米(nm)至約10奈米(nm)之範圍中。於一些實施方式中，閘極結構40之高度H2(見第6B圖)實質上位於自約50奈米(nm)至約400奈米(nm)之範圍內，及於其他實施方式中實質上位於約100奈米(nm)至200奈米(nm)之範圍內。
在本實施方式中，使用閘極取代技術，且閘極圖案44以及介電層42分別為虛設閘極電極及虛設閘極介電層，其隨後可移除。因此，閘極結構40為虛設閘極結構。
另外，閘極側壁間隙壁48形成於閘極圖案之側壁兩者上。閘極側壁間隙壁48包含諸如氧化矽(SiO2)、氮化矽(SiN)、氮氧化矽(SiON)、碳氮氧化矽(SiOCN)或碳氮化矽(SiCN)或任一其他適宜介電材料之絕緣材料的一或多個層，其可藉由化學氣相沉積製程、物理氣相沉積製程、原子層沉積製程、電子束蒸發製程或其他適宜製程而形成。低介電常數介電材料可用作側壁間隔物。閘極側壁間隙壁48係藉由形成絕緣材料之毯覆層及執行各向異性蝕刻而形成。在一個實施方式中，側壁間隔物層由諸如氮化矽(SiN)、氮氧化矽(SiON)、碳氮氧化矽(SiOCN)或碳氮化矽(SiCN)之基於氮化矽(silicon nitride)的材料組成。
隨後，如第7圖中繪示，藉由乾式蝕刻及/或濕式蝕刻操作凹陷鰭片結構20之上部。於一些實施方式中，向下凹 陷鰭片結構20之上部，以與隔離絕緣層30之上表面齊平或低於隔離絕緣層30之上表面。
隨後，如第8圖中繪示，磊晶源極/汲極結構60形成於凹陷之鰭片結構20上。磊晶源極/汲極結構60由半導體材料的一或多個層組成，此半導體材料具有不同於鰭片結構20(通道區域)之晶格常數。當鰭片結構20由矽組成時，磊晶源極/汲極結構60包含n通道鰭片場效電晶體之磷化矽(SiP)、碳化矽(SiC)或碳磷化矽(SiCP)，及p通道鰭片場效電晶體之矽鍺(SiGe)或鍺(Ge)。磊晶源極/汲極結構60在凹陷之鰭片結構20的上部上磊晶形成。由於形成於鰭片結構20中之基板之晶體定向，磊晶源極/汲極結構60橫向地生長及具有六邊形形狀。於其他實施方式中，獲得類金剛石形狀。
藉由使用諸如矽甲烷(SiH4)、二矽乙烷(Si2H6)或二氯矽烷(SiCl2H2)之含矽氣體，諸如鍺烷(GeH4)、二鍺乙烷(Ge2H6)或二氯鍺烷(GeCl2H2)之含鍺(Ge)氣體，諸如甲烷(CH4)或乙烷(C2H6)之含碳(C)氣體及/或諸如磷化氫(PH3)之摻雜氣，磊晶源極/汲極結構60(亦可稱為源極/汲極磊晶層)可在約600至800℃之溫度下，在約80至150托之壓力下生長。n通道場效電晶體之源極/汲極結構及p通道場效電晶體之源極/汲極結構藉由單獨的磊晶製程而形成。
於一些實施方式中，磊晶源極/汲極結構60在各別凹陷之鰭片結構20上單獨地形成。於其他實施方式中，合併鄰近之磊晶源極/汲極結構60，其在每個凹陷之鰭片結構20上形 成。在此情況下，空隙或間隙(空隙)可在此合併之磊晶源極/汲極結構60與隔離絕緣層30之上表面之間形成。
隨後，蝕刻停止層(etch-stop layer；ESL)62形成於磊晶源極/汲極結構60及虛設閘極結構40上。另外，在蝕刻停止層62上形成第一層間介電(interlayer dielectric；ILD)層70。於一些實施方式中，附加介電層72形成於第一層間介電層70上。另外，執行諸如化學機械研磨之平坦化操作，進而獲得第9A圖及第9B圖之結構。第9A圖為沿方向X之剖視圖及第9B圖為沿方向Y之剖視圖。藉由平坦化製程，暴露閘極圖案44之上表面。
第一層間介電層70可包含單層或多層。於一些實施方式中，第一層間介電層70包含氧化矽(SiO2)、碳氮化矽(SiCN)、碳氧化矽(SiOC)、氮氧化矽(SiON)、碳氮氧化矽(SiOCN)、氮化矽(SiN)或低介電常數材料，但亦可使用其他適宜介電膜。第一層間介電層70可藉由化學氣相沉積製程、電漿增強化學氣相沉積製程或原子層沉積製程、可流動式化學氣相沉積(flowable chemical vapor deposition,FCVD)製程或旋塗製程而形成。附加介電層72由不同於第一層間介電層70之材料組成及由氧化矽(SiO2)、碳氮化矽(SiCN)、碳氧化矽(SiOC)、氮氧化矽(SiON)、碳氮氧化矽(SiOCN)、氮化矽(SiN)或任一其他適宜介電材料之一或多個層組成。在某些實施方式中，附加介電層72由氮化矽(SiN)組成。
第10圖至第18B圖繪示依據本揭露之一些實施方式之用於製造常規鰭式場效電晶體及負電容鰭式場效電晶體的各階段。
第10圖繪示在閘極間隙90藉由移除閘極圖案44及介電層42而形成之後的立體圖。在第10圖中，負電容場效電晶體之結構及常規鰭式場效電晶體之結構彼此相鄰地設置，其中第一層間介電層70插入在其之間。當然，負電容場效電晶體之結構及常規鰭式場效電晶體之結構可能不一定彼此相鄰地設置。
在移除閘極圖案44及介電層42之後，變成通道之鰭片結構20之上部24暴露在閘極間隙90中，而鰭片結構20之下部22嵌入在隔離絕緣層30中。於一些實施方式中，第一鰭片襯墊層26形成於鰭片結構20之下部22上，及第二鰭片襯墊層28形成於第一鰭片襯墊層26上。於一些實施方式中，每個襯墊層具有在約1奈米(nm)與約20奈米(nm)之間的厚度。於一些實施方式中，第一鰭片襯墊層26包含氧化矽，且具有在約0.5奈米(nm)與約5奈米(nm)之間的厚度，及第二鰭片襯墊層28包含氮化矽，且具有在約0.5奈米(nm)與約5奈米(nm)之間的厚度。第一鰭片襯墊層26以及第二鰭片襯墊層28可經由諸如物理氣相沉積(PVD)、化學氣相沉積製程或原子層沉積製程之一或多個製程而沉積，儘管可利用任一可接受的製程。
在移除閘極圖案44及介電層42之後，閘極介電層100在鰭片結構20之上部24(上部24亦可稱為通道)、包含第一層間介電層70、閘極側壁間隙壁48及附加介電層72之絕緣 結構的側面上共形地形成，如第11圖中繪示。第11圖為對應於第10圖之線段Y1-Y1截取之剖視圖。
於一些實施方式中，閘極介電層100包含一或多個高介電常數介電層(例如，具有大於3.9之介電常數)。例如，此一或多個閘極介電層可包含鉿(Hf)、鋁(Al)、鋯(Zr)、其組合及其多層之金屬氧化物或矽酸鹽的一或多個層。其他適宜材料包含以金屬氧化物、金屬合金氧化物之形式的鑭(La)、鎂(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)、鋯(Zr)，及其組合。材料包含氧化鎂(MgOx)、氧化鋇鈦(BaTixOy)、氧化鋇鍶鈦(BaSrxTiyOz)、氧化鉛鈦(PbTixOy)、氧化鉛鍶鈦(PbZrxTiyOz)、碳氮化矽(SiCN)、氮氧化矽(SiON)、氮化矽(SiN)、氧化鋁(Al2O3)、氧化鑭(La2O3)、氧化鉭(Ta2O3)、氧化釔(Y2O3)、氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鍺(GeO2)、氧化鋯(ZrO2)、氧化鉿鋯(HfZrO2)、氧化鎵(Ga2O3)、氧化釓(Gd2O3)、矽氧化鈦(TaSiO2)、氧化鈦(TiO2)、氮氧化鉿矽(HfSiON)、氧化釔鍺(YGexOy)、矽氧化釔(YSixOy)及氧化鑭鋁(LaAlO3)等。閘極介電層100之形成方法可包含分子束沉積(Molecular-Beam Deposition；MBD)製程、原子層沉積製程、物理氣相沉積製程等。於一些實施方式中，閘極介電層100具有約0.5奈米(nm)至約5奈米(nm)之厚度。
於一些實施方式中，介面層(圖未示)可在形成閘極介電層100之前形成於鰭片結構20之上部24(亦可稱為通道)上，且閘極介電層100形成於介面層上。介面層有助於緩衝由底層半導體材料後續形成之高介電常數介電層。於一些實 施方式中，介面層為化學試劑氧化矽，其可藉由化學反應而形成。例如，可使用去離子水+臭氧(DIO3)、NH4OH+H2O2+H2O(APM)或其他方法而形成化學試劑氧化矽。其他實施方式可利用不同於介面層之材料或製程。在一實施方式中，介面層具有約0.2奈米(nm)至約1奈米(nm)之厚度。
隨後，功函數調整金屬(WFM)層110(亦可為功函數調整材料層)形成於閘極介電層100上，如第12圖中繪示。
功函數調整金屬層110由導電材料之一或多個層組成，諸如氮化鈦(TiN)、氮化鉭(TaN)、碳化鉭鋁(TaAlC)、碳化鈦(TiC)、碳化鉭(TaC)、鈷(Co)、鋁(Al)、鋁化鈦(TiAl)、鈦化鉿(HfTi)、矽化鈦(TiSi)、矽化鉭(TaSi)或碳化鈦鋁(TiAlC)之單層、或兩個或兩個以上彼等材料之多層。對於n通道鰭式場效電晶體，氮化鉭(TaN)、碳化鉭鋁(TaAlC)、氮化鈦(TiN)、碳化鈦(TiC)、鈷(Co)、鋁化鈦(TiAl)、鈦化鉿(HfTi)、矽化鈦(TiSi)及矽化鉭(TaSi)之一或多者用作功函數調整層；及對於p通道鰭式場效電晶體，碳化鈦鋁(TiAlC)、鋁(Al)、鋁化鈦(TiAl)、氮化鉭(TaN)、碳化鉭鋁(TaAlC)、氮化鈦(TiN)、碳化鈦(TiC)及鈷(Co)之一或多者用作功函數調整層。
可為場效電晶體之類型(p或n)及操作電壓選擇功函數調整金屬層110之厚度及材料。當依據閘極間隙90之深寬比功函數調整金屬層110之厚度較小時，功函數調整金屬層110可共形地形成於閘極間隙90之底部及側面上，閘極介電層100在其上形成，以使得不使用功函數調整金屬層110充填閘 極間隙90，如第12圖中繪示。當依據閘極間隙90之深寬比功函數調整金屬層110之厚度較大時，功函數調整金屬層110充填在其上形成閘極介電層100之閘極間隙90。
隨後，負電容場效電晶體之第一閘極電極204(也可稱為內部閘極)及常規場效電晶體之金屬閘極電極的第一導電層115形成於功函數調整金屬層110上，在第13A圖及第13B圖中繪示。第13B圖為對應於第13A圖之線段Y1-Y1截取之剖視圖。第一導電層115充填閘極間隙90，及可形成於絕緣結構上。
第一導電層115之導電材料包含選自一群組中之一或多個材料，此群組包含鎢(W)、銅(Cu)、鈦(Ti)、銀(Ag)、鋁(Al)、鋁化鈦(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮矽化鉭(TaSiN)、錳(Mn)、鈷(Co)、鈀(Pd)、鎳(Ni)、錸(Re)、銥(Ir)、釕(Ru)、鉑(Pt)、Zr、氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、釕(Ru)、諸如鈦鋁合金(Ti-Al)、釕鉭合金(Ru-Ta)、釕鋯合金(Ru-Zr)、鉑鈦合金(Pt-Ti)、鈷鎳合金(Co-Ni)之合金，氮化鎢(WNx)、氮化鈦(TiNx)、氮化鉬(MoNx)、氮化鉭(TaNx)及氮矽化鉭(TaSixNy)。在一個實施方式中，鎢(W)用作第一導電層115。於一些實施方式中，第一導電層115可使用諸如原子層沉積、化學氣相沉積製程、物理氣相沉積製程、電鍍或其組合之適宜製程而形成。
隨後，執行諸如化學機械研磨(Chemical-Mechanical Planarization,CMP)製程之平坦化 製程以移除多餘材料，如第14圖中繪示。藉由此操作，形成常規場效電晶體之金屬閘極結構(除閘極覆蓋絕緣層之外)。
隨後，如第15A圖中繪示，藉由遮罩層95覆蓋常規場效電晶體之結構，及藉由使用蝕刻操作將負電容場效電晶體之第一導電層115、功函數調整金屬層110及閘極介電層100凹陷，進而如第15A圖及第15B圖中繪示形成凹陷之閘極間隙92。第15B圖為對應於第15A圖之線段Y1-Y1截取之剖視圖。遮罩層95可為光致抗蝕圖案或硬遮罩圖案。
於一些實施方式中，剩餘第一導電層115距離鰭片結構20(見第13A圖)之上部24(亦可稱為通道)之高度H11實質上位於自約5奈米(nm)至約50奈米(nm)之範圍中。在某些實施方式中，由於不同之蝕刻速率，蝕刻功函數調整金屬層110多於第一導電層115，及剩餘第一導電層115自功函數調整金屬層110突出。在某些實施方式中，不蝕刻閘極介電層100。在凹陷蝕刻之後，移除遮罩層95。
隨後，鐵電層120、導電襯墊層125及第二導電層130順序地形成於凹陷之閘極間隙92中，如第16A圖及第16B圖中繪示。第16B圖為對應於第16A圖之線段Y1-Y1截取之剖視圖。
鐵電層120係由選自一群組中之一或多個材料組成，此群組包含氧化鉛鍺(Pb3Ge5O11,PGO)、鋯鈦酸鉛(lead zirconate titanate,PZT)、氧化鍶鉍鉭(SrBi2Ta2O9,SBT或SBTO)、氧化鍶硼(SrB4O7,SBO)、氧化鍶鉍鉭鈮(SraBibTacNbdOx,SBTN)、氧化鍶鈦(SrTiO3,STO)、氧化鉭 鈦(BaTiO3,BTO)、氧化鈦鉍鑭((BixLay)Ti3O12,BLT)、氧化鑭鎳(LaNiO3,LNO)、氧化釔錳(YMnO3)、氧化鋯(ZrO2)、矽酸鋯(zirconium silicate)、矽氧化鋯鋁(ZrAlSiO)、氧化鉿(HfO2)、氧化鉿鋯(HfZrO2)、矽酸鉿(hafnium silicate)、氧化鉿鋁(HfAlO)、氧化鑭鋁(LaAlO)、氧化鑭(lanthanum oxide)、摻雜有矽氧化矽鉿Si(HfSiOx)之氧化鉿(HfO2)以及氧化鉭(Ta2O5)。於一些實施方式中，氧化鉛鋯鈦(PbZr0.5Ti0.5O)或氧化鉿鋯(Hf0.5Zr0.5O2)用作鐵電層120。
於一些實施方式中，鐵電層120之厚度實質上位於自約1奈米(nm)至約20奈米(nm)之範圍中，及可藉由諸如原子層沉積或化學氣相沉積製程之適宜製程而形成。如在第16B圖中繪示，於一些實施方式中，鐵電層120共形地形成。
導電襯墊層125為第二導電層130之黏合層，及例如由鈦(Ti)、鉭(Ta)、氮化鈦(TiN)及/或氮化鉭(TaN)組成。於一些實施方式中，導電襯墊層125之厚度實質上位於自約0.5奈米(nm)至約10奈米(nm)之範圍中，及可藉由諸如原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程、電鍍或其組合之適宜製程而形成。如在第16B圖中繪示，於一些實施方式中，導電襯墊層125共形地形成。
第二導電層130由與第一導電層115相同之材料或類似材料組成，且可使用諸如原子層沉積、化學氣相沉積製程、物理氣相沉積製程、電鍍或其組合之適宜製程而形成。在一個實施方式中，鎢(W)用作第二導電層130。
在第二導電層130之後，執行退火操作，進而將鐵電層之相自多晶結構變換至晶體結構，例如，呈現鐵電性之正斜方晶結構。於一些實施方式中，退火操作包含快速熱退火(RTA)，其在實質上位於約400℃與約900℃之間的溫度下執行。
隨後，執行諸如化學機械研磨製程之平坦化製程以移除多餘材料，如在第17A圖及第17B圖中繪示。第17B圖為對應於第17A之線段Y1-Y1截取之剖視圖。藉由此操作，暴露閘極側壁間隙壁48、蝕刻停止層62及附加介電層72之上部。常規場效電晶體區域中形成之鐵電層120及導電襯墊層125藉由平坦化操作而移除。
隨後，執行凹陷蝕刻操作，進而減少負電容鰭式場效電晶體之閘極結構之高度及常規場效電晶體之閘極結構的高度，及形成第二經凹陷之閘極間隙94，如第18A圖及第18B圖中繪示。
另外，如在第19A圖及第19B圖中繪示之凹陷蝕刻操作，閘極覆蓋層140形成於第二經凹陷之閘極間隙94中以在後續製程期間保護閘極電極。於一些實施方式中，閘極覆蓋層140包含氧化矽(SiO2)、碳氮化矽(SiCN)、氮氧化矽(SiON)、氮化矽(SiN)、氮化鋁(Al2O3)、氮化鑭(La2O3)、或其組合等，但亦可使用其他適宜介電膜。可使用例如化學氣相沉積製程、物理氣相沉積製程、旋塗玻璃等形成閘極覆蓋層140。可使用其他適宜處理步驟。可執行諸如化學機械研磨製程之平坦化製程以移除多餘材料。於一些實施方式中，在平坦 化製程期間，亦移除附加介電層72，如第19A圖及第19B圖中繪示。於一些實施方式中，在平坦化製程之後，閘極覆蓋層140之厚度實質上位於自約5奈米(nm)至約50奈米(nm)之範圍中。
第20A圖繪示依據本揭露之一些實施方式之半導體元件沿方向X截取的剖視圖。第20B圖繪示依據本揭露之一些實施方式之負電容鰭式場效電晶體部分沿方向Y截取的剖視圖，及第20C圖繪示依據本揭露之一些實施方式之常規鰭式場效電晶體部分沿方向Y的剖視圖。
如第20A圖中繪示，負電容鰭式場效電晶體部分包含藉由第二導電層130、導電襯墊層125、鐵電層120及第一導電層115形成之金屬-絕緣體-金屬結構，以及由第一導電層115、功函數調整金屬層110、閘極介電層100及鰭片結構20之上部24(亦可稱為通道)而形成之金屬氧化物半導體結構，而常規鰭式場效電晶體部分僅包含金屬氧化物半導體結構。
在負電容鰭式場效電晶體部分中，金屬-絕緣體-金屬結構之上表面大體上平坦，如第20B圖中繪示。換言之，閘極覆蓋層140(亦可為閘極覆蓋絕緣層)之底部大體上平坦，其意謂偏差小於1.0奈米(nm)。
鰭片結構20之上部24(亦可稱為通道)上之功函數調整金屬層110的厚度H21依據負電容場效電晶體之類型(傳導性類型及/或操作電壓)而變化。於一些實施方式中，鰭片結構20之上部24上之功函數調整金屬層110的厚度H21實質上位於自約0.5奈米(nm)至約20奈米(nm)之範圍中。於一些實施方式中，鰭片結構20之上部24上之第一導電層115的厚 度H22實質上位於自約5奈米(nm)至約50奈米(nm)之範圍中。於一些實施方式中，第一導電層115(也可稱為內部閘極)上之鐵電層120的厚度H23實質上位於自約2奈米(nm)至約20奈米(nm)之範圍中。於一些實施方式中，第一導電層115上之導電襯墊層125的厚度H24實質上位於自約0.5奈米(nm)至約10奈米(nm)之範圍中。於一些實施方式中，鰭片結構20之上部24上之第二導電層130的厚度H25實質上位於自約5奈米(nm)至約50奈米(nm)之範圍中。在某些實施方式中，厚度H22等於或大於厚度H25，及於其他實施方式中，厚度H22小於厚度H25。
於一些實施方式中，在常規鰭式場效電晶體部分中，鰭片結構20之上部24(亦可稱為通道)上之金屬閘極(第一導電層115及功函數調整金屬層110)的厚度H25實質上位於自約10奈米(nm)至約110奈米(nm)之範圍中。
如第20B圖及第20C圖中繪示，閘極介電層100及功函數調整金屬層110在具有薄中心部分及厚側面部分之方向Y橫截面中具有「U形」，及如第20A圖中繪示，閘極介電層100及功函數調整金屬層110在方向X之橫截面中在鄰近鰭片結構20(見第20A圖)之上部24之間及/或在閘極側壁間隙壁48與鰭片結構20之上部24之間具有「U形」。
另外，如在第20B圖中繪示，鐵電層120、導電襯墊層125及第二導電層130在方向Y之橫截面中具有「U形」；如第20A圖中繪示，鐵電層120、導電襯墊層125及第二導電 層130在閘極側壁間隙壁48之間，亦在方向X之橫截面中具有「U形」，儘管第20A圖繪示U形之僅一個尾部。
在形成與負電容場效電晶體之第二導電層130及與常規場效電晶體之第一導電層115直接接觸之閘極覆蓋層140之後，執行進一步互補式金屬氧化物半導體(Complementary Metal Oxide Semiconductor,CMOS)製程以形成諸如額外層間介電層、接觸/通孔、互連金屬層及鈍化層等之各特徵。
在如上文說明之本揭露中，半導體元件包含多個臨界電壓(Vth)電晶體，例如，n通道超低臨界電壓(N-uLVT)場效電晶體、n通道標準臨界電壓(N-SVT)場效電晶體、p通道標準臨界電壓(P-SVT)場效電晶體及p通道超低臨界電壓(P-uLVT)場效電晶體。於一些實施方式中，依據功函數調整金屬層之厚度，此等四個類型之場效電晶體之閘極具有不同結構。
第21A圖至第25D圖繪示依據本揭露之一些實施方式之繪示用於製造半導體元件的負電容鰭式場效電晶體部分的各階段的剖視圖。在第21A圖至第25D圖中，「A」圖繪示n通道超低臨界電壓場效電晶體之視圖，「B」圖繪示n通道標準臨界電壓場效電晶體之視圖，「C」圖繪示p通道標準臨界電壓場效電晶體之視圖，及「D」圖繪示p通道超低臨界電壓場效電晶體之視圖。在以下實施方式中可使用與關於第1圖至第20B圖描述之上述實施方式相同或類似的材料、配置、尺寸及/或製程，及其詳細說明可忽略。
第21A圖至第21D圖繪示在功函數調整金屬層110及第一導電層115藉由平坦化操作形成於閘極間隙90(見第10圖)中之後的剖視圖。比較n通道超低臨界電壓場效電晶體及n通道標準臨界電壓場效電晶體，n通道超低臨界電壓場效電晶體具有比n通道標準臨界電壓場效電晶體更薄之功函數調整金屬層110，如第21A圖及第21B圖中繪示。於一些實施方式中，n通道標準臨界電壓場效電晶體之功函數調整金屬層110完全地填充閘極間隙90，且因此沒有第二導電層130形成於此閘極間隙90中。比較p通道標準臨界電壓場效電晶體及p通道超低臨界電壓場效電晶體，p通道標準臨界電壓場效電晶體具有比p通道超低臨界電壓場效電晶體更厚之功函數調整金屬層110，如第21C圖及第21D圖中繪示。於一些實施方式中，p通道超低臨界電壓場效電晶體之功函數調整金屬層110完全地填充極間隙90，且因為沒有第一導電層115(例如，鎢(W))形成於此閘極間隙90中。
比較n通道超低臨界電壓場效電晶體及p通道超低臨界電壓場效電晶體，n通道超低臨界電壓場效電晶體具有比p通道超低臨界電壓場效電晶體更薄之功函數調整金屬層110，如第21A圖及第21D圖中繪示。於一些實施方式中，n通道超低臨界電壓場效電晶體之第一導電層115之容積小於p通道超低臨界電壓場效電晶體之第一導電層115之容積。舉例來說，於一些實施方式中，在沿方向Y之橫截面區域中，n通道超低臨界電壓場效電晶體之第一導電層115之區域為p通道超低臨界電壓場效電晶體之第一導電層115之區域的約70%或更 少。於其他實施方式中，n通道超低臨界電壓場效電晶體之第一導電層115之區域為p通道超低臨界電壓場效電晶體之第一導電層115之區域的約1%至約50%。
在功函數調整金屬層110及第一導電層115形成於閘極間隙90之後，如第22A圖至第22D圖中繪示，功函數調整金屬層110及/或第一導電層115藉由類似於第15A圖及第15B圖之操作得以凹陷，進而形成凹陷之閘極間隙92。
第23A圖至第24D圖繪示在鐵電層120及導電襯墊層125形成於經凹陷之功函數調整金屬層110及/或第一導電層115上之後的視圖。第23A圖至第23D圖繪示立體圖，第24A圖至第24D圖繪示沿方向X截取之剖視圖，及第25A圖至第25D圖繪示沿方向Y截取之剖視圖。
對於n通道標準臨界電壓場效電晶體及p通道標準臨界電壓場效電晶體，鐵電層120形成於功函數調整金屬層110上而無第一導電層115插入於其間。另外，導電襯墊層125形成於鐵電層120中。對於n通道超低臨界電壓場效電晶體及P通道超低臨界電壓場效電晶體，鐵電層120形成於功函數調整金屬層110及第一導電層115上。n通道超低臨界電壓場效電晶體之第一導電層115之數量小於p通道超低臨界電壓場效電晶體之第一導電層115之數量。
在全部四個場效電晶體中，因為功函數調整金屬層110及/或第一導電層115經凹陷以形成凹陷之閘極間隙92，其沿方向Y之寬度係藉由閘極側壁間隙壁48而界定，鐵電層120可在凹陷之閘極間隙92中共形地形成，無不完全地充填 凹陷之閘極間隙92。因此，在功函數調整金屬層110及/或第一導電層115之中心處之鐵電層120的厚度與全部四個場效電晶體大體上相同。
如第24A圖及第24D圖中繪示，功函數調整金屬層110可在鰭片結構20(見第20A圖)之上部24(亦可稱為通道)上共形地形成，形成U形橫截面，而在第24B圖及第24C圖中，功函數調整金屬層110完全地充填鰭片結構20之上部24之間的間隙。
另外，如第26A圖至第26D圖中繪示，執行關於第16A圖至第19B圖解釋之彼等操作相同或類似之操作，進而形成多個臨界電壓負電容場效電晶體之閘極結構。如上述說明，藉由鐵電層120、導電襯墊層125及第二導電層130形成之結構與n通道超低臨界電壓場效電晶體、N-SLV場效電晶體、P-SLV場效電晶體及p通道超低臨界電壓場效電晶體大體上相同。詳言之，如在第26A圖至第26D圖中繪示，鐵電層120、導電襯墊層125及第二導電層130在方向Y之橫截面中具有「U形」，及鐵電層120、導電襯墊層125及第二導電層130在閘極側壁間隙壁48之間，亦在方向X之橫截面中具有「U形」。另外，金屬-絕緣體-金屬結構之上表面大體上平坦，如在第26A圖至第26D圖中繪示。
第27A圖為對應於第26A之剖視圖，及第27B圖為對應於第26B圖及第26C圖之剖視圖。第20B圖對應於第26D圖。
在第27A圖中，在閘極介電層100與第一導電層115底部之間的鰭片結構20之上部24上的功函數調整金屬層110的厚度H31於一些實施方式中實質上位於自約5奈米(nm)至約20奈米(nm)之範圍中。於一些實施方式中，第一導電層115之厚度H32實質上位於約0.5奈米(nm)至約5奈米(nm)之範圍內。在第27B圖中，鰭片結構20之上部24上之功函數調整金屬層110的厚度H33於一些實施方式中實質上位於自約5奈米(nm)至約50奈米(nm)之範圍中。具有不同臨界電壓之不同場效電晶體具有不同之功函數調整金屬層110的厚度，因而第一導電層115(例如，鎢(W)、鈷(Co)、鎳(Ni)及/或銅(Cu))之量(容積)可變化(包含可為零)。
在上述實施方式中，使用鰭式場效電晶體。然而，上述技術可應用於平面類型場效電晶體或藉由閘極替換技術而形成之任一其他適宜電晶體。
應理解，本文無必要論述所有優勢，且沒有特定優勢對於所有實施方式或實例為必需，以及其他實施方式或實例可提供不同優勢。
舉例而言，在本揭露中，負電容場效電晶體藉由利用閘極替換技術而形成。在較低金屬氧化物半導體結構之材料/層形成於閘極間隙中之後，下部金屬氧化物半導體結構之材料層經凹陷以產生上部金屬-絕緣體-金屬結構之間隙。因此，鐵電材料層可在間隙中共形地形成，而不管具有各臨界電壓之場效電晶體之下部金屬氧化物半導體結構。另外，負電容 場效電晶體可使用額外一個光微影操作與常規場效電晶體一起形成，因而可最小化成本之增加。
上文概述若干實施例或實例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例或實例的相同目的及/或達成相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下進行本文的各種變化、替代及更改。

Claims (10)

  1. 一種半導體元件，包含：一第一通道區域，設置於一基板上，且沿著一第一方向延伸；以及一第一閘極結構，設置於該第一通道區域上，且包含：一閘極介電層，設置於該通道區域上；一下部導電閘極層，設置於該閘極介電層上；一鐵電材料層，設置於該下部導電閘極層上；複數個側壁間隙壁，接觸該閘極介電層以及該鐵電材料層；以及一上部導電閘極層，設置於該鐵電材料層上，且該鐵電材料層直接接觸該閘極介電層相對該基板的一最頂部位以及該下部閘極導電層，且沿著該第一方向具有一U形橫截面，且該U形橫截面具有一水平部位以及複數個垂直部位，該些垂直部位自該水平部位的複數個端部朝遠離該基板的一方向垂直地延伸。
  2. 如請求項1所述之半導體元件，其中該下部導電閘極層包含：一功函數調整材料層，設置於該閘極介電層上；以及一第一導電層，設置於該功函數調整材料層上，且該功函數調整材料層具有沿著該第一方向的一U形橫截面。
  3. 如請求項1所述之半導體元件，其中：該下部導電閘極層包含一功函數調整材料層，該功函數調整材料層設置於該閘極介電層上，且該下部導電閘極層不包含鎢(W)、鈷(Co)、鎳(Ni)以及銅(Cu)中的至少一者。
  4. 如請求項1所述之半導體元件，其中該上部導電閘極層包含：一導電襯墊層，設置於該鐵電材料層上；以及一第二導電層，設置於該導電襯墊層上，且該導電襯墊層具有沿著該第一方向的一U形橫截面。
  5. 如請求項1所述之半導體元件，其中該第一閘極結構進一步包含設置於該上部導電閘極層上之一閘極覆蓋絕緣層，且該閘極覆蓋絕緣層之一底部大體上平坦。
  6. 一種半導體元件，包含：一第一場效電晶體；以及一第二場效電晶體，其中該第一場效電晶體的一閘極結構包含：一第一閘極介電層，其材質為一介電材料；一第一導電層，其材質為一第一導電材料；一第二導電層，其材質為一第二導電材料；以及 一第一閘極覆蓋絕緣層，直接接觸該第一導電層以及該第二導電層，該第二場效電晶體的一閘極結構的結構不同於該第一場效電晶體的該閘極結構，且包含：一第二閘極介電層，其材質為該介電材料；一第三導電層，其材質為該第一導電材料；一鐵電材料層，設置於該第二閘極介電層以及該第三導電層上；一第四導電層，設置於該鐵電材料層上；以及一第二閘極覆蓋絕緣層，直接接觸該第一導電層以及該第四導電層。
  7. 如請求項6所述之半導體元件，其中：該第二場效電晶體的該閘極結構沿著一第一方向延伸，該鐵電材料層與該第二閘極介電層及該第三導電層直接接觸，並且具有沿著一第二方向的一U形橫截面，該第二方向相交於該第一方向，且該U形橫截面具有一水平部位以及複數個垂直部位，該些垂直部位自該水平部位的複數個端部朝遠離該基板的一方向垂直地延伸。
  8. 如請求項6所述之半導體元件，其中：該第二場效電晶體的該閘極結構沿著一第一方向延伸，該第二場效電晶體之該閘極結構進一步包含設置於該第三導電層及該鐵電材料層上之一第五導電層， 該第一場效電晶體的該閘極結構的該第一導電層以及該第二場效電晶體的該閘極結構的該第三導電層中的任一者具有沿著一第二方向的一U形橫截面，該第二方向相交於該第一方向，且該U形橫截面具有一水平部位以及複數個垂直部位，該些垂直部位自該水平部位的複數個端部朝遠離該基板的一方向垂直地延伸。
  9. 如請求項6所述之半導體元件，其中：該第二場效電晶體的該閘極結構沿著一第一方向延伸，該第四導電層包含：一導電襯墊層，設置於該鐵電材料層上；以及一上部導電層，設置於該導電襯墊層上，且該導電襯墊層具有沿著一第二方向的一U形橫截面，該第二方向相交於該第一方向，該U形橫截面具有一水平部位以及複數個垂直部位，該些垂直部位自該水平部位的複數個端部朝遠離該基板的一方向垂直地延伸。
  10. 一種半導體元件製造方法，該方法包含：形成一鰭式場效電晶體結構，該鰭式場效電晶體結構具有一鰭片結構以及一虛設閘極結構，該鰭片結構包含一通道區域，且該虛設閘極結構設置於該通道區域上；移除該虛設閘極結構，進而形成一閘極間隙；在該通道區域上之該閘極間隙中形成一閘極介電層；在該閘極介電層上形成一下部閘極層； 將該閘極介電層及該下部閘極層凹陷，進而形成一凹陷之閘極間隙；形成一鐵電材料層在該凹陷之閘極間隙中凹陷之該閘極介電層以及凹陷之該下部閘極層上；以及形成一上部閘極層在該鐵電材料層上。
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