CN117810227A - 半导体装置及其制造方法 - Google Patents

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金仅祐
金完敦
姜泫宇
李贤培
任廷赫
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Abstract

半导体装置包括：衬底，其包括有源图案；沟道图案和源极/漏极图案，沟道图案和源极/漏极图案位于有源图案上，其中，沟道图案连接至源极/漏极图案；栅电极，其位于沟道图案上；以及栅极接触件，其连接至栅电极的顶表面，其中，栅极接触件包括与栅电极的顶表面直接接触的封盖层和位于封盖层上的金属层，其中封盖层和金属层包括相同的金属，金属层中的氧的浓度在约2at％至约10at％之间的范围内，并且封盖层中的氧的最大浓度在约15at％至约30at％之间的范围内。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请要求于2022年9月30日在韩国知识产权局提交的韩国专利申请No.10-2022-0125572的优先权，其主题以引用方式全文并入本文中。
技术领域
本发明构思涉及半导体装置及其制造方法。更具体地，本发明构思涉及包括至少一个场效应晶体管(FET)的半导体装置及其制造方法。
背景技术
半导体装置通常包括(一个或多个)集成电路，(一个或多个)集成电路包括金属氧化物半导体场效应晶体管(MOSFET)。随着半导体装置的相应物理尺寸已经减小，以及随着定义半导体装置的设计规则已经相应减小，组成的MOSFET的尺寸也已经愈加缩小。不幸的是，MOSFET的持续缩小往往使半导体装置的各种工作特性劣化。因此，已经进行了各种研究来开发制造半导体装置的方法，该半导体装置在克服半导体装置的元件和组件的密集集成所固有的限制的同时表现出优越的性能。
发明内容
本发明构思的一些实施例提供了表现出改进的电特性的半导体装置。本发明构思的其它实施例提供了制造表现出改进的电特性的半导体装置的方法。
根据本发明构思的一些实施例，一种半导体装置可以包括：衬底，其包括有源图案；沟道图案和源极/漏极图案，沟道图案和源极/漏极图案位于有源图案上，其中，沟道图案连接至源极/漏极图案；栅电极，其位于沟道图案上；以及栅极接触件，其连接至栅电极的顶表面，其中栅极接触件包括封盖层和金属层，封盖层与栅电极的顶表面直接接触，金属层位于封盖层上，其中，封盖层和金属层包括相同的金属，金属层中的氧的浓度在约2at％至约10at％之间的范围内，并且封盖层中的氧的最大浓度在约15at％至约30at％之间的范围内。
根据本发明构思的一些实施例，一种半导体装置可以包括：衬底，其包括有源图案；沟道图案和源极/漏极图案，沟道图案和源极/漏极图案位于有源图案上，其中，沟道图案连接至源极/漏极图案；栅电极，其位于沟道图案上；以及栅极接触件，其连接至栅电极的顶表面，其中，栅极接触件与栅电极之间的界面处的氧的浓度在约15at％至约30at％之间的范围内，并且栅极接触件的平均晶粒尺寸在约至约/>之间的范围内。
根据本发明构思的一些实施例，一种半导体装置可以包括：衬底，其包括PMOSFET区域和NMOSFET区域；第一有源图案和第二有源图案，第一有源图案位于PMOSFET区域上，第二有源图案位于NMOSFET区域上；第一沟道图案和第一源极/漏极图案，第一沟道图案和第一源极/漏极图案位于第一有源图案上；第二沟道图案和第二源极/漏极图案，第二沟道图案和第二源极/漏极图案位于第二有源图案上；栅电极，其位于第一沟道图案和第二沟道图案上；栅极电介质层，其位于栅电极与第一沟道图案和第二沟道图案之间；栅极间隔件，其位于栅电极的侧壁上；栅极封盖图案，其位于栅电极的顶表面上；栅极切割图案，其穿透栅电极；层间电介质层，其位于栅极封盖图案和栅极切割图案上；栅极接触件，其穿透层间电介质层和栅极封盖图案，并且连接至栅电极的顶表面；第一金属层，其位于层间电介质层上，第一金属层包括电源线和第一布线，电源线与栅极切割图案竖直地重叠，第一布线连接至栅极接触件；以及第二金属层，其位于第一金属层上，其中，第二金属层包括第二布线，第二布线电连接至第一金属层，栅极接触件包括钼，并且栅极接触件中的钼的平均晶粒尺寸在约至约/>之间的范围内。
根据本发明构思的一些实施例，一种制造半导体装置的方法可以包括：在衬底上形成有源图案；在有源图案上形成牺牲图案；在牺牲图案的一侧上形成源极/漏极图案；形成覆盖牺牲图案和源极/漏极图案的层间电介质层；用栅电极替代牺牲图案；形成穿透层间电介质层并且暴露栅电极的顶表面的接触孔；使用不含氧原子的第一金属前体来在接触孔中形成封盖层；以及使用包括氧原子的第二金属前体来在封盖层上形成金属层。
附图说明
在考虑以下详细描述以及附图的情况下，可以更好地理解本发明构思的优点、益处和特征以及制造和使用，在附图中：
图1、图2和图3分别是示出根据本发明构思的实施例的半导体装置的逻辑单元的平面(或俯视)图；
图4是示出根据本发明构思的实施例的半导体装置的平面图；
图5A、图5B、图5C和图5D是分别沿着图4的线A-A’、B-B’、C-C’和D-D’截取的相关截面图；
图6是进一步示出图5A中指示的区域“M”的放大图；
图7A、图7B、图8A、图8B、图9A、图9B、图9C、图9D、图10A、图10B、图10C、图10D、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图13A、图13B、图13C、图13D、图14A、图14B、图14C和图14D(在下文中统称为“图7A至图14D”)是在一个示例中示出根据本发明构思的实施例的制造半导体装置的方法的各种相关截面图；
图15、图16和图17分别是进一步示出图14A中指示的区域“M”的放大截面图；
图18A、图18B和图18C分别是进一步示出图5A中指示的区域“M”的放大截面图；以及
图19A、图19B、图19C和图19D是沿着图4的线A-A’、B-B’、C-C’和D-D’截取的截面图。
具体实施方式
图1、图2和图3是示出根据本发明构思的实施例的半导体装置的逻辑单元的概念平面图。
图1示出了单高度单元SHC。单高度单元SHC可以包括衬底100以及位于衬底100上的第一电源线M1_R1和第二电源线M1_R2。第一电源线M1_R1可以是提供电源电压(例如，漏极电压VDD)的路径。第二电源线M1_R2可以是提供接地电压(例如，源极电压VSS)的路径。
单高度单元SHC可以被限定在第一电源线M1_R1和第二电源线M1_R2之间。单高度单元SHC可以包括单个P型金属氧化物半导体(MOS)场效应晶体管(FET)(PMOSFET)区域PR和单个N型MOS FET(NMOSFET)区域NR。例如，单高度单元SHC可以具有设置在第一电源线M1_R1和第二电源线M1_R2之间的互补金属氧化物半导体(CMOS)结构。
PMOSFET区域PR和NMOSFET区域NR中的每一个可以在第一方向D1上具有第一宽度W1。可以关于单高度单元SHC在第一方向D1上的长度限定第一高度HE1。第一高度HE1可以与第一电源线M1_R1和第二电源线M1_R2之间的距离(例如，间距)基本上相同。
单高度单元SHC可以构成一个逻辑单元。在此上下文中，术语“逻辑单元”表示能够执行特定逻辑功能的逻辑装置(例如，与、或、异或、异或非、或反相器)。逻辑单元可以不同地包括(一个或多个)晶体管和用于连接(一个或多个)晶体管的相关布线。
图2示出了双高度单元DHC。双高度单元DHC可以包括：衬底100以及第一电源线M1_R1、第二电源线M1_R2以及第三电源线M1_R3。在此，第一电源线M1_R1可以设置在第二电源线M1_R2和第三电源线M1_R3之间，其中，第三电源线M1_R3可以是连接至源极电压VSS的路径。
双高度单元DHC可以被限定在第二电源线M1_R2和第三电源线M1_R3之间。双高度单元DHC可以包括第一PMOSFET区域PR1、第二PMOSFET区域PR2、第一NMOSFET区域NR1和第二NMOSFET区域NR2。
第一NMOSFET区域NR1可以与第二电源线M1_R2相邻。第二NMOSFET区域NR2可以与第三电源线M1_R3相邻。第一PMOSFET区域PR1和第二PMOSFET区域PR2可以与第一电源线M1_R1相邻。第一电源线M1_R1可以设置在第一PMOSFET区域PR1和第二PMOSFET区域PR2之间。
可以关于双高度单元DHC在第一方向D1上的长度限定第二高度HE2。第二高度HE2可以是图1的第一高度HE1的大约两倍。双高度单元DHC的第一PMOSFET区域PR1和第二PMOSFET区域PR2可以共同地作为单个PMOSFET区域操作。
因此，双高度单元DHC可以具有沟道尺寸大于图1的单高度单元SHC中包括的PMOS晶体管的沟道尺寸的PMOS晶体管。例如，包括在双高度单元DHC中的PMOS晶体管的沟道尺寸可以是包括在单高度单元SHC中的PMOS晶体管的沟道尺寸的约两倍。
考虑到前述内容，双高度单元DHC可以以比单高度单元SHC的操作速度更快的速度操作。在一些实施例中，在图2中示出的双高度单元DHC可被称为多高度单元。然而，本领域技术人员将理解的是，术语多高度单元还可以涵盖单元高度是单高度单元SHC的单元高度的大约三倍的三高度单元。
参照图3，衬底100可以包括第一单高度单元SHC1、第二单高度单元SHC2和双高度单元DHC。在图3示出的示例中，假设SHC1、SHC2和DHC在第一方向D1和第二方向D2上二维地设置。第一单高度单元SHC1可以设置在第一电源线M1_R1和第二电源线M1_R2之间。第二单高度单元SHC2可以设置在第一电源线M1_R1和第三电源线M1_R3之间。第二单高度单元SHC2可以在第一方向D1上与第一单高度单元SHC1相邻。
双高度单元DHC可以设置在第二电源线M1_R2和第三电源线M1_R3之间。双高度单元DHC可以在第二方向D2上与第一单高度单元SHC1和第二单高度单元SHC2相邻。
分离结构DB可以设置在第一单高度单元SHC1和双高度单元DHC之间以及第二单高度单元SHC2与双高度单元DHC之间。分离结构DB可以被用于将双高度单元DHC的有源区域与第一单高度单元SHC1和第二单高度单元SHC2中的每一个的有源区域电分离。
图4是示出根据本发明构思的实施例的半导体装置的平面图；图5A、图5B、图5C和图5D是分别沿着图4的线A-A’、B-B’、C-C’和D-D’截取的截面图；并且图6是进一步示出在图5A中指示的区域“M”的放大截面图。在此，图4、图5A、图5B、图5C和图5D的半导体装置被呈现为图3的第一单高度单元SHC1和第二单高度单元SHC2的一个示例。
参照图4、图5A、图5B、图5C和图5D，第一单高度单元SHC1和第二单高度单元SHC2设置在衬底100上。第一单高度单元SHC1和第二单高度单元SHC2中的每一个可以不同地包括完全地或部分地形成逻辑电路的逻辑晶体管。衬底100可以是化合物半导体衬底或包括硅、锗和硅锗中的至少一种的半导体衬底。在一些实施例中，衬底100可以是硅衬底。
衬底100可以具有第一PMOSFET区域PR1、第二PMOSFET区域PR2、第一NMOSFET区域NR1、以及第二NMOSFET区域NR2。第一PMOSFET区域PR1、第二PMOSFET区域PR2、第一NMOSFET区域NR1、以及第二NMOSFET区域NR2中的每一个可以在第二方向D2上延伸。第一单高度单元SHC1可以包括第一NMOSFET区域NR1和第一PMOSFET区域PR1，并且第二单高度单元SHC2可以包括第二PMOSFET区域PR2和第二NMOSFET区域NR2。
第一有源图案AP1和第二有源图案AP2可以被形成在衬底100的上部上的沟槽TR限定。第一有源图案AP1可以设置在第一PMOSFET区域PR1和第二PMOSFET区域PR2中的每一个上。第二有源图案AP2可以设置在第一NMOSFET区域NR1和第二NMOSFET区域NR2中的每一个上。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上延伸。第一有源图案AP1和第二有源图案AP2可以从衬底100竖直地突出。
沟槽TR可以填充有器件隔离层ST(例如，氧化硅)。器件隔离层ST可以不覆盖第一沟道图案CH1和第二沟道图案CH2中的任何一个，如将在下文中以一些额外的细节描述的。
第一沟道图案CH1可以设置在第一有源图案AP1上。第二沟道图案CH2可以设置在第二有源图案AP2上。第一沟道图案CH1和第二沟道图案CH2中的每一个可以包括顺序地堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以在第三(或竖直)方向D3上间隔开。
第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个可以包括硅(Si)、锗(Ge)和/或硅锗(SiGe)。例如，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个可以包括晶体硅。在一些实施例中，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以是堆叠的纳米片。
多个第一源极/漏极图案SD1可以设置在第一有源图案AP1上。多个第一凹陷RS1可以形成在第一有源图案AP1的上部上。第一源极/漏极图案SD1可以相应地设置在第一凹陷RS1中。第一源极/漏极图案SD1可以是具有第一导电类型(例如，P型)的杂质区域。第一沟道图案CH1可以插入在一对第一源极/漏极图案SD1之间。例如，一对第一源极/漏极图案SD1可以通过堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3彼此连接。
多个第二源极/漏极图案SD2可以设置在第二有源图案AP2上。多个第二凹陷RS2可以形成在第二有源图案AP2的上部上。第二源极/漏极图案SD2可以相应地设置在第二凹陷RS2中。第二源极/漏极图案SD2可以是具有第二导电类型(例如，N型)的杂质区域。第二沟道图案CH2可以插入在一对第二源极/漏极图案SD2之间。例如，一对第二源极/漏极图案SD2可以通过堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3彼此连接。
第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是使用选择性外延生长(SEG)工艺形成的外延图案。例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每一个可以具有设置在高于第三半导体图案SP3的顶表面的水平处的顶表面。(在此上下文中，术语“水平”表示通常在竖直方向上相对于另一任意选择的表面进行的测量)。又例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的至少一个可以具有位于与第三半导体图案SP3的顶表面的水平基本上相同的水平处的顶表面。
第一源极/漏极图案SD1可以包括其晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如SiGe)。因此，一对第一源极/漏极图案SD1可以向第一沟道图案CH1提供压应力。第二源极/漏极图案SD2可以包括与衬底100的半导体元素相同的半导体元素(例如，Si)。
第一源极/漏极图案SD1中的每一个可以包括缓冲层BFL和位于缓冲层BFL上的主层MAL。
参照图5A，将描述第一源极/漏极图案SD1在第二方向D2上的截面。
缓冲层BFL可以覆盖第一凹陷RS1的内壁。在一些实施例中，缓冲层BFL的厚度可以在从其下部朝向其上部的方向上减小。例如，位于第一凹陷RS1的底部上的缓冲层BFL在第三方向D3上的厚度可以大于位于第一凹陷RS1的上部上的缓冲层BFL在第二方向D2上的厚度。缓冲层BFL可以具有沿着第一凹陷RS1的轮廓的“U”形。
缓冲层BFL可以占据第一凹陷RS1的一部分，并且主层MAL可以填充第一凹陷RS1的未被占据的部分的几乎全部。主层MAL可以具有大于缓冲层BFL的体积的体积。例如，主层MAL的体积与第一源极/漏极图案SD1的总体积之比可以大于缓冲层BFL的体积与第一源极/漏极图案SD1的总体积之比。
缓冲层BFL和主层MAL中的每一个可以包括硅锗(SiGe)。例如，缓冲层BFL可以包含锗(Ge)，尽管浓度相对低。可替换地，缓冲层BFL可以不包括锗(Ge)，但是可以基本上只包括硅(Si)。缓冲层BFL的锗浓度可以在约0原子百分比(at％)至约10at％的范围内。例如，缓冲层BFL的锗浓度可以在约2at％至约8at％的范围内。
相反，主层MAl可以包含相对高浓度的锗(Ge)。例如，主层MAL的锗浓度可以在约30at％至约70at％的范围内。主层MAL的锗浓度可以沿着第三方向D3增加。例如，与缓冲层BFL相邻的主层MAL可以具有约40at％的锗浓度，并且主层MAL的上部可以具有约60at％的锗浓度。
缓冲层BFL和主层MAL中的每一个可以包括导致第一源极/漏极图案SD1呈现P型导电性的一种或多种杂质(例如，硼、镓和铟)。例如，缓冲层BFL和主层MAL中的每一个可以具有在约1E18原子/cm3至约5E22原子/cm3的范围内的杂质浓度。然而，主层MAL的杂质浓度可以大于缓冲层BFL的杂质浓度。
缓冲层BFL可以防止主层MAL和衬底100(或第一有源图案AP1)之间的堆垛层错以及主层MAL和第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3之间的堆垛层错。堆垛层错的发生可以增加沟道电阻。堆垛层错可能容易地发生在第一凹陷RS1的底部。因此，可以优选的是邻近第一凹陷RS1的底部的缓冲层BFL应该具有相对较大的厚度以防止堆垛层错。
用栅电极GE的第一内部电极PO1、第二内部电极PO2和第三内部电极PO3替代牺牲层SAL的同时，缓冲层BFL可以保护主层MAL，该过程将在下文中以一些额外的细节描述。例如，缓冲层BFL可以防止使用用于选择性地去除牺牲层SAL的一部分的蚀刻材料蚀刻主层MAL。
参照图4、图5A、图5B、图5C和图5D，栅电极GE可以被形成为在第一方向D1上延伸，同时跨过第一沟道图案CH1和第二沟道图案CH2。栅电极GE可以在第二方向D2上以第一间距布置。栅电极GE中的每一个可以与第一沟道图案CH1和第二沟道图案CH2竖直地重叠。
栅电极GE可以包括插入在第一半导体图案SP1和有源图案AP1或AP2之间的第一内部电极PO1、插入在第一半导体图案SP1和第二半导体图案SP2之间的第二内部电极PO2、插入在第二半导体图案SP2和第三半导体图案SP3之间的第三内部电极PO3、以及位于第三半导体图案SP3上的外部电极PO4。
参照图5A，在第一PMOSFET区域PR1上，栅电极GE可以在其第一内部电极PO1处、第二内部电极PO2处和第三内部电极PO3处具有不同的宽度。例如，第三内部电极PO3在第二方向D2上的最大宽度可以大于第二内部电极PO2在第二方向D2上的最大宽度。第一内部电极PO1在第二方向D2上的最大宽度可以大于第三内部电极PO3在第二方向D2上的最大宽度。
参照图5D，栅电极GE可以设置在第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个的顶表面TS、底表面BS和相对侧壁SW上。例如，在一些实施例中，晶体管可以是三维FET(例如，多桥沟道(MBC)FET或全环绕栅极(GAA)FET)，其中栅电极GE三维地围绕第一沟道图案CH1和第二沟道图案CH2。
在一些实施例中，第一单高度单元SHC1可以包括第一边界BD1和相对的第二边界BD2，其中第一边界BD1和第二边界BD2在第一方向D1上延伸。第一单高度单元SHC1可以包括第三边界BD3和相对的第四边界BD4，其中第三边界BD3和第四边界BD4在第二方向D2上延伸。
栅极切割图案CT可以设置在第一单高度单元SHC1和第二单高度单元SHC2中的每一个在第二方向D2上的边界上。例如，栅极切割图案CT可以设置在第一单高度单元SHC1的第三边界BD3和第四边界BD4上。栅极切割图案CT可以沿着第三边界BD3以第一间距布置。栅极切割图案CT可以沿着第四边界BD4以第一间距布置。位于第三边界BD3和第四边界BD4上的栅极切割图案CT可以被设置为与栅电极GE相应地重叠。栅极切割图案CT可以包括电介质材料，诸如氧化硅层、氮化硅层或它们的组合。
栅极切割图案CT可以将位于第一单高度单元SHC1上的栅电极GE与位于第二单高度单元SHC2上的栅电极GE分离。栅极切割图案CT可以插入在位于第一单高度单元SHC1上的栅电极GE与位于第二单高度单元SHC2上的栅电极GE之间，这些栅电极GE在第一方向D1上对准。例如，栅极切割图案CT可以将在第一方向D1上延伸的栅电极GE分割成多个栅电极GE。
一对栅极间隔件GS可以设置在栅电极GE中的每一个的相对侧壁上。栅极间隔件GS可以沿着栅电极GE在第一方向D1上延伸。栅极间隔件GS可以具有高于栅电极GE的顶表面的顶表面。栅极间隔件GS的顶表面可以与第一层间电介质层110的顶表面共面，如将在下文中以一些额外的细节描述的。在一些实施例中，栅极间隔件GS可以包括SiCN、SiCON和SiN中的至少一种。在其它实施例中，栅极间隔件GS可以包括由SiCN、SiCON和SiN中的至少两种形成的多层。
栅极封盖图案GP可以设置在栅电极GE上。栅极封盖图案GP可以沿着栅电极GE在第一方向D1上延伸。栅极封盖图案GP可以包括相对于第一层间电介质层110和第二层间电介质层120具有蚀刻选择性的材料，如在下文中以一些额外的细节描述的。例如，栅极封盖图案GP可以包括SiON、SiCN、SiCON和SiN中的至少一种。
栅极电介质层GI可以插入在栅电极GE和第一沟道图案CH1之间以及栅电极GE和第二沟道图案CH2之间。栅极电介质层GI可以覆盖第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个的顶表面TS、底表面BS和相对侧壁SW。栅极电介质层GI可以覆盖位于栅电极GE下方的器件隔离层ST的顶表面。
在一些实施例中，栅极电介质层GI可以包括氧化硅层、氮氧化硅层和高k电介质层中的至少一种。高k电介质层可以包括具有大于氧化硅层的介电常数的介电常数的高k电介质材料。例如，高k电介质材料可以包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌锌酸铅中的至少一种。
可替换地，根据本发明构思的实施例的半导体装置可以包括使用负电容器的负电容FET。例如，栅极电介质层GI可以包括表现出铁电特性的铁电材料层和表现出顺电特性的顺电材料层。
铁电材料层可以具有负电容，并且顺电材料层可以具有正电容。例如，当两个或更多个电容器串联连接并且每个电容器具有正电容时，总电容可以被减小到小于串联连接的电容器中的每一个的电容。相反，当两个或更多个串联连接的电容器中的至少一个具有负电容时，总电容可以具有大于串联连接的电容器中的每一个的电容的绝对值的正值。
当具有负电容的铁电材料层和具有正电容的顺电材料层串联连接时，串联连接的铁电材料层和顺电材料层的总电容可以增加。总电容的增加可以使包括铁电材料层的晶体管能够在室温下具有小于约60mV/十进位的亚阈值摆幅。
铁电材料层可以具有铁电特性。铁电材料层可以包括例如氧化铪、氧化铪锆、氧化钡锶钛和氧化铅锆钛中的至少一种。在此，氧化铪锆可以是其中氧化铪掺杂有锆(Zr)的材料。可替换地，氧化铪锆可以是包括铪(Hf)、锆(Zr)和氧(O)的化合物。
铁电材料层可以掺杂有一种或多种杂质，诸如铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)。包括在铁电材料层中的杂质的类型可以根据包括在铁电材料层中的铁电材料的性质而变化。
然而，如果铁电材料层包括氧化铪，则铁电材料层可以掺杂有钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)中的至少一种。在杂质是铝(Al)的情况下，铁电材料层可以包括约3at％至8at％的铝(例如，杂质的比率可以是铝与铪和铝之和的比率)。在杂质是硅(Si)的情况下，铁电材料层可以包括约2at％至10at％的硅。在杂质为钇(Y)的情况下，铁电材料层可以包括约2at％至10at％的钇。在杂质为钆(Gd)的情况下，铁电材料层可以包括约1at％至7at％的钆。并且在杂质为锆(Zr)的情况下，铁电材料层可以包括约50at％至80at％的锆。
顺电材料层可以具有顺电特性。顺电材料层可以包括例如氧化硅和高k金属氧化物中的至少一种。包括在顺电材料层中的金属氧化物可以包括例如氧化铪、氧化锆和氧化铝中的一种或多种，但是本发明构思不限于此。
铁电材料层和顺电材料层可以包括相同的材料。铁电材料层可以具有铁电特性，但是顺电材料层可以不具有铁电特性。例如，当铁电材料层和顺电材料层包括氧化铪时，包括在铁电材料层中的氧化铪的晶体结构可以不同于包括在顺电材料层中的氧化铪的晶体结构。
铁电材料层可以具有表现出铁电特性的厚度。铁电材料层的厚度可以在例如约0.5nm至约10nm的范围内，但是本发明构思不限于此。由于铁电材料具有它们自己的表现出铁电特性的临界厚度，因此铁电材料层的厚度可以取决于铁电材料。
例如，栅极电介质层GI可以包括单个铁电材料层。又例如，栅极电介质层GI可以包括多个间隔开的铁电材料层。栅极电介质层GI可以具有多个铁电材料层与多个顺电材料层交替地堆叠的堆叠结构。
参照图5B，内部间隔件IP可以设置在第一NMOSFET区域NR1和第二NMOSFET区域NR2上。例如，内部间隔件IP可以设置在第二有源图案AP2上。内部间隔件IP可以相应地插入在第二源极/漏极图案SD2和栅电极GE的第一内部电极PO1、第二内部电极PO2以及第三内部电极PO3之间。内部间隔件IP可以与第二源极/漏极图案SD2直接接触(例如，没有中间材料)。内部间隔件IP可以将第二源极/漏极图案SD2与栅电极GE的第一内部电极PO1、第二内部电极PO2以及第三内部电极PO3分离。
第一层间电介质层110可以设置在衬底100上。第一层间电介质层110可以覆盖栅极间隔件GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间电介质层110可以具有与栅极封盖图案GP的顶表面和栅极间隔件GS的顶表面基本上共面的顶表面。第一层间电介质层110可以在其上设置有覆盖栅极封盖图案GP的第二层间电介质层120。第三层间电介质层130可以设置在第二层间电介质层120上。第四层间电介质层140可以设置在第三层间电介质层130上。例如，第一层间电介质层110至第四层间电介质层140可以包括氧化硅层。
第一单高度单元SHC1和第二单高度单元SHC2中的每一个可以在相对侧上设置有在第二方向D2上彼此相对的一对分离结构DB。例如，一对分离结构DB可以相应地设置在第一单高度单元SHC1的第一边界BD1和第二边界BD2上。分离结构DB可以在第一方向D1上平行于栅电极GE延伸。分离结构DB和与其相邻的栅电极GE之间的间距可以与第一间距相同。
分离结构DB可以穿透第一层间电介质层110和第二层间电介质层120，并且可以延伸至第一有源图案AP1和第二有源图案AP2中。分离结构DB可以穿透第一有源图案AP1和第二有源图案AP2中的每一个的上部。分离结构DB可以将第一单高度单元SHC1和第二单高度单元SHC2中的每一个的有源区域与另一单元的有源区域电分离。
有源接触件AC可以被设置为穿透第一层间电介质层110和第二层间电介质层120，以与第一源极/漏极图案SD1和第二源极/漏极图案SD2电连接。一对有源接触件AC可以相应地设置在栅电极GE的相对侧上。有源接触件AC可以具有在第一方向D1上延伸的条形。
有源接触件AC可以是自对准接触件。例如，栅极封盖图案GP和栅极间隔件GS可以被用于以自对准方式形成有源接触件AC。有源接触件AC可以覆盖例如栅极间隔件GS的侧壁的至少一部分。尽管未示出，但是有源接触件AC可以覆盖栅极封盖图案GP的顶表面的一部分。
金属半导体化合物层SC(诸如硅化物层)可以插入在有源接触件AC和第一源极/漏极图案SD1之间以及有源接触件AC和第二源极/漏极图案SD2之间。有源接触件AC可以通过金属半导体化合物层SC电连接至第一源极/漏极图案SD1和第二源极/漏极图案SD2中的一者。例如，金属半导体化合物层SC可以包括硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的至少一种。
参照图5C，第一单高度单元SHC1上的至少一个有源接触件AC可以将第一PMOSFET区域PR1的第一源极/漏极图案SD1电连接至第一NMOSFET区域NR1的第二源极/漏极图案SD2。有源接触件AC可以在第一方向D1上从第一NMOSFET区域NR1的第二源极/漏极图案SD2延伸至第一PMOSFET区域PR1的第一源极/漏极图案SD1。
有源接触件AC可以包括势垒金属BM和势垒金属BM上的填充金属FM。除了填充金属FM的顶表面，势垒金属BM还可以基本上围绕填充金属FM的表面。填充金属FM可以包括例如钼、钨、钌、钴和钒中的至少一种。在一些实施例中，填充金属FM可以包括钼。势垒金属BM可以包括至少一个金属氮化物层，诸如氮化钛(TiN)层、氮化钽(TaN)层、氮化钨(WN)层、氮化镍(NiN)层、氮化钴(CoN)层和氮化铂(PtN)层。
栅极接触件GC可以被设置为穿透第三层间电介质层130、第二层间电介质层120和栅极封盖图案GP，以与栅电极GE电连接。第一单高度单元SHC1上的两个栅极接触件GC可以被设置为与第一PMOSFET区域PR1重叠。例如，第一单高度单元SHC1上的两个栅极接触件GC可以设置在第一有源图案AP1上。(例如，参见图5A)。
第一单高度单元SHC1上的一个栅极接触件GC可以被设置为与第一NMOSFET区域NR1重叠。例如，第一单高度单元SHC1上的一个栅极接触件GC可以设置在第二有源图案AP2上。(例如，参见图5B)。
栅极接触件GC可以自由地设置在栅电极GE上，而不受位置的限制。例如，第二单高度单元SHC2上的栅极接触件GC可以相应地设置在第二PMOSFET区域PR2、第二NMOSFET区域NR2、以及填充沟槽TR的器件隔离层ST上。(例如，参见图4)。
参照图5A和图5B，在一些实施例中，上电介质图案UIP可以填充有源接触件AC的上部，该上部与栅极接触件GC相邻。上电介质图案UIP可以具有低于栅极接触件GC的底表面的底表面。例如，上电介质图案UIP可以使与栅极接触件GC相邻的有源接触件AC具有低于栅极接触件GC的底表面的顶表面。因此，可以防止在栅极接触件GC和相邻的有源接触件AC之间形成电短路。
第一穿通件VI1可以设置在有源接触件AC上。第一穿通件VI1可以具有设置在与栅极接触件GC的顶表面的水平相同的水平处的顶表面。在一些实施例中，可以同时形成第一穿通件VI1和栅极接触件GC。第一穿通件VI1和栅极接触件GC可以包括相同的材料。
与有源接触件AC不同，栅极接触件GC可以不包括势垒金属。栅极接触件GC可以由诸如钼、钨、钌、钴和钒的单金属形成。在一些实施例中，栅极接触件GC可以包括钼。同样地，栅极接触件GC、第一穿通件VI1可以不包括势垒金属。第一穿通件VI1可以包括与栅极接触件GC的金属相同的金属。
第一金属层M1可以设置在第三层间电介质层130中。例如，第一金属层M1可以包括第一电源线M1_R1、第二电源线M1_R2、第三电源线M1_R3以及第一布线M1_I。第一金属层M1的线M1_R1、M1_R2、M1_R3和M1_I可以在第二方向D2上彼此平行地延伸。
例如，第一电源线M1_R1和第二电源线M1_R2可以相应地设置在第一单高度单元SHC1的第三边界BD3和第四边界BD4上。第一电源线M1_R1可以沿着第三边界BD3在第二方向D2上延伸。第二电源线M1_R2可以沿着第四边界BD4在第二方向D2上延伸。
第一金属层M1的第一布线M1_I可以沿着第一方向D1以第二间距布置。第二间距可以小于第一间距。第一布线M1_I中的每一条可以具有比第一电源线M1_R1、第二电源线M1_R2和第三电源线M1_R3中的每一条的线宽小的线宽。
第一穿通件VI1可以将有源接触件AC电连接至第一金属层M1的线M1_R1、M1_R2、M1_R3和M1_I中的一条。栅电极GE可以通过栅极接触件GC电连接至第一金属层M1的线M1_R1、M1_R2、M1_R3和M1_I中的一条。
可以使用单独的工艺形成第一金属层M1的前述线中的对应一条线以及其下方的第一穿通件VI1。例如，可以使用单镶嵌工艺各自形成第一金属层M1中的对应线以及其下方的第一穿通件VI1。在一些实施例中，可以采用亚20nm工艺来制造半导体装置。
第二金属层M2可以设置在第四层间电介质层140中。第二金属层M2可以包括多条第二布线M2_I。第二金属层M2的第二布线M2_I可以各自具有在第一方向D1上延伸的线形或条形。例如，第二布线M2_I可以在第一方向D1上彼此平行地延伸。
第二金属层M2还可以包括相应地设置在第二布线M2_I的下方的第二穿通件VI2。第一金属层M1中的对应线可以通过第二穿通件VI2电连接至第二金属层M2的相应的线。例如，可以使用双镶嵌工艺同时形成第二金属层M2的布线及其下方的第二穿通件VI2。
第一金属层M1和第二金属层M2可以具有包括相同或不同的导电材料的布线。例如，第一金属层M1和第二金属层M2可以具有包括至少一种金属(诸如铜、钌、铝、钨、钼和钴)的线。尽管未示出，但是可以在第四层间电介质层140上额外地堆叠其它金属层(例如，M3、M4、M5等)。堆叠的金属层中的每一个可以包括用于在单元之间走线的布线。
参照图6，将以一些额外的细节来描述栅电极GE和栅极接触件GC的特定细节。栅电极GE可以包括顺序地堆叠在栅极电介质层GI上的第一金属图案GMP1、第二金属图案GMP2、第三金属图案GMP3和填充金属图案LMP。
第一金属图案GMP1可以是插入在第二金属图案GMP2和栅极电介质层GI之间的封盖层。第一金属图案GMP1可以包括金属氮化物层。第一金属图案GMP1可以包括氮(N)和至少一种金属，诸如钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)。例如，第一金属图案GMP1可以包括TiN。
第二金属图案GMP2可以包括控制晶体管的阈值电压的第一功函数金属。第一功函数金属的成分可以被调整为实现晶体管的期望阈值电压。例如，第一功函数金属可以是其功函数相对低的N型功函数金属。
第二金属图案GMP2可以包括金属碳化物。第二金属图案GMP2可以包括掺杂有(或含有)硅和/或铝的金属碳化物。例如，第二金属图案GMP2可以包括掺铝碳化钛(TiAlC)、掺铝碳化钽(TaAlC)、掺铝碳化钒(VAlC)、掺硅碳化钛(TiSiC)和掺硅碳化钽(TaSiC)中的至少一种。
作为可能的示例，第二金属图案GMP2可以包括：(1)掺铝硅碳化钛(TiAlSiC)和掺铝硅碳化钽(TaAlSiC)中的至少一种；(2)掺铝钛(TiAl)；和(3)掺杂有硅和/或铝的金属氮化物(例如，掺铝氮化钛(TiAlN))。
可以通过控制诸如硅或铝的掺杂剂(或杂质)的浓度来改变第二金属图案GMP2的功函数。例如，第二金属图案GMP2中的杂质(例如，硅或铝)可以具有在约0.1at％至约25at％的范围内的浓度。
第三金属图案GMP3可以包括控制晶体管的阈值电压的第二功函数金属。第二功函数金属的成分可以被调整为实现晶体管的期望阈值电压。例如，第二功函数金属可以是具有相对高的功函数的P型功函数金属。
第三金属图案GMP3可以包括金属氮化物层。也就是说，第三金属图案GMP3可以包括氮(N)和至少一种金属，诸如钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)。例如，第三金属图案GMP3可以包括氮化钛(TiN)、氮化钽(TaN)、氮氧化钛(TiON)、氮化钛硅(TiSiN)、氮化钛铝(TiAlN)、氮化钨碳(WCN)和氮化钼(MoN)中的至少一种。
填充金属图案LMP可以设置在第三金属图案GMP3上。填充金属图案LMP可以具有小于第一金属图案GMP1至第三金属图案GMP3的电阻的电阻。例如，填充金属图案LMP可以包括至少一种低电阻金属，诸如铝(Al)、钨(W)、钛(Ti)和钽(Ta)。
考虑到例如栅电极GE在第二方向D2上的栅极长度或宽度，可以省略填充金属图案LMP。例如，当栅电极GE具有极短的栅极长度时，由于没有足够的空间填充填充金属图案LMP，因此可以省略填充金属图案LMP。
在一些实施例中，栅极间隔件GS可以包括位于外部电极PO4的侧壁上的第一间隔件GS1和位于第一间隔件GS1上的第二间隔件GS2。第一间隔件GS1和第二间隔件GS2中的每一个可以包括含硅的电介质材料。例如，第一间隔件GS1可以包括含硅的低k电介质材料(例如，SiCON)。第二间隔件GS2可以包括具有优良的抗蚀刻性的含硅的电介质材料(诸如，SiN)。当形成有源接触件AC时，第二间隔件GS2可以用作蚀刻停止层。可以使第二间隔件GS2以自对准的方式形成有源接触件AC。
栅极接触件GC可以直接连接(例如，没有中间材料)至栅电极GE的顶表面。栅极接触件GC可以包括封盖层CAL和金属层FML。封盖层CAL和金属层FML可以包括相同的金属(例如，钼)。因此，封盖层CAL和金属层FML可以一体化地连接以构成一个栅极接触件GC。在此，封盖层CAL与金属层FML之间的界面可以不是使用电子显微镜可检测到的。
在一些实施例中，可以使用原子层沉积(ALD)工艺来形成栅极接触件GC，该ALD工艺使用金属前体(precursor)。可以使用利用不含氧原子的第一金属前体(例如，MoCl5)的ALD工艺来形成封盖层CAL。可以使用利用包含氧原子的第二金属前体(例如，MoO2Cl2)的ALD工艺来形成金属层FML。可以通过分别使用第一金属前体和第二金属前体来沉积封盖层CAL和金属层FML，但是最后剩余的材料可以是钼。
包含氧原子的第二金属前体可以具有相对大的蒸气压，并且因此金属层可以被迅速地沉积。相反，包含氧原子的第二金属前体可以氧化栅电极GE的暴露的顶表面。因此，会在栅极接触件GC和栅电极GE的顶表面之间形成薄的氧化层，这会导致栅电极GE和栅极接触件GC之间的接触电阻增加。因此，所得的半导体装置可能遭受特定电特性的劣化。
不含氧原子的第一金属前体可以不氧化栅电极GE的暴露的顶表面，并且因此可以防止在栅电极GE和栅极接触件GC之间形成氧化层。然而，第一金属前体具有相对低的蒸气压，并且因此第一金属前体可能具有低沉积率的问题。
在一些实施例中，第一金属前体可以被用于形成与栅电极GE的顶表面直接接触的封盖层CAL。因此，可以防止在栅电极GE和栅极接触件GC之间形成氧化层。由于封盖层CAL形成为具有极小的厚度(例如，约2nm至约4nm)，因此可以解决第一金属前体的低沉积率。可以使用具有相对高的沉积率的第二金属前体来形成封盖层CAL上的金属层FML。因此，根据本发明构思的实施例的半导体装置可以表现出改进的电特性，并且还实现了高工艺效率。
图6还示出了基于栅极接触件GC中的深度的电子能量损失谱学(EELS)分析的结果。在研究栅极接触件GC中的氧(O)的原子分数时，金属层FML中的氧(O)可以具有第一浓度CCT1(例如，在约2at％至约10at％的范围内)。
封盖层CAL中的氧(O)的浓度可以增加。例如，氧(O)的浓度可以从金属层FML和封盖层CAL之间的界面ITF2开始增加。在封盖层CAL与栅电极GE之间的界面ITF1处，氧(O)可以具有最大浓度或第二浓度CCT2。第二浓度CCT2可以在约15at％至约30at％的范围内。氧原子可以从栅电极GE的暴露的顶表面扩散，并且由于该原因，氧(O)可以在封盖层CAL与栅电极GE之间的界面ITF1处具有最大浓度CCT2。
在假设使用包括氧的第二金属前体(例如，MoO2Cl2)而不使用封盖层CAL来形成直接位于栅电极GE上的栅极接触件GC的比较示例中，在栅极接触件GC和栅电极GE之间的界面ITF1处，氧(O)的最大浓度可以大于约50at％。因此，将在栅极接触件GC和栅电极GE之间明显地形成金属氧化层。
相反，本发明构思的实施例使用不含氧原子的第一金属前体(例如，MoCl5)来形成直接位于栅电极GE上的封盖层CAL，并且这导致在封盖层CAL和栅电极GE之间的界面ITF1处的氧(O)的最大浓度的值小于约30at％。因此，可以在栅极接触件GC和栅电极GE之间保持低电阻。
在研究栅极接触件GC中的钼的原子分数时，金属层FML中的钼(Mo)可以具有第三浓度CCT3。例如，第三浓度CCT3可以在约85at％至约95at％的范围内。此外，栅极接触件GC还可以包括诸如氯(Cl)原子的杂质。
在一些实施例中，钼或金属层FML可以包括第一晶体区CRS1和第二晶体区CRS2。第一晶体区CRS1可以具有第一晶体结构，例如体心立方(BCC)结构。第二晶体区CRS2可以具有第二晶体结构，例如面心立方(FCC)结构。
可以在晶体区之间限定晶界GRB。晶界GRB可以存在于具有不同晶体结构的第一晶体区CRS1和第二晶体区CRS2之间。此外，晶界GRB也可以存在于具有相同晶体结构的相邻第一晶体区CRS1之间。
金属层FML中的第一晶体区CRS1的比率可以在约60％至约99％的范围内。例如，第一晶体区CRS1的体积与金属层FML的总体积之比可以在约60％至约99％的范围内。又例如，在图6中示出的二维截面图上，第一晶体区CRS1的面积与金属层FML的总面积之比可以在约60％至约99％的范围内。金属层FML可以具有体心立方(BCC)结构，该体心立方(BCC)结构的分数在约60％至约99％的范围内。第二晶体区CRS2可以占据金属层FML的除了第一晶体区CRS1之外的剩余的未被占据的区域。
在一些实施例中，钼或金属层FML可以具有体心立方(BCC)结构，该体心立方(BCC)结构的分数在金属层FML的晶体结构的约60％至约99％的范围内。例如，钼或金属层FML可以具有体心立方(BCC)结构，该体心立方(BCC)结构的分数在金属层FML的晶体结构的约80％至约99％的范围内。可以将金属层FML中的第一晶体区CRS1和第二晶体区CRS2的平均晶粒尺寸给出为在约至约/>的范围内的值。当在没有封盖层CAL的情况下使用第二金属前体来形成栅极接触件GC时，栅极接触件GC可以具有等于或小于约/>的平均晶粒尺寸。例如，在一些实施例中，栅极接触件GC或金属层FML可以具有相对大的平均晶粒尺寸。
不含有氧原子的第一金属前体可以被沉积为具有相对大的晶粒尺寸，封盖层CAL可以具有相对大的晶粒尺寸。当在封盖层CAL上沉积金属层FML时，金属层FML可以具有取决于位于金属层FML的下方的封盖层CAL的晶粒尺寸的晶粒尺寸。因此，金属层FML可以具有等于或大于约的平均晶粒尺寸。
由于金属层FML具有相对大的平均晶粒尺寸，因此金属层FML可以具有减小的电阻率。例如，在一些实施例中，金属层FML可以具有在约10μΩcm至约18μΩcm的范围内的电阻率。因此，在本发明构思的一些实施例中的栅极接触件GC可以具有极低的电阻，并且因此包括该栅极接触件GC的半导体装置可以表现出显著改进的电特性。
连接至有源接触件AC的第一穿通件VI1可以与栅极接触件GC一起形成，并且因此第一穿通件VI1也可以包括封盖层CAL和金属层FML。在此，第一穿通件VI1的形成可以与先前描述的栅极接触件GC的形成基本上相同。
图7A至图14D是在一个示例中示出根据本发明构思的实施例的制造半导体装置的方法的截面图。在此，图7A、图8A、图9A、图10A、图11A、图12A、图13A和图14A分别是沿着图4的线A-A’截取的截面图；图9B、图10B、图11B、图12B、图13B和图14B分别是沿着图4的线B-B’截取的截面图；图9C、图10C、图11C、图12C、图13C和图14C分别是沿着图4的线C-C’截取的截面图；并且图7B、图8B、图9D、图10D、图11D、图12D、图13D和图14D分别是沿着图4的线D-D’截取的截面图。
参照图7A和图7B，衬底100可以包括第一PMOSFET区域PR1和第二PMOSFET区域PR2以及第一NMOSFET区域NR1和第二NMOSFET区域NR2。可以在衬底100上交替地堆叠有源层ACL和牺牲层SAL。有源层ACL可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的一种，牺牲层SAL可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的另一种。
牺牲层SAL可以包括相对于有源层ACL具有蚀刻选择性的材料。例如，有源层ACL可以包括硅(Si)，并且牺牲层SAL可以包括硅锗(SiGe)。牺牲层SAL中的每一个可以具有约10at％至约30at％的锗浓度。
可以在衬底100的第一PMOSFET区域PR1和第二PMOSFET区域PR2以及第一NMOSFET区域NR1和第二NMOSFET区域NR2上相应地形成掩模图案。掩模图案可以具有在第二方向D2上延伸的线形或条形。
可以执行图案化工艺，在该图案化工艺中将掩模图案用作蚀刻掩模以形成限定第一有源图案AP1和第二有源图案AP2的沟槽TR。可以在第一PMOSFET区域PR1和第二PMOSFET区域PR2中的每一个上形成第一有源图案AP1。可以在第一NMOSFET区域NR1和第二NMOSFET区域NR2中的每一个上形成第二有源图案AP2。
可以在第一有源图案AP1和第二有源图案AP2中的每一个上形成堆叠图案STP。堆叠图案STP可以包括交替地堆叠的有源层ACL和牺牲层SAL。在图案化工艺期间，堆叠图案STP可以与第一有源图案AP1和第二有源图案AP2一起形成。
可以形成器件隔离层ST来填充沟槽TR。例如，可以在衬底100的整个表面上形成电介质层，以覆盖堆叠图案STP以及第一有源图案AP1和第二有源图案AP2。可以使电介质层凹陷直到暴露堆叠图案STP，并且因此可以形成器件隔离层ST。
器件隔离层ST可以包括诸如氧化硅层的电介质材料。堆叠图案STP可以从器件隔离层ST向上地暴露。例如，堆叠图案STP可以从器件隔离层ST竖直地向上突出。
参照图8A和图8B，可以在衬底100上形成横跨堆叠图案STP的牺牲图案PP。牺牲图案PP中的每一个可以被形成为具有在第一方向D1上延伸的线形或条形。可以沿着第二方向D2以第一间距布置牺牲图案PP。
例如，牺牲图案PP的形成可以包括在衬底100的整个表面上形成牺牲层，在牺牲层上形成硬掩模图案MP，以及使用硬掩模图案MP作为蚀刻掩模来对牺牲层进行图案化。牺牲层可以包括例如多晶硅。
可以在牺牲图案PP中的每一个的相对侧壁上形成一对栅极间隔件GS。栅极间隔件GS的形成可以包括在衬底100的整个表面上共形地形成栅极间隔件层以及各向异性地蚀刻栅极间隔件层。在一些实施例中，栅极间隔件GS可以是包括至少两层的多层。
参照图9A、图9B、图9C和图9D，可以在第一有源图案AP1上的堆叠图案STP中形成第一凹陷RS1。可以在第二有源图案AP2上的堆叠图案STP中形成第二凹陷RS2。在第一凹陷RS1和第二凹陷RS2的形成期间，还可以在第一有源图案AP1和第二有源图案AP2中的每一个的相对侧上使器件隔离层ST凹陷。(例如，参见图9C)。
例如，硬掩模图案MP和栅极间隔件GS可以用作蚀刻掩模，使得可以蚀刻位于第一有源图案AP1上的堆叠图案STP，以形成第一凹陷RS1。可以在一对牺牲图案PP之间形成第一凹陷RS1。
可以使用与形成第一凹陷RS1所使用的方法相同的方法来形成位于第二有源图案AP2上的堆叠图案STP中的第二凹陷RS2。第二凹陷RS2的形成还可以包括在牺牲层SAL凹陷的区域中形成内部间隔件IP。
有源层ACL可以被形成为在相邻的第一凹陷RS1之间顺序地堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。有源层ACL可以被形成为在相邻的第二凹陷RS2之间顺序地堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一沟道图案CH1可以包括位于相邻的第一凹陷RS1之间的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第二沟道图案CH2可以包括位于相邻的第二凹陷RS2之间的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。
参照图10A、图10B、图10C和图10D，可以在第一凹陷RS1中相应地形成第一源极/漏极图案SD1。例如，可以执行第一选择性外延生长(SEG)工艺，其中第一凹陷RS1的内壁被用作种子层以形成缓冲层BFL。可以从种子或者通过第一凹陷RS1暴露的衬底100以及第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3生长缓冲层BFL。例如，第一SEG工艺可以包括化学气相沉积(CVD)或分子束外延(MBE)。
缓冲层BFL可以包括其晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，SiGe)。在一些实施例中，缓冲层BFL可以包含相对低浓度的锗(Ge)。在此，缓冲层BFL的锗浓度可以在约0at％至约10at％的范围内。可替换地，缓冲层BFL可以不包括锗(Ge)，而是可以仅包括硅(Si)。
缓冲层BFL可以经历第二SEG工艺以形成主层MAL。主层MAL可以被形成为完全填充第一凹陷RS1。主层MAl可以包含具有相对高浓度(例如，在约30at％至约70at％的范围内)的锗(Ge)。
在缓冲层BFL和主层MAL的形成期间，可以原位注入杂质(例如，硼、镓和/或铟)以允许第一源极/漏极图案SD1具有P型导电性。可替换地，在形成第一源极/漏极图案SD1之后，可以将杂质注入到第一源极/漏极图案SD1中。
可以在第二凹陷RS2中相应地形成第二源极/漏极图案SD2。例如，可以执行第三选择性外延生长(SEG)工艺，其中将第二凹陷RS2的内壁用作种子以形成第二源极/漏极图案SD2。例如，第二源极/漏极图案SD2可以包括与衬底100的半导体元素相同的半导体元素(例如，Si)。
在第二源极/漏极图案SD2的形成期间，可以原位注入杂质(例如，磷、砷或锑)以允许第二源极/漏极图案SD2具有N型导电性。可替换地，在形成第二源极/漏极图案SD2之后，可以将杂质注入到第二源极/漏极图案SD2中。
参照图11A、图11B、图11C和图11D，第一层间电介质层110可以被形成为覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩模图案MP和栅极间隔件GS。例如，第一层间电介质层110可以包括氧化硅层。
可以对第一层间电介质层110进行平坦化，直到暴露牺牲图案PP的顶表面。可以采用回蚀或化学机械抛光(CMP)工艺来对第一层间电介质层110进行平坦化。在平坦化工艺期间可以完全去除硬掩模图案MP。因此，第一层间电介质层110可以具有与牺牲图案PP的顶表面和栅极间隔件GS的顶表面共面的顶表面。
可以使用光刻工艺来选择性地使牺牲图案PP的一个区域开口。例如，可以选择性地使牺牲图案PP的位于第一单高度单元SHC1的第三边界BD3和第四边界BD4上的一部分开口。可以选择性地蚀刻和去除牺牲图案PP的敞开的部分。可以用电介质材料来填充去除了牺牲图案PP的空间，以形成栅极切割图案CT。
参照图12A、图12B、图12C和图12D，可以选择性地去除暴露的牺牲图案PP。牺牲图案PP的去除可以形成暴露第一沟道图案CH1和第二沟道图案CH2的外部区域ORG(例如，参见图12D)。牺牲图案PP的去除可以包括使用选择性地蚀刻多晶硅的蚀刻剂来执行湿法蚀刻工艺。
可以选择性地去除通过外部区域ORG暴露的牺牲层SAL以形成内部区域IRG(例如，参见图12D)。例如，可以执行选择性地蚀刻牺牲层SAL的蚀刻工艺，使得可以仅去除牺牲层SAL，而留下第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。蚀刻工艺可以关于具有相对高的锗浓度的硅锗具有高蚀刻率。例如，蚀刻工艺可以关于锗浓度大于约10at％的硅锗具有高蚀刻率。
在蚀刻工艺期间，可以从第一PMOSFET区域PR1和第二PMOSFET区域PR2以及从第一NMOSFET区域NR1和第二NMOSFET区域NR2去除牺牲层SAL。蚀刻工艺可以是湿法蚀刻工艺。用于蚀刻工艺的蚀刻材料可以迅速地蚀刻锗浓度相对高的牺牲层SAL。在蚀刻工艺期间，可以通过锗浓度相对低的缓冲层BFL来保护位于第一PMOSFET区域PR1和第二PMOSFET区域PR2上的第一源极/漏极图案SD1。
参照图12D，当选择性地去除牺牲层SAL时，堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以保留在第一有源图案AP1和第二有源图案AP2中的每一个上。牺牲层SAL的去除可以形成第一内部区域IRG1、第二内部区域IRG2和第三内部区域IRG3。
例如，可以在有源图案AP1或AP2和第一半导体图案SP1之间形成第一内部区域IRG1，可以在第一半导体图案SP1和第二半导体图案SP2之间形成第二内部区域IRG2，并且可以在第二半导体图案SP2和第三半导体图案SP3之间形成第三内部区域IRG3。
参照图13A、图13B、图13C和图13D，可以在暴露的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3上共形地形成栅极电介质层GI。可以在栅极电介质层GI上形成栅电极GE。栅电极GE可以包括分别在第一内部区域IRG1、第二内部区域IRG2以及第三内部区域IRG3中形成的第一内部电极PO1、第二内部电极PO2以及第三内部电极PO3，并且还可以包括在外部区域ORG中形成的外部电极PO4。
可以使栅电极GE凹陷以具有减小的高度。在使栅电极GE凹陷的同时，可以使栅极切割图案CT的上部也稍微凹陷。可以在凹陷的栅电极GE上形成栅极封盖图案GP。
参照图14A、图14B、图14C和图14D，可以在第一层间电介质层110上形成第二层间电介质层120。第二层间电介质层120可以包括氧化硅层。有源接触件AC可以被形成为穿透第二层间电介质层120和第一层间电介质层110，以与第一源极/漏极图案SD1和第二源极/漏极图案SD2电连接。
有源接触件AC的形成可以包括形成势垒金属BM和在势垒金属BM上形成填充金属FM。可以共形地形成势垒金属BM，并且势垒金属BM可以包括金属层和金属氮化物层。填充金属FM可以包括电阻低的金属。
可以在第一单高度单元SHC1和第二单高度单元SHC2中的每一个的相对侧上形成一对分离结构DB。分离结构DB可以从第二层间电介质层120通过栅电极GE延伸至有源图案AP1或AP2中。分离结构DB可以包括电介质材料，诸如氧化硅层或氮化硅层。
可以在第二层间电介质层120上形成第三层间电介质层130。栅极接触件GC可以被形成为穿透第三层间电介质层130、第二层间电介质层120和栅极封盖图案GP，以与栅电极GE连接。第一穿通件VI1可以被形成为穿透第三层间电介质层130，以与有源接触件AC连接。可以一起形成栅极接触件GC和第一穿通件VI1。
再次参照图4、图5A、图5B、图5C和图5D，可以在第三层间电介质层130中形成第一金属层M1。例如，可以在第三层间电介质层130的上部中形成线M1_R1、M1_R2、M1_R3以及M1_I，线M1_R1、M1_R2、M1_R3以及M1_I可以相应地连接至栅极接触件GC和第一穿通件VI1。可以在第三层间电介质层130上形成第四层间电介质层140。可以在第四层间电介质层140中形成第二金属层M2。
图15、图16和图17分别是图14A中指示的区域“M”的放大截面图，并且用于进一步示出根据本发明构思的实施例的制造半导体装置的方法中的栅极接触件的形成。
参照图15，接触孔CNH可以被形成为穿透栅极封盖图案GP。例如，接触孔CNH可以暴露栅电极GE的顶表面。
参照图16，可以在接触孔CNH的下部中形成封盖层CAL。封盖层CAL可以被形成为直接覆盖栅电极GE的暴露的顶表面。封盖层CAL的形成可以包括使用不含氧原子的第一金属前体来执行原子层沉积(ALD)工艺。例如，第一金属前体可以包括MoCl5。因此，封盖层CAL可以包括钼(Mo)作为主要成分。
由于第一金属前体不包括氧原子，因此封盖层CAL可以具有相对低的氧浓度。第一金属前体可以防止在封盖层CAL与栅电极GE之间的界面处形成金属氧化层。
参照图17，可以在封盖层CAL上形成填充接触孔CNH的金属层FML。金属层FML的形成可以包括使用包含氧原子的第二金属前体执行ALD工艺。例如，第二金属前体可以包括MoO2Cl2。因此，与封盖层CAL类似，金属层FML可以包括钼(Mo)作为主要构成材料。
在一些实施例中，金属层FML可以包括各自具有第一晶体结构(例如，体心立方(BCC)结构)的第一晶体区和各自具有第二晶体结构(例如，面心立方(FCC)结构)的第二晶体区。在此，金属层FML的晶体结构和晶粒尺寸可以基本上与先前参照图6描述的金属层FML的晶体结构和晶粒尺寸类似。
图18A、图18B和图18C分别是进一步示出图5A中指示的区域“M”的放大截面图。参照图6、图18A和图18B，栅电极GE可以被构造为使得栅电极GE中包括的层基于栅电极GE在第二方向D2上的栅极长度或宽度而改变。例如，如图18A所示，栅电极GE可以在其中不包括填充金属图案LMP。当如图18B所示提供相对长的栅极长度时，栅电极GE中的填充金属图案LMP可以具有增加的体积比率(例如，大于约50％)。
当从栅极接触件GC省略封盖层CAL时，栅极接触件GC中的晶体结构(BCC/FCC)和平均晶粒尺寸可以基于栅电极GE中包括的层的变化而改变。(例如，参见图6、图18A和图18B)。这可能是由于以下事实：当沉积金属层时，包含氧原子的第二金属前体受位于金属层下方的层的物理特性的影响很大。
在一些实施例中，可以使用不含氧原子的第一金属前体来形成封盖层CAL，并且可以在封盖层CAL上形成金属层FML。因此，金属层FML的晶体结构和平均晶粒尺寸可以仅受封盖层CAL影响，而不受栅电极GE的构成层的变化的影响。(例如，参见图6、图18A和图18B)。因此，在一些实施例中，无论构成层如何，栅极接触件GC都可以具有均匀的晶体结构和规则的平均晶粒尺寸。
参照图18C，封盖层CAL可以围绕金属层FML。如图6所示，封盖层CAL可以仅设置在栅极接触件GC和栅电极GE之间的界面处，或者如图18C所示，封盖层CAL可以被设置为完全构成栅极接触件GC的表面。
图19A、图19B、图19C和图19D是分别沿着图4的线A-A’、B-B’、C-C’和D-D’截取的截面图，并且可以与在图4、图5A、图5B、图5C和图5D中示出的实施例进行比较。
参照图4、图19A、图19B、图19C和图19D，器件隔离层ST可以在衬底100的上部上限定第一有源图案AP1和第二有源图案AP2。第一有源图案AP1可以被限定在第一PMOSFET区域PR1和第二PMOSFET区域PR2中的每一个上，第二有源图案AP2可以被限定在第一NMOSFET区域NR1和第二NMOSFET区域NR2中的每一个上。
器件隔离层ST可以覆盖第一有源图案AP1和第二有源图案AP2中的每一个的下侧壁。第一有源图案AP1和第二有源图案AP2中的每一个的上部可以从器件隔离层ST向上地突出。(例如，参见图19D)。
第一有源图案AP1可以包括位于其上部上的第一源极/漏极图案SD1和位于第一源极/漏极图案SD1之间的第一沟道图案CH1。第二有源图案AP2可以包括位于其上部上的第二源极/漏极图案SD2和位于第二源极/漏极图案SD2之间的第二沟道图案CH2。
参照图19D，第一沟道图案CH1和第二沟道图案CH2中的每一个可以不包括先前参照图5A、图5B、图5C和图5D描述的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的任何一个。第一沟道图案CH1和第二沟道图案CH2中的每一个可以具有从器件隔离层ST向上突出的一个半导体柱状。(例如，参见图19D)。
栅电极GE可以设置在第一沟道图案CH1和第二沟道图案CH2中的每一个的顶表面TS和相对侧壁SW上。在这种意义上，根据一些实施例的晶体管可以是其中栅电极GE三维地围绕第一沟道图案CH1和第二沟道图案CH2的三维场效应晶体管(例如，FinFET)。
第一层间电介质层110和第二层间电介质层120可以设置在衬底100的整个表面上。有源接触件AC可以被设置为穿透第一层间电介质层110和第二层间电介质层120，以与第一源极/漏极图案SD1和第二源极/漏极图案SD2连接。第一穿通件VI1可以设置在有源接触件AC上。栅极接触件GC可以被设置为穿透第二层间电介质层120和栅极封盖图案GP，以与栅电极GE连接。在此，有源接触件AC、栅极接触件GC和第一穿通件VI1可以与先前参照图4、图5A、图5B、图5C、图5D和图6描述的类似元件基本上相同。
第三层间电介质层130可以设置在第二层间电介质层120上。第一金属层M1可以设置在第三层间电介质层130中。第二金属层M2可以设置在第四层间电介质层140中。第一金属层M1和第二金属层M2可以与先前参照图4、图5A、图5B、图5C和图5D描述的类似元件基本上相同。
可以使用具有不同氧分数的第一前体和第二前体将根据本发明构思的实施例的半导体装置的栅极接触件形成为双层结构。可以使用不含氧的第一前体形成封盖层，并且因此可以防止在栅极接触件和栅电极之间形成氧化物。可以使用含氧的第二前体形成金属层，并且因此可以提高工艺效率。因此，栅极接触件可以具有极低的电阻率，并且包括该栅极接触件的半导体装置可以表现出改进的电特性。
尽管已经参照附图描述了本发明构思的特定实施例，但是本领域的技术人员将理解，可以在不脱离由所附权利要求限定的本发明构思的范围的情况下在其中进行形式上和细节上的各种改变。

Claims (20)

1.一种半导体装置，包括：
衬底，其包括有源图案；
沟道图案和源极/漏极图案，所述沟道图案和所述源极/漏极图案位于所述有源图案上，其中，所述沟道图案连接至所述源极/漏极图案；
栅电极，其位于所述沟道图案上；以及
栅极接触件，其连接至所述栅电极的顶表面，其中，所述栅极接触件包括封盖层和金属层，所述封盖层与所述栅电极的顶表面直接接触，所述金属层位于所述封盖层上，
其中，所述封盖层和所述金属层包括相同的金属，
所述金属层中的氧的浓度在2at％至10at％之间的范围内，并且
所述封盖层中的氧的最大浓度在15at％至30at％之间的范围内。
2.根据权利要求1所述的半导体装置，其中，所述金属层包括第一晶体区和第二晶体区，所述第一晶体区具有体心立方结构，所述第二晶体区具有面心立方结构，并且
所述金属层中的所述第一晶体区的比率大于所述金属层中的所述第二晶体区的比率。
3.根据权利要求2所述的半导体装置，其中，所述金属层还包括位于所述第一晶体区和所述第二晶体区之间的晶界。
4.根据权利要求1所述的半导体装置，其中，所述封盖层和所述金属层包括钼、钨、钌、钴和钒中的至少一种。
5.根据权利要求1所述的半导体装置，其中，所述金属层的平均晶粒尺寸在至之间的范围内。
6.根据权利要求1所述的半导体装置，其中，所述金属层的电阻率在10μΩcm至18μΩcm之间的范围内。
7.根据权利要求1所述的半导体装置，其中，所述栅极接触件不包括势垒金属。
8.根据权利要求1所述的半导体装置，还包括：
有源接触件，其电连接至所述源极/漏极图案；
穿通件，其位于所述有源接触件上；
第一布线，其位于所述栅极接触件上；以及
第二布线，其位于所述穿通件上，
其中，所述穿通件和所述栅极接触件包括相同的金属。
9.根据权利要求1所述的半导体装置，其中，使用不含氧原子的第一金属前体来形成所述封盖层，并且
使用包括氧原子的第二金属前体来形成所述金属层。
10.根据权利要求1所述的半导体装置，其中，所述有源图案包括堆叠的纳米片，
所述栅电极包括位于所述纳米片之间的内部电极和位于所述纳米片上的外部电极，并且
所述栅极接触件连接至所述外部电极的顶表面。
11.一种半导体装置，包括：
衬底，其包括有源图案；
沟道图案和源极/漏极图案，所述沟道图案和所述源极/漏极图案位于所述有源图案上，其中，所述沟道图案连接至所述源极/漏极图案；
栅电极，其位于所述沟道图案上；以及
栅极接触件，其连接至所述栅电极的顶表面，
其中，所述栅极接触件与所述栅电极之间的界面处的氧的浓度在15at％至30at％之间的范围内，并且
所述栅极接触件的平均晶粒尺寸在至/>之间的范围内。
12.根据权利要求11所述的半导体装置，其中，
所述栅极接触件包括第一晶体区和第二晶体区，所述第一晶体区具有体心立方结构，所述第二晶体区具有面心立方结构，并且
所述栅极接触件中的所述第一晶体区的比率大于所述栅极接触件中的所述第二晶体区的比率。
13.根据权利要求11所述的半导体装置，其中，所述栅极接触件包括钼、钨、钌、钴和钒中的至少一种。
14.根据权利要求11所述的半导体装置，其中，所述栅极接触件不包括势垒金属。
15.根据权利要求11所述的半导体装置，还包括：
有源接触件，其电连接至所述源极/漏极图案；
穿通件，其位于所述有源接触件上；
第一布线，其位于所述栅极接触件上；以及
第二布线，其位于所述穿通件上，
其中，所述穿通件和所述栅极接触件包括相同的金属。
16.一种半导体装置，包括：
衬底，其包括P型金属氧化物半导体场效应晶体管区域和N型金属氧化物半导体场效应晶体管区域；
第一有源图案和第二有源图案，所述第一有源图案位于所述P型金属氧化物半导体场效应晶体管区域上，所述第二有源图案位于所述N型金属氧化物半导体场效应晶体管区域上；
第一沟道图案和第一源极/漏极图案，所述第一沟道图案和所述第一源极/漏极图案位于所述第一有源图案上；
第二沟道图案和第二源极/漏极图案，所述第二沟道图案和所述第二源极/漏极图案位于所述第二有源图案上；
栅电极，其位于所述第一沟道图案和所述第二沟道图案上；
栅极电介质层，其位于所述栅电极与所述第一沟道图案和所述第二沟道图案之间；
栅极间隔件，其位于所述栅电极的侧壁上；
栅极封盖图案，其位于所述栅电极的顶表面上；
栅极切割图案，其穿透所述栅电极；
层间电介质层，其位于所述栅极封盖图案和所述栅极切割图案上；
栅极接触件，其穿透所述层间电介质层和所述栅极封盖图案，并且连接至所述栅电极的顶表面；
第一金属层，其位于所述层间电介质层上，所述第一金属层包括电源线和第一布线，所述电源线与所述栅极切割图案竖直地重叠，所述第一布线连接至所述栅极接触件；以及
第二金属层，其位于所述第一金属层上，
其中，所述第二金属层包括第二布线，所述第二布线电连接至所述第一金属层，
所述栅极接触件包括钼，并且
所述栅极接触件中的钼的平均晶粒尺寸在至/>之间的范围内。
17.根据权利要求16所述的半导体装置，其中，所述栅极接触件和所述栅电极之间的界面处的氧的浓度在15at％至30at％之间的范围内。
18.根据权利要求16所述的半导体装置，其中，所述栅极接触件包括第一晶体区和第二晶体区，所述第一晶体区具有体心立方结构，所述第二晶体区具有面心立方结构，并且
所述栅极接触件中的所述第一晶体区的比率大于所述栅极接触件中的所述第二晶体区的比率。
19.根据权利要求16所述的半导体装置，还包括：
有源接触件，其穿透所述层间电介质层并且电连接至所述第一源极/漏极图案和所述第二源极/漏极图案；
金属半导体化合物层，其位于所述有源接触件与所述第一源极/漏极图案和所述第二源极/漏极图案之间；以及
穿通件，其在所述有源接触件上包括钼，
其中，所述第一金属层还包括连接至所述穿通件的第二布线。
20.根据权利要求16所述的半导体装置，其中，所述栅极接触件不包括势垒金属，并且所述栅极接触件中的钼与所述栅电极的顶表面直接接触。
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