TW202145310A - 半導體元件及其形成方法 - Google Patents

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張哲綸
李威養
林家彬
彭遠清
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Abstract

本揭露揭示了包括具有擴大的背側部分的背側通孔的半導體元件及其形成方法。在一個實施例中，一種元件包括：第一元件層中的第一電晶體結構；第一元件層前側的前側互連結構；第一元件層背側的第一介電層；穿過第一介電層延伸到第一電晶體結構的源極/汲極區的第一觸點；以及位於第一介電層及第一觸點背側的背側互連結構，第一觸點包括具有第一錐形側壁的第一部分及具有第二錐形側壁的第二部分，第一錐形側壁的寬度在朝向背側互連結構的方向上變窄，且第二錐形側壁的寬度在朝向背側互連結構的方向上加寬。

Description

包括背側通孔的半導體元件及其形成方法
無
半導體元件用於各種電子應用，例如，個人電腦、手機、數位相機及其他電子設備。半導體元件通常係藉由以下操作來製造的：在半導體基板上依次沈積絕緣材料層或介電材料層、導電材料層及半導體材料層，及使用微影術將各種材料層圖案化以在其上形成電路組件及元件。
半導體工業藉由不斷減小最小特徵尺寸，不斷改善各種電子組件（例如電晶體、二極體、電阻器、電容器等）的整合密度，藉此允許更多的組件整合到給定的區域中。然而，隨著最小特徵尺寸的減小，出現了需要解決的其他問題。
無
以下揭示內容提供了用於實現本揭露的不同特徵的許多不同實施例或實例。下面描述組件及配置的具體實例以簡化本揭露。當然，此等僅為實例，並非為了限制。例如，在下面的描述中，在第二特徵上方或之上形成第一特徵可包括直接接觸形成第一及第二特徵的實施例，並且亦可包括在第一及第二特徵之間形成額外特徵的實施例，使得第一及第二特徵可能不直接接觸。此外，本揭露可在各種實例中重複參考編號及/或字母。這種重複係為了簡單明瞭的目的，其本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為了便於描述，如圖中所示，可使用諸如「下面」、「在...之下」、「下方」、「在...之上」、「上方」等空間上的相對術語來描述一個元件或特徵與另一個元件或特徵的關係。除了圖中所示的方向之外，空間上的相對術語旨在包括正在使用或操作的元件的不同方向。裝置可以其他方式定向（旋轉90度或以其他方向旋轉），並且本文中使用的空間相對描述符亦可相應地被解釋。
各種實施例提供用於在半導體元件中形成背側通孔及形成包括背側通孔之半導體元件的方法。方法包括蝕刻基板相鄰閘極結構以形成第一凹槽並在第一凹槽中形成第一磊晶材料、在第一磊晶材料上形成第二磊晶材料以及在第二磊晶材料上形成磊晶源極/汲極區。第一磊晶材料可由鍺原子濃度約20%至約60%的矽鍺形成，第二磊晶材料可由鍺原子濃度約0%至約20%的矽鍺形成。基板被稀釋以曝露第一磊晶材料，並且第三磊晶材料生長在第一磊晶材料上。第三磊晶材料可由鍺原子濃度在約20%至約60%的矽鍺形成。在第三磊晶材料、第三磊晶材料、第一磊晶材料及第二磊晶材料的至少一部分周圍填充介電材料，並且移除第二磊晶材料以形成曝露磊晶源極/汲極區的第二凹槽，並且在第二凹槽中形成背側通孔。在第一磊晶材料上形成第三磊晶材料允許形成更大的背側通孔，增加隨後形成的背側通孔在介電材料中的著陸面積，降低背側通孔的電阻，減少元件RC時間延遲，並改善元件效能。
本文論述的一些實施例在包括奈米FET的IC晶體的上下文中描述。然而，各種實施例可應用於包括其他類型電晶體（例如，鰭式場效電晶體（fin field effect transistor；FinFET）、平面電晶體等）的IC晶體，以代替或結合奈米FET。
第1圖說明根據一些實施例之三維視圖中的奈米FET（例如，奈米線FET、奈米片FET等）的實例。奈米FET包括位於基板50（例如，半導體基板）上的鰭66上的奈米結構55（例如，奈米片、奈米線等），其中奈米結構55充當奈米FET的通道區。奈米結構55可包括p型奈米結構、n型奈米結構或其組合。淺溝槽隔離（Shallow trench isolation；STI）區68安置在相鄰的鰭66之間，其可自相鄰的STI區68上方及之間突出。儘管STI區68被描述/說明為與基板50分離，但如本文所使用的，術語「基板」可單獨指代半導體基板或半導體基板與STI區的組合。另外，儘管鰭66的底部被示為與基板50的單一、連續的材料，但鰭66及/或基板50的底部可包括單一材料或多種材料。在這種情況下，鰭66係指在相鄰的STI區68之間延伸的部分。
閘極介電層100位於鰭66的頂面上，並且沿著奈米結構55的頂面、側壁及底面。閘極電極102位於閘極介電層100上。第一磊晶源極/汲極區92及第二磊晶源極/汲極區95安置在閘極介電層100及閘極電極102的相對側的鰭66上。
第1圖進一步說明了在後面的圖中使用的參考橫截面。橫截面A-A'沿閘極電極102的縱軸並且在例如垂直於奈米FET的第一磊晶源極/汲極區92或第二磊晶源極/汲極區95之間的電流流動方向。橫截面B-B'與橫截面A-A'平行並延伸穿過多個奈米FET的第一磊晶源極/汲極區92或第二磊晶源極/汲極區95。橫截面C-C'垂直於橫截面A-A'，並且平行於奈米FET的鰭66的縱軸，並且沿著例如在奈米FET的第一磊晶源極/汲極區92或第二磊晶源極/汲極區95之間的電流流動的方向。為了清楚起見，後面的圖參考了此等參考橫截面。
本文論述的一些實施例在使用後閘極製程形成的奈米FET的上下文中論述。在其他實施例中，可使用先閘極製程序。另外，一些實施例考慮了在諸如平面FET或鰭式場效電晶體（FinFET）的平面元件中使用的態樣。
第2至30C圖係根據一些實施例之製造奈米FET時的中間階段的橫截面圖。第2至5、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A、23A、24A、25A、26A、27A、28A、29A及30A圖說明第1圖中所示的參考橫截面A-A’。第6B、7B、8B、9B、10B、11B、12B、12D、13B、14B、15B、16B、17B、18B、19B、20B、21B、22B、23B、24B、24E、25B、26B、27B、28B、29B及30B圖說明第1圖中所示的參考橫截面B-B'。第7C、8C、9C、10C、11C、11D、12C、12E、13C、14C、15C、16C、17C、18C、19C、20C、21C、22C、23C、24C、24F、25C、26C、26D、27C、27D、28C、29C及30C圖說明第1圖中所示的參考橫截面C-C'。第24D及24G圖說明俯視圖。
在第2圖中，提供基板50。基板50可為半導體基板，例如塊體半導體、絕緣體上半導體（semiconductor-on-insulator；SOI）基板等，其可摻雜（例如，使用p型或n型摻雜劑）或未摻雜。基板50可為晶圓，例如矽晶圓。通常，SOI基板係形成於絕緣體層上的半導體材料層。絕緣層可為，例如，埋入氧化物（buried oxide；BOX）層、氧化矽層等。絕緣體層安置在基板上，通常為矽或玻璃基板。亦可使用其他基板，例如多層或梯度基板。在一些實施例中，基板50之半導體材料可包括矽、鍺、包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；包括矽鍺、砷化鎵磷化鎵的合金半導體，砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷化鎵銦；或其組合。
基板50具有n型區50N及p型區50P。n型區50N可用於形成n型元件，例如NMOS電晶體，例如n型奈米FET，且p型區50P可用於形成p型元件，例如PMOS電晶體，例如p型奈米FET。n型區50N可與p型區50P實體分離（如分隔物20所示），並且任何數量的元件特徵（例如，其他主動元件、摻雜區、隔離結構等）可安置在n型區50N及p型區50P之間。如圖所示，可提供任意數量的n型區50N及p型區50P。
進一步在第2圖中，在基板50上形成多層堆疊64。多層堆疊64包括第一半導體層51A-51C（統稱為第一半導體層51）及第二半導體層53A-53C（統稱為第二半導體層53）的交替層。為了說明的目的並且如下面更詳細地論述的，第一半導體層51將被移除並且第二半導體層53將被圖案化以在n型區50N及p型區50P中形成奈米FET的通道區。然而，在一些實施例中，第一半導體層51可被移除並且第二半導體層53可圖案化以在n型區50N中形成奈米FET的通道區，並且第二半導體層53可被移除並且第一半導體層51可被圖案化以在p型區50P中形成奈米FET的通道區。在一些實施例中，第二半導體層53可被移除並且第一半導體層51可被圖案化以在n型區50N中形成n型奈米FET的通道區，第一半導體層51可被移除並且第二半導體層53可被圖案化以在p型區50P中形成奈米FET的通道區。在一些實施例中，可移除第二半導體層53且可將第一半導體層51圖案化以在n型區50N及p型區50P中形成奈米FET之通道區。
為了說明目的，多層堆疊64被示為包括第一半導體層51及第二半導體層53中的每一層的三層。在一些實施例中，多層堆疊64可包括任意數量的第一半導體層51及第二半導體層53。多層堆疊64的每一層可使用諸如化學氣相沈積（chemical vapor deposition；CVD）、原子層沈積（atomic layer deposition；ALD）、氣相磊晶（vapor phase epitaxy；VPE）、分子束磊晶（molecular beam epitaxy；MBE）等的方法磊晶生長。在各種實施例中，第一半導體層51可由適合於p型奈米FET的第一半導體材料（例如矽鍺等）形成，並且第二半導體層53可由適合於n型奈米FET的第二半導體材料（例如矽、矽碳等）形成。為了說明目的，多層堆疊64被示為具有適於p型奈米FET的最底半導體層。在一些實施例中，可形成多層堆疊64，使得最底層係適合於n型奈米FET的半導體層。
第一半導體材料及第二半導體材料可為彼此具有高蝕刻選擇性的材料。因而，第一半導體材料的第一半導體層51可在不顯著移除第二半導體材料的第二半導體層53的情況下被移除，藉此允許第二半導體層53被圖案化以形成奈米FET的通道區。類似地，在移除第二半導體層53且將第一半導體層51圖案化以形成通道區的實施例中，可移除第二半導體材料之第二半導體層53而不顯著移除第一半導體材料之第一半導體層51，藉此允許第一半導體層51被圖案化以形成奈米FET的通道區。
現在參考第3圖，根據一些實施例，在基板50中形成鰭66且在多層堆疊64中形成奈米結構55。在一些實施例中，奈米結構55及鰭66可藉由蝕刻多層堆疊64及基板50中的溝槽分別形成於多層堆疊64及基板50中。蝕刻可為任何可接受的蝕刻製程，例如反應離子蝕刻（reactive ion etch；RIE）、中性束蝕刻（neutral beam etch；NBE）等，或其組合。蝕刻可能為各向異性的。藉由蝕刻多層堆疊64來形成奈米結構55可進一步自第一半導體層51定義第一奈米結構52A-52C（統稱為第一奈米結構52），並且自第二半導體層53定義第二奈米結構54A-54C（統稱為第二奈米結構54）。第一奈米結構52及第二奈米結構54可統稱為奈米結構55。
鰭66及奈米結構55可藉由任何合適的方法來圖案化。例如，鰭66及奈米結構55可使用一個或多個微影製程（包括雙重圖案化或多重圖案化製程）來圖案化。一般而言，雙重圖案化或多重圖案化製程結合微影及自對準製程，使得例如比使用單一直接微影製程可獲得的斜度更小的圖案得以產生。例如，在一個實施例中，犧牲層在基板上形成並且使用微影製程來圖案化。使用自對準製程沿著圖案化犧牲層形成間隔物。然後移除犧牲層，接著可使用剩餘的間隔物來對鰭66進行圖案化。
第3圖說明n型區50N及p型區50P中的鰭66具有基本相等的寬度以供說明。在一些實施例中，n型區50N中的鰭66的寬度可大於或小於p型區50P中的鰭66。此外，在其他實施例中，雖然每個鰭66及奈米結構55被示為具有一致的寬度，鰭66及/或奈米結構55可具有錐形側壁，使得鰭66及/或奈米結構55中的每一個的寬度在朝向基板50的方向上連續增加。在此類實施例中，每一奈米結構55可具有不同的寬度且呈梯形。
在第4圖中，淺溝槽隔離（STI）區68形成於鰭66附近。STI區68可藉由在基板50、鰭66及奈米結構55上以及相鄰的鰭66之間沈積絕緣材料來形成。絕緣材料可為氧化物，例如氧化矽、氮化物等或其組合，且可藉由高密度電漿CVD（high-density plasma CVD；HDP-CVD）、可流動CVD（flowable CVD；FCVD）等或其組合形成。可使用任何可接受製程形成的其他絕緣材料。在所示實施例中，絕緣材料係藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，就可進行退火處理。在一個實施例中，絕緣材料的形成使得多餘的絕緣材料覆蓋奈米結構55。儘管絕緣材料示為單層，但一些實施例可利用多層。例如，在一些實施例中，可首先沿著基板50、鰭66及奈米結構55的表面形成內襯（未單獨圖示）。此後，可在內襯上形成填充材料，如上文所述。
然後將移除製程應用於絕緣材料以移除奈米結構55上的多餘絕緣材料。在一些實施例中，可利用諸如化學機械拋光（chemical mechanical polish；CMP）、回蝕刻製程、其組合等的平坦化製程。平坦化製程曝露奈米結構55，使得奈米結構55及絕緣材料的上表面在平坦化製程完成後係水平的。
然後將絕緣材料凹陷以形成STI區68。絕緣材料凹陷，使得n型區50N及p型區50P中的鰭66的上部自相鄰的STI區68之間突出。此外，STI區68的頂面可具有如圖所示的平坦表面、凸面、凹面（例如碟形）或其組合。STI區68的頂面可藉由適當的蝕刻形成平坦、凸形及/或凹形。STI區68可使用可接受的蝕刻製程（例如，以比鰭66及奈米結構55的材料更快的速率蝕刻絕緣材料的材料）來凹陷STI區68。例如，可使用例如使用稀氫氟酸（dilute hydrofluoric；dHF）移除氧化物。
上述關於第2至4圖所述的製程僅為如何形成鰭66及奈米結構55的一個實例。在一些實施例中，鰭66及/或奈米結構55可使用光罩及磊晶生長製程形成。例如，可在基板50的上表面上形成介電層，並且可蝕刻穿過介電層的溝槽以曝露底層基板50。磊晶結構可在溝槽中磊晶生長，且介電層可凹陷以使得磊晶結構自介電層突出以形成鰭66及/或奈米結構55。磊晶結構可包括上述交替半導體材料，例如第一半導體材料及第二半導體材料。在磊晶結構被磊晶生長的一些實施例中，磊晶生長的材料可在生長期間被原位摻雜，此可避免先前及/或隨後的植入，儘管原位摻雜及植入摻雜可一起使用。
另外，本文說明並論述第一半導體層51（及所得第一奈米結構52）及第二半導體層53（及所得第二奈米結構54），其包括p型區50P及n型區50N中之相同材料，僅作說明之用。因此，在一些實施例中，第一半導體層51及第二半導體層53中的一個或兩個可為不同的材料或在p型區50P及n型區50N中以不同的順序形成。
進一步在第4圖中，可在鰭66、奈米結構55及/或STI區68中形成適當的井（未單獨圖示）。在具有不同井類型的實施例中，可使用光致抗蝕劑或其他光罩（未單獨說明）來實現n型區50N及p型區50P的不同植入步驟。例如，可在n型區50N及p型區50P中的鰭66及STI區68上形成光致抗蝕劑。光致抗蝕劑被圖案化以曝露p型區50P。光致抗蝕劑可藉由使用旋合技術來形成，並且可使用可接受的微影術來圖案化。一旦光致抗蝕劑被圖案化，在p型區50P中實施n型雜質植入，並且光致抗蝕劑可作為光罩來實質性地阻止n型雜質被植入到n型區50N中。n型雜質可為磷、砷、銻或類似物，注入到該區中的濃度範圍自大約1013 個原子/cm3 至約1014 個原子/cm3 。植入後，光致抗蝕劑被移除，例如藉由可接受的灰化製程。
在植入p型區50P之後或之前，在p型區50P及n型區50N中的鰭66、奈米結構55及STI區68上形成光致抗蝕劑或其他光罩（未單獨圖示）。光致抗蝕劑被圖案化以曝露n型區50N。光致抗蝕劑可藉由使用一種旋裝技術形成，或可使用可接受的微影術來圖案化。一旦光致抗蝕劑被圖案化，可在n型區50N中實施p型雜質植入，並且該光致抗蝕劑可作為光罩來實質性地防止p型雜質被植入p型區50P中。p型雜質可為注入到該區中一定濃度的硼、氟化硼、銦或類似物在大約1013 個原子/cm3 至約1014 個原子/cm3 的範圍內。在植入物之後，光致抗蝕劑可被移除，例如藉由可接受的灰化製程。
在n型區50N及p型區50P的植入物之後，可進行退火以修復植入物的損傷並激活植入的p型及/或n型雜質。在一些實施例中，可在生長期間對所生長的磊晶鰭材料進行原位摻雜，此可避免植入，儘管原位摻雜及注入摻雜可一起使用。
在第5圖中，在鰭66及/或奈米結構55上形成虛擬介電層70。虛擬介電層70可為例如氧化矽、氮化矽、其組合等，並且可根據可接受的技術沈積或熱生長。在虛擬介電層70上形成虛擬閘極層72，在虛擬閘極層72上形成光罩層74。虛擬閘極層72可沈積在虛擬介電層70上，然後平坦化，例如藉由CMP。光罩層74可沈積在虛擬閘極層72上。虛擬閘極層72可為導電或非導電材料，並且可選自包括非晶矽、多晶矽（polycrystalline-silicon/polysilicon）、多晶矽鍺（poly-crystalline silicon-germanium；poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物及金屬的群組。虛擬閘極層72可藉由物理氣相沈積（PVD）、CVD、濺射沈積或用於沈積所選材料的其他技術沈積。虛擬閘極層72可由具有自隔離區的蝕刻具有高蝕刻選擇性的其他材料製成。光罩層74可包括例如氮化矽、氧化矽等。在此實例中，在n型區50N及p型區50P上形成單個虛擬閘極層72及單個光罩層74。注意，所示的虛擬介電層70僅覆蓋鰭66及奈米結構55，僅用於說明目的。在一些實施例中，可沈積虛擬介電層70，使得虛擬介電層70覆蓋STI區68，使得虛擬介電層70延伸到虛擬閘極層72及STI區68之間。
第6A至20C圖說明製造實施例元件的各種額外步驟。第6A至20C圖說明n型區50N或p型區50P中的特徵。在第6A至6C圖中，光罩層74（參見第5圖）可使用可接受的微影及蝕刻技術來形成光罩78。然後，光罩78的圖案可被轉印至虛擬閘極層72及虛擬介電層70以分別形成虛擬閘極76及虛擬閘極介電層71。虛擬閘極76覆蓋鰭66的各個通道區。光罩78的圖案可用於將每個虛擬閘極76與相鄰的虛擬閘極76實體分離。虛擬閘極76亦可具有基本上垂直於各個鰭66的縱向方向的縱向方向。
在第7A至7C圖中，第一間隔層80及第二間隔層82形成於第6A到6C圖所示的結構上。第一間隔層80及第二間隔層82隨後將被圖案化以充當用於形成自對準源極/汲極區的間隔物。在第7A至7C圖中，第一間隔層80形成於STI區68的頂面；鰭66、奈米結構55及光罩78的頂面及側壁；以及虛擬閘極76及虛擬閘極介電層71的側壁。第二間隔層82沈積在第一間隔層80上。第一間隔層80可使用諸如熱氧化或藉由CVD、ALD等沈積的技術由氧化矽、氮化矽、氧化矽等形成。第二間隔層82可由具有與第一間隔層80的材料不同的蝕刻速率的材料形成，例如氧化矽、氮化矽、氧化矽等，並且可藉由CVD、ALD等沈積。
在形成第一間隔層80之後並且在形成第二間隔層82之前，可執行用於輕摻雜源極/汲極（lightly doped source/drain；LDD）區（未單獨圖示）的植入物。在具有不同元件類型的實施例中，類似於上面在圖4中論述的植入物，可在曝露p型區50P的同時，在n型區50N上形成光罩，例如光致抗蝕劑，並且可將適當類型（例如p型）雜質植入p型區50P中的曝露鰭66及奈米結構55中。接著可移除光罩。隨後，可在曝露n型區50N的同時在p型區50P上形成諸如光致抗蝕劑的光罩，並且可將適當類型的雜質（例如n型）植入n型區50N中的曝露的鰭66及奈米結構55中。然後可移除該光罩。n型雜質可為先前論述過的n型雜質中的任何一種，而p型雜質可為先前論述過的任何p型雜質。輕摻雜源極/汲極區的雜質濃度可在約1x1015 個原子/cm3 至約1x1019 個原子/cm3 的範圍內。退火可用於修復植入物損傷及激活植入物雜質。
在第8A至8C圖中，蝕刻第一間隔層80及第二間隔層82以形成第一間隔物81及第二間隔物83。如下面將更詳細地論述，第一間隔物81及第二間隔物83作用於自對準隨後形成的源極汲極區，以及在後續處理期間保護鰭66及/或奈米結構55的側壁。第一間隔層80及第二間隔層82可使用合適的蝕刻製程蝕刻，例如各向同性蝕刻製程（例如，濕蝕刻製程）、各向異性蝕刻製程（例如，乾蝕刻製程）等。在一些實施例中，第二間隔層82的材料具有與第一間隔層80的材料不同的蝕刻速率，使得第一間隔層80可在對第二間隔層82進行圖案化時充當蝕刻終止層，並且使得第二間隔層82可在對第一間隔層80進行圖案化時充當光罩。例如，第二間隔層82可使用各向異性蝕刻製程蝕刻，其中第一間隔層80用作蝕刻終止層，其中第二間隔層82的剩餘部分形成第二間隔物83，如第8B圖所示，當蝕刻第一間隔層80的曝露部分時，第二間隔物83充當光罩，由此形成第一間隔物81，如第8B及8C圖所示。
如第8B圖所示，第一間隔物81及第二間隔物83安置在鰭66及/或奈米結構55的側壁上。如圖8C所示，在一些實施例中，第二間隔層82可自靠近光罩78、虛擬閘極76及虛擬閘極介電層71的第一間隔層80上方移除，並且第一間隔物81安置在光罩78、虛擬閘極76及虛擬閘極介電層60的側壁上。在其他實施例中，第二間隔層82的一部分可保持在第一間隔層80上，該第一間隔層80靠近光罩78、虛擬閘極76及虛擬閘極介電層71。
需要注意的是，上述揭示內容通常描述了形成間隔物及LDD區的製程。可使用其他製程及順序。例如，可使用較少的或額外的間隔物，可使用不同的步驟序列（例如，第一間隔物81可在沈積第二間隔層82之前圖案化），可形成及移除額外間隔物，等等。此外，可使用不同的結構及步驟來形成n型及p型元件。
在第9A至9C圖中，根據一些實施例，在鰭66、奈米結構55及基板50中形成第一凹槽86及第二凹槽87。隨後在第一凹槽86中形成磊晶源極/汲極區，隨後在第二凹槽87中形成磊晶材料及磊晶源極/汲極區。第一凹槽86及第二凹槽87可延伸穿過第一奈米結構52及第二奈米結構54，並延伸至基板50。如第9B圖所示，STI區58的頂面可與第一凹槽86的底面水平。在各種實施例中，鰭66可被蝕刻以使得第一凹槽86的底面安置在STI區68等的頂面之下。
如第9B及9C圖所示，第二凹槽87的底面可安置在第一凹槽86的底面及STI區68的頂面之下。第一凹槽86及第二凹槽87可藉由使用諸如RIE、NBE等各向異性蝕刻製程蝕刻鰭66、奈米結構55及基板50來形成。在用於形成第一凹槽86及第二凹槽87的蝕刻製程中，第一間隔物81、第二間隔物83及光罩78遮蔽了鰭66、奈米結構55及基板50的部分。可使用單個蝕刻製程或多個蝕刻製程來蝕刻奈米結構55及/或鰭66的每一層。定時蝕刻製程可用於在第一凹槽86及第二凹槽87達到所需深度之後停止蝕刻。第二凹槽87可藉由用於蝕刻第一凹槽86的相同製程以及在蝕刻第一凹槽86之前或之後的額外蝕刻製程來蝕刻。在一些實施例中，在執行第二凹槽87的額外蝕刻製程的同時，可遮蔽與第一凹槽86相對應的區。第二凹槽87可在第一奈米結構52A的底面以下具有深度D1 ，範圍為約40 nm至約100 nm。可選擇第二凹槽87的深度來控制隨後形成的背側通孔的尺寸（例如，下面根據第27A到27C圖論述的背側通孔130）。第二凹槽87的寬度W1 可在約10 nm至約30 nm之間。如第9C圖所示，第二凹槽87可具有錐形側壁，當第二凹槽87伸入基板50中時，側壁變得更窄。
在第10A至10C圖中，由第一半導體材料（例如，第一奈米結構52）形成的多層堆疊64的各層的側壁部分被蝕刻以形成側壁凹槽88。儘管在第10C圖中說明與側壁凹槽88相鄰的第一奈米結構52的側壁係直的，但側壁可為凹的或凸的。側壁可使用諸如濕蝕刻等各向同性蝕刻製程蝕刻。在第一奈米結構52包括例如SiGe且第二奈米結構54包括例如Si或SiC的實施例中，可使用四甲基氫氧化銨（tetramethylammonium hydroxide；TMAH）、氫氧化銨（ammonium hydroxide；NH4 OH）等的乾蝕刻製程來蝕刻第一奈米結構52的側壁。
在第11A至11D圖中，形成於側壁凹槽88中。第一內部間隔物90可藉由在第10A到10C圖所示的結構上沈積內部間隔層（未單獨說明）來形成。第一內部間隔物90作為隨後形成的源極/汲極區及閘極結構之間的隔離特性。如下面將更詳細地論述，將在第一凹槽86及第二凹槽87中形成磊晶源極/汲極區及磊晶材料，而第一奈米結構52將被相應的閘極結構取代。
內部間隔層可藉由保形沈積製程沈積，例如CVD、ALD等。內部間隔層可包括諸如氮化矽或氧化矽之類的材料，儘管可使用任何合適的材料，例如k值小於約3.5的低介電常數（低k）材料。然後，可對內部間隔層進行各向異性蝕刻以形成第一內部間隔物90。儘管第一內部間隔物90的外側壁被示為與第二奈米結構54的側壁齊平，但第一內部間隔物90的外側壁可延伸到第二奈米結構54的側壁之外或自第二奈米結構54的側壁凹陷。
此外，儘管在第11C圖中說明第一內部間隔物90的外側壁係直的，但第一內部間隔物90的外部側壁可為凹的或凸的。作為實例，第11D圖說明一個實施例，其中第一奈米結構52的側壁係凹的，第一內部間隔物90的外側壁係凹的，並且第一內部間隔物90自第二奈米結構54的側壁凹陷。內部間隔層可藉由各向異性蝕刻製程（例如RIE、NBE等）蝕刻。第一內部間隔物90可用於防止藉由後續蝕刻製程（例如用於形成閘極結構的蝕刻製程）對隨後形成的源極/汲極區（例如第一磊晶源極/汲極區92及第二磊晶源極/汲極區95，在下文中根據第12A到12E圖進行論述）的損壞。
在第12A至12E圖中，第一磊晶材料91及第二磊晶材料93形成於第二凹槽87中，第一磊晶源極/汲極區92形成於第一凹槽86中，第二磊晶源極/汲極區95形成於第二凹槽87中。在一些實施例中，第一磊晶材料91及第二磊晶材料93可為犧牲材料，其隨後被移除以形成背側通孔（例如背側通孔130，下文將參照第27A至27C圖論述）。如第12B至12E圖所示，第二磊晶材料93的頂面可安置在第一凹槽86的底面上方。然而，在一些實施例中，第二磊晶材料93的頂面可與第一凹槽86的底面齊平或低於其底面安置。
第一磊晶材料91及第二磊晶材料93可藉由遮蔽第一凹槽86在第二凹槽87中形成。第一磊晶材料91及第二磊晶材料93可使用諸如化學氣相沈積（CVD）、原子層沈積（ALD）、氣相磊晶（VPE）、分子束磊晶（MBE）等方法在第二凹槽87中磊晶生長。第一磊晶材料91及第二磊晶材料93可包括任何可接受的材料，例如矽鍺等。第一磊晶材料91及第二磊晶材料93可由對第一磊晶源極/汲極區92、第二磊晶源極/汲極區95、基板50及介電層（例如關於第25A至25C圖所論述的STI區68及第二介電層125）的材料具有高蝕刻選擇性的材料形成。因而，第一磊晶材料91及第二磊晶材料93可被移除並替換為背側通孔，而無需顯著移除第一磊晶源極/汲極區92、第二磊晶源極/汲極區95、基板50及介電層。
在一些實施例中，第二磊晶材料93可由鍺濃度低於第一磊晶材料91之材料形成。例如，第二磊晶材料93中鍺的原子濃度可在約0%至約20%範圍內，而在第一磊晶材料91中鍺的原子濃度可在約20%至約60%之間。與鍺濃度較低的材料相比，具有較高鍺濃度的材料可以更高的速率蝕刻。形成具有低鍺濃度的材料中的第二磊晶材料93及具有較高鍺濃度的材料中的第一磊晶材料91允許以高蝕刻速率蝕刻第一磊晶材料91並且以較低蝕刻速率蝕刻第二磊晶材料93，在用於移除第一磊晶材料91及第二磊晶材料93的隨後蝕刻製程中保護磊晶源極/汲極區（下文參照第26A至26D圖論述）。在一些實施例中，形成與具有更高鍺濃度的材料的隨後形成的第一磊晶源極/汲極區92分離的第一磊晶材料91由於高蝕刻速率而提供效率效益。形成與具有較低鍺濃度的材料的第一磊晶源極/汲極區相鄰的第二磊晶材料93由於較低的蝕刻速率而提供更高的蝕刻精度。提供第一磊晶材料91及第二磊晶材料93使得第一磊晶材料91及第二磊晶材料93能夠快速移除，同時亦防止對第一磊晶源極/汲極區92的損壞。
第一磊晶材料91的厚度T4 可為約40 nm至約100 nm，第二磊晶材料93的厚度T5 可為約10 nm至約40 nm，且厚度T4 與厚度T5 之比可為約2至約5。可選擇第一磊晶材料91及第二磊晶材料93的厚度來控制隨後形成的背側通孔（例如背側通孔130，下面將參照第27A到27C圖論述）。而且，第一磊晶材料91及第二磊晶材料93的相對厚度可選擇在上述範圍內，以提供第二磊晶材料93的足夠厚度以控制第一磊晶材料91及第二磊晶材料93的蝕刻並保護第一磊晶材料磊晶源極/汲極區92，同時使第一磊晶材料91及第二磊晶材料93的蝕刻速率最大化。
第一磊晶材料91及第二磊晶材料93的組合高度可等於深度D1 。例如，第一磊晶材料91及第二磊晶材料93可具有自約40 nm至約100 nm的組合高度。可選擇第一磊晶材料91及第二磊晶材料93的組合高度來控制隨後形成的背側通孔（例如背側通孔130，下面將參照第27A到27C圖論述）的尺寸。第一磊晶材料91及第二磊晶材料93的寬度可等於寬度W1 。例如，第一磊晶材料91及第二磊晶材料93可具有自約10 nm至約30 nm的寬度。如第9C圖所示，第一磊晶材料91及第二磊晶材料93可具有錐形側壁，其隨著第一磊晶材料91及第二磊晶材料93延伸至基板50中而變窄。
然後在第一凹槽86中形成第一磊晶源極/汲極區92，並且在第二磊晶材料93上方形成第二磊晶源極/汲極區95，並且在第二凹槽87中形成第二磊晶源極/汲極區95。在一些實施例中，第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可對第二奈米結構54施加應力，藉此改善效能。如第12C圖所示，第一磊晶源極/汲極區92形成於第一凹槽86中，第二磊晶源極/汲極區95形成於第二凹槽87中，使得每個虛擬閘極76安置在第一磊晶源極/汲極區92/第二磊晶源極/汲極區95的各自相鄰對之間。在一些實施例中，第一間隔物81用於將第一磊晶源極/汲極區92及第二磊晶源極/汲極區95與虛擬閘極76分離，第一內部間隔物90用於將第一磊晶源極/汲極區92及第二磊晶源極/汲極區95與奈米結構55分離適當的橫向距離，使得第一磊晶源極/汲極區92及第二磊晶源極/汲極區95不會與隨後形成的奈米FET之閘極短路。如第12B至12E圖所示，第一磊晶源極/汲極區92的底面可安置在第二磊晶源極/汲極區95的底面之上。在一些實施例中，第一磊晶源極/汲極區92的底面可與第二磊晶源極/汲極區95的底面齊平或低於其底面安置。
n型區50N（例如NMOS區）中的第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可藉由遮蔽p型區50P（例如PMOS區）來形成。然後，第一磊晶源極/汲極區92及第二磊晶源極/汲極區95分別在第一凹槽86及第二凹槽87中磊晶生長，在n型區50N中，第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可包括適合於n型奈米FET的任何可接受材料。例如，若第二奈米結構54係矽，則第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可包括對第二奈米結構54施加拉伸應變的材料，例如矽、碳化矽、磷摻雜碳化矽、磷化矽等。第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可具有自奈米結構55的相應上表面凸起的表面並且可具有小平面。
此外，n型區50N中的第一磊晶源極/汲極區92可包括對第一磊晶材料91及第二磊晶材料93的材料具有高蝕刻選擇性的材料。例如，第一磊晶源極/汲極區92可具有比第一磊晶材料91及第二磊晶材料93更低的鍺濃度，使得第一磊晶材料91及第二磊晶材料93可在不顯著移除第一磊晶源極/汲極區92的情況下被移除。
p型區50P（例如PMOS區）中的第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可藉由遮蔽n型區50N（例如NMOS區）來形成。然後，第一磊晶源極/汲極區92及第二磊晶源極/汲極區95分別在第一凹槽86及第二凹槽87中磊晶生長，在p型區50P中，第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可包括適合於p型奈米FET的任何可接受材料。例如，若第一奈米結構52係矽鍺，則第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可包括對第一奈米結構52施加壓縮應變的材料，例如矽鍺、摻硼矽鍺、鍺、鍺錫等。第一磊晶源極/汲極區92及第二磊晶源極/汲極區95亦可具有自多層堆疊56的各個表面凸起的表面並且可具有小平面。
此外，p型區50P中的第一磊晶源極/汲極區92可包括對第一磊晶材料91及第二磊晶材料93的材料具有高蝕刻選擇性的材料。例如，第一磊晶源極/汲極區92可具有比第一磊晶材料91及第二磊晶材料93更低的鍺濃度。在一些實施例中，第一磊晶源極/汲極區92中鍺的原子濃度可在約15%至約50%之間。在一些實施例中，第一磊晶源極/汲極區92的部分鄰近第二磊晶材料93（例如第一半導體材料層92A，下文進一步詳細論述）可具有較低濃度的鍺，且第一磊晶源極/汲極區92的剩餘部分可具有較高鍺濃度。例如，與第二磊晶材料93相鄰的第一磊晶源極/汲極區92的部分可具有約10%至約30%的鍺原子濃度，而第一磊晶源極/汲極區92的其餘部分具有約15%至約50%的鍺原子濃度。因而，第一磊晶材料91及第二磊晶材料93可在不顯著移除第一磊晶源極/汲極區92的情況下被移除。
第一磊晶源極/汲極區92、第二磊晶源極/汲極區95、第一奈米結構52、第二奈米結構54及/或基板50可注入摻雜劑以形成源極/汲極區，類似於先前論述的形成輕摻雜源極/汲極區的製程，接著為退火。源極/汲極區的雜質濃度可能介於約1x1019 個原子/cm3 及約1x1021 個原子/cm3 之間。源極/汲極區的n型及/或p型雜質可為前面論述過的任何雜質。在一些實施例中，第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可在生長期間原位摻雜。
作為用於在n型區50N及p型區50P中形成第一磊晶源極/汲極區92及第二磊晶源極/汲極區95的磊晶製程的結果，第一磊晶源極/汲極區92及第二磊晶源極/汲極區95的上表面具有側向向外擴展的超出奈米結構55側壁的小平面。在一些實施例中，如第12B圖所示，此等小平面導致相同奈米FET的相鄰第一磊晶源極/汲極區92及第二磊晶源極/汲極區95合倂。在其他實施例中，在如第12D圖所示的磊晶製程完成之後，相鄰的第一磊晶源極/汲極區92及第二磊晶源極/汲極區95保持分離。在第12B及12D圖所示的實施例中，第一間隔物81可形成到STI區68的頂表面，藉此阻止磊晶生長。在一些其他實施例中，第一間隔物81可覆蓋奈米結構55的側壁部分，進一步阻止磊晶生長。在一些其他實施例中，可調整用於形成第一間隔物81的間隔物蝕刻以移除間隔物材料，從而允許磊晶生長區延伸至STI區58的表面。
第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可包括一個或多個半導體材料層。例如，第一磊晶源極/汲極區92可包括第一半導體材料層92A、第二半導體材料層92B及第三半導體材料層92C。第二磊晶源極/汲極區95可包括第一半導體材料層95A、第二半導體材料層95B及第三半導體材料層95C。任何數量的半導體材料層可用於第一磊晶源極/汲極區92及第二磊晶源極/汲極區95。第一半導體材料層92A/95A、第二半導體材料層92B/95B及第三半導體材料層92C/95C中的每一個可由不同的半導體材料形成並且可被摻雜到不同的摻雜劑濃度。在一些實施例中，第一半導體材料層92A/95A可具有小於第二半導體材料層92B/95B且大於第三半導體材料層92C/95C的摻雜劑濃度。在一些實施例中，第一半導體材料層92A可具有比第二半導體材料層92B及第三半導體材料層92C更低的鍺濃度，以便在第一半導體材料層92A與第一磊晶材料91及第二磊晶材料93之間提供良好的蝕刻選擇性。在第一磊晶源極/汲極區92及第二磊晶源極/汲極區95包括三個半導體材料層的實施例中，第一半導體材料層92A/95A可沈積，第二半導體材料層92B/95B可沈積在第一半導體材料層92A/95A上，並且第三半導體材料層92C/95C可沈積在第二半導體材料層92B/95B上。
第12E圖說明瞭一個實施例，其中第一奈米結構52的側壁係凹的，第一內部間隔物90的外側壁係凹的，並且第一內部間隔物90自第二奈米結構54的側壁凹陷。如第12E圖所示，第一磊晶源極/汲極區92及第二磊晶源極/汲極區95可與第一內部間隔物90接觸形成，並且可延伸超過第二奈米結構54的側壁。
在第13A到13C圖中，第一層間介電質（interlayer dielectric；ILD）96沈積在第12A到12C圖所示的結構上。第一層間介電質96可由介電材料形成，並且可藉由任何合適的方法沈積，例如CVD、電漿增強CVD（plasma-enhanced CVD；PECVD）或FCVD。介電材料可包括磷矽酸鹽玻璃（phospho-silicate glass；PSG）、硼矽酸鹽玻璃（boro-silicate glass；BSG）、摻硼磷矽酸鹽玻璃（boron-doped phospho-silicate glass；BPSG）、未摻雜矽酸鹽玻璃（undoped silicate glass；USG）等。可使用任何可接受製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻終止層（contact etch stop layer；CESL）94安置在第一層間介電質96及第一磊晶源極/汲極區92、第二磊晶源極/汲極區95、光罩78及第一間隔物81之間。接觸蝕刻終止層94可包括具有不同於上覆第一層間介電質96之蝕刻速率之介電材料，例如氮化矽、氧化矽、氧化矽氮化物等。
在第14A到14C圖中，可執行平坦化製程，例如CMP，以使第一層間介電質96的頂面與虛擬閘極76或光罩78的頂面齊平。平坦化製程亦可移除虛擬閘極76上的光罩78以及沿光罩78側壁的第一間隔物81的部分。經過平坦化製程後，虛擬閘極76、第一間隔物81及第一層間介電質96的頂面在製程變化範圍內保持水平。因此，藉由第一層間介電質96曝露虛擬閘極76的頂面。在一些實施例中，光罩78可保持，在這種情況下，平坦化製程使第一層間介電質96的頂面與光罩78及第一間隔物81的頂面齊平。
在第15A到15C圖中，虛擬閘極76及光罩78（若存在）在一個或多個蝕刻步驟中被移除，藉此形成第三凹槽98。亦移除第三凹槽98中的虛擬閘極介電層60的部分。在一些實施例中，藉由各向異性乾蝕刻製程移除虛擬閘極76及虛擬閘極介電層60。例如，蝕刻製程可包括使用反應氣體的乾蝕刻製程，其以比第一層間介電質96或第一間隔物81更快的速率選擇性地蝕刻虛擬閘極76。第三凹槽98中的每一個曝露及/或覆蓋奈米結構55的部分，其作為隨後完成的奈米FET中的通道區。作為通道區的奈米結構55的部分安置在第一磊晶源極/汲極區92及第二磊晶源極/汲極區95的相鄰對之間。在移除期間，當蝕刻虛擬閘極76時，虛擬閘極介電層60可用作蝕刻終止層。然後，可在移除虛擬閘極76之後移除虛擬閘極介電層60。
在第16A至16C圖中，第一奈米結構52被移除，延伸第三凹槽98。第一奈米結構52可藉由使用對第一奈米結構52的材料選擇性的蝕刻劑執行諸如濕蝕刻等各向同性蝕刻製程來移除，而第二奈米結構54、基板50、STI區58相對於第一奈米結構52保持相對不匹配。在第一奈米結構52包括例如SiGe且第二奈米結構54A-54C包括例如Si或SiC的實施例中，可使用四甲基氫氧化銨（TMAH）、氫氧化銨（NH4 OH）等移除第一奈米結構52。
在第17A到17C圖中，形成閘極介電層100及閘極電極102以用於替換閘極。閘極介電層100共形沈積在第三凹槽98中。閘極介電層100可形成於基板50的頂面及側壁上以及第二奈米結構54的頂面、側壁及底面上。閘極介電層100亦可沈積在第一層間介電質96、接觸蝕刻終止層94、第一間隔物81及STI區68的頂面上以及第一間隔物81及第一內部間隔物90的側壁上。
根據一些實施例，閘極介電層100包括一個或多個介電層，例如氧化物、金屬氧化物等，或其組合。例如，在一些實施例中，閘極介電層可包括氧化矽層及氧化矽層上方的金屬氧化物層。在一些實施例中，閘極介電層100包括高k介電材料，並且在此等實施例中，閘極介電層100的k值可大於約7.0，並且可包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。在n型區50N及p型區50P中，閘極介電層100的結構可相同或不同。閘極介電層100的形成方法可包括分子束沈積（MBD）、ALD、PECVD等。
閘極電極102分別沈積在閘極介電層100上，並填充第三凹槽98的剩餘部分。閘極電極102可包括包括金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢及其組合，或其多層。例如，雖然單層閘極電極102在第17A及17C圖中進行了說明，但閘極電極102可包括任意數量的襯層、任意數量的功函數調諧層及填充材料。構成閘極電極102的層的任何組合可沈積在第二奈米結構54的相鄰層之間以及第二奈米結構54A及基板50之間。
n型區50N及p型區50P中的閘極介電層100的形成可同時發生，使得每個區中的閘極介電層100由相同的材料形成，並且閘極電極102的形成可同時發生，使得每個區中的閘極電極102由相同的材料形成。在一些實施例中，每個區中的閘極介電層100可由不同的製程形成，使得閘極介電層100可為不同的材料及/或具有不同數量的層，及/或每個區中的閘極電極102可藉由不同的製程形成，使得閘極電極102可為不同的材料及/或具有不同數量的層。當使用不同的製程時，可使用各種遮蔽步驟來遮蔽及曝露適當的區。
在填充第三凹槽98之後，可執行諸如CMP之類的平坦化製程來移除閘極介電層100的多餘部分及閘極電極102的材料，此等多餘部分位於第一層間介電質96的上表面之上。因此，閘極電極102及閘極介電層100的剩餘部分形成所產生的奈米FET的替換閘極結構。閘極電極102及閘極介電層100可統稱為「閘極結構」。
在第18A到18C圖中，閘極結構（包括閘極介電層100及相應的覆蓋閘極電極102）係凹陷的，以便在閘極結構的正上方及第一間隔物81的相對部分之間形成凹槽。在凹槽中填充包括一層或多層介電材料（例如氮化矽、氧化矽等）的閘極遮罩104，然後進行平坦化製程以移除延伸到第一層間介電質96上的介電材料的多餘部分。隨後形成的閘極觸點（例如下面根據第20A到20C圖論述的閘極觸點114）穿過閘極遮罩104以接觸凹陷的閘極電極102之頂面。
如第18A至18C圖進一步說明，第二層間介電質106沈積在第一層間介電質96及閘極遮罩104上。在一些實施例中，第二層間介電質106係由FCVD形成的可流動膜。在一些實施例中，第二層間介電質106由諸如PSG、BSG、BPSG、USG等介電材料形成，並且可藉由任何合適的方法沈積，例如CVD、PECVD等。
在第19A到19C圖中，第二層間介電質106、第一層間介電質96、接觸蝕刻終止層94及閘極遮罩104被蝕刻以形成第四凹槽108，第一磊晶源極/汲極區92、第二磊晶源極/汲極區95及/或閘極結構的曝露表面。第四凹槽108可藉由使用諸如RIE、NBE等各向異性蝕刻製程蝕刻而形成。在一些實施例中，第四凹槽108可使用第一蝕刻製程經由第二層間介電質106及第一層間介電質96蝕刻；可使用第二蝕刻製程經由閘極遮罩104蝕刻；然後可使用第三蝕刻製程經由接觸蝕刻終止層94蝕刻。可在第二層間介電質106上形成光罩（例如光致抗蝕劑），以遮蔽來自第一蝕刻製程及第二蝕刻製程的第二層間介電質106的部分。在一些實施例中，蝕刻製程可過度蝕刻，因此，第四凹槽108延伸至第一磊晶源極/汲極區92、第二磊晶源極/汲極區95及/或閘極結構，並且第四凹槽108的底部可與（例如，在同一水平面上，或與基板50具有相同的距離），或低於（例如，更接近基板50）第一磊晶源極/汲極區92、第二磊晶源極/汲極區95及/或閘極結構。儘管第19C圖說明第四凹槽108在相同橫截面中曝露第一磊晶源極/汲極區92、第二磊晶源極/汲極區95及閘極結構，但在各種實施例中，第一磊晶源極/汲極區92、第二磊晶源極/汲極區95，並且閘極結構可曝露在不同的橫截面上，藉此降低了隨後形成的觸點短路的風險。
在形成第四凹槽108之後，在第一磊晶源極/汲極區92及第二磊晶源極/汲極區95上形成第一矽化物區110。在一些實施例中，第一矽化物區110藉由首先沈積金屬（未單獨圖示）來形成，該金屬能夠與底層第一磊晶源極/汲極區92及第二磊晶源極/汲極區95（例如，矽、矽鍺，鍺）在第一磊晶源極/汲極區92及第二磊晶源極/汲極區95的曝露部分形成矽化物或鍺化物區，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金，然後進行熱退火形成第一矽化物區110的方法。然後，熔敷金屬的未反應部分被移除，例如藉由蝕刻製程。儘管第一矽化物區110被稱為矽化物區，但第一矽化物區110亦可為鍺化物區或矽鍺化物區（例如，包括矽化物及鍺化物的區）。在一個實施例中，第一矽化物區110包括TiSi並且厚度為約2 nm至約10 nm。
在第20A至20C圖中，源極/汲極觸點112及閘極觸點114（亦被稱作觸點柱塞）形成於第四凹槽108中。源極/汲極觸點112及閘極觸點114各自可包括一個或多個層，例如阻障層、擴散層及填充材料。例如，在一些實施例中，源極/汲極觸點112及閘極觸點114各自包括阻障層及導電材料，並且每個皆電耦合到底層導電特徵（例如，閘極電極102及/或第一矽化物區110）。閘極觸點114電耦合到閘極電極102，並且源極/汲極觸點112藉由第一矽化物區110電耦合到第一磊晶源極/汲極區92及第二磊晶源極/汲極區95。阻障層可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可執行諸如CMP之類的平坦化製程以自第二層間介電質106的表面移除多餘的材料。第一磊晶源極/汲極區92、第二磊晶源極/汲極區95、第二奈米結構54及閘極結構（包括閘極介電層100及閘極電極102）可統稱為電晶體結構109。電晶體結構109可形成於元件層中，第一互連結構（例如，前側互連結構120，在下面關於第21A到21C圖論述）被形成於其前側上，並且第二互連結構（例如下面參照第29A至29C圖論述的背側互連結構136）在其背側形成。儘管元件層被描述為具有奈米FET，但其他實施例可包括具有不同類型電晶體的元件層（例如，平面FET、FinFET、薄膜電晶體（thin film transistor；TFT）等）。
雖然第20A至20C圖說明延伸到第一磊晶源極/汲極區92及第二磊晶源極/汲極區95中的每一個的源極/汲極觸點112，但源極/汲極觸點112可自第一磊晶源極/汲極區92的某些部分中省略。例如，如下面更詳細地解釋的，導電特徵（例如，背側通孔或電源軌）可隨後藉由第一磊晶源極/汲極區92中的一個或多個的背側連接。對於此等特定的第一磊晶源極/汲極區92，源極/汲極觸點112可省略，或者可為未與任何覆蓋導電線電連接的虛擬觸點（例如，下面根據第21A至21C圖論述的第一導電特徵122）。
第21A至30C圖說明在電晶體結構109上形成前側互連結構及背側互連結構的中間步驟。前側互連結構及背側互連結構可各自包括導電特徵，其電連接至形成於基板50上的奈米FET。第21A、22A、23A、24A、25A、26A、27A、28A、29A及30A圖說明第1圖所示的參考橫截面A-A’。第21B、22B、23B、24B、24E、25B、26B、27B、28B、29B及30B圖說明第1圖所示的參考橫截面B-B’。第21C、22C、23C、24C、24F、25C、26C、26D、27C、27D、28C、29C及30C圖說明第1圖所示的參考橫截面C-C'。第24D及24G圖展示了俯視圖。第21A至30C圖所述的製程步驟可應用於n型區50N及p型區50P。如上所述，背側導電特徵（例如，背側通孔、電源軌等）可連接到第一磊晶源極/汲極區92中的一個或多個。因此，可任選地自第一磊晶源極/汲極區92省略源極/汲極觸點112。
在第21A至21C圖中，前側互連結構120形成於第二層間介電質106上。前側互連結構120可被稱為前側互連結構，因為它形成於電晶體結構109的前側（例如，在電晶體結構109的上面形成主動元件的一側）。
前側互連結構120可包括形成於一個或多個堆疊的第一介電層124中的一個或多個第一導電特徵122之層。堆疊的第一介電層124中的每一個可包括介電材料，例如低k介電材料、特低k（extra low-k；ELK）介電材料等。第一介電層124可使用適當的方法沈積，例如，CVD、ALD、PVD、PECVD等。
第一導電特徵122可包括將導電線層互連的導電線及導電通孔。導電通孔可延伸穿過第一介電層124中的各個介電層，以提供導電線各層之間的垂直連接。第一導電特徵122可藉由任何可接受的製程形成，例如鑲嵌製程（damascene process）、雙鑲嵌製程等。
在一些實施例中，可使用鑲嵌製程來形成第一導電特徵122，在該製程中，利用微影及蝕刻技術的組合對相應的第一介電層124進行圖案化，以形成與第一導電特徵122的所需圖案相對應的溝槽。可沈積可選擴散阻障層及/或可選黏著層，然後用導電材料填充溝槽。阻障層的適宜材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦及其組合等，導電材料的適宜材料包括銅、銀、金、鎢、鋁及其組合等。在一個實施例中，第一導電特徵122可藉由沈積銅或銅合金的種子層並藉由電鍍填充溝槽來形成。化學機械平坦化（chemical mechanical planarization；CMP）製程等可用於自相應的第一介電層124的表面移除多餘的導電材料，並且使第一介電層124及第一導電特徵122的表面平坦化以用於後續處理。
第21A至21C圖說明前側互連結構120中第一導電特徵122及第一介電層124的五層。然而，應當認識到，前側互連結構120可包括安置在任意數量的第一介電層124中的任意數量的第一導電特徵122。前側互連結構120可電連接到閘極觸點114及源極/汲極觸點112以形成功能電路。在一些實施例中，由前側互連結構120形成的功能電路可包括邏輯電路、記憶體電路、影像感測器電路等。
在第22A到22C圖中，第一載體基板150藉由第一接合層152A及第二接合層152B（統稱為接合層152）接合到前側互連結構120的頂表面。第一載體基板150可為玻璃載體基板、陶瓷載體基板、晶圓（例如矽晶圓）等。第一載體基板150可在後續處理步驟中及在完成的元件中提供結構支撐。
在各種實施例中，第一載體基板150可使用諸如介電-介電接合等適當技術接合至前側互連結構120。介電-介電接合可包括在前側互連結構120上沈積第一接合層152A。在一些實施例中，第一接合層152A包括藉由CVD、ALD、PVD等沈積的氧化矽（例如，高密度電漿（high-density plasma；HDP）氧化物等）。第二接合層152B同樣可為在使用例如CVD、ALD、PVD、熱氧化等接合之前在第一載體基板150的表面上形成的氧化物層。其他合適的材料可用於第一接合層152A及第二接合層152B。
介電-介電接合製程可進一步包括對第一接合層152A及第二接合層152B中的一個或多個施加表面處理。該表面處理可包括電漿處理。電漿處理可在真空環境中進行。在電漿處理之後，表面處理可進一步包括可應用於一個或多個接合層152的清潔製程（例如，用去離子水沖洗等）。然後，第一載體基板150與前側互連結構120對準，並且二者彼此壓接以啟動第一載體基板150至前側互連結構120的預接合。預黏著可在室溫下進行（例如，約21℃至約25℃）。在預接合之後，可藉由例如將前側互連結構120及第一載體基板150加熱至約170℃的溫度來應用退火製程。
在第22A到22C圖中，在第一載體基板150接合到前側互連結構120之後，該元件可翻轉以使得電晶體結構109的背側朝上。電晶體結構109的背側可指與形成主動元件的電晶體結構109的前側相對的一側。
在第23A至23C圖中，可將減薄製程應用於基板50的背側。減薄製程可包括平坦化製程（例如，機械研磨、CMP等）、回蝕刻處理、其組合等。在一些實施例中，減薄製程可包括合適的蝕刻製程，例如各向同性蝕刻製程（例如，濕蝕刻製程）、各向異性蝕刻製程（例如，乾式蝕刻製程）等。基板50可藉由選擇性地蝕刻基板50之材料（例如，以快於STI區68及第一磊晶材料91之速率蝕刻基板50之材料）來稀釋基板50。如第23A至23C圖所示，在基板50變薄之後，STI區68及第一磊晶材料91的背側以及STI區68及第一磊晶材料91的側壁部分可曝曝。基板50的一部分在減薄製程後可保持在閘極結構（例如，閘極電極102及閘極介電層100）及奈米結構55上。在閘極結構上之基板50的厚度T1可為約30 nm至約90 nm。在一些實施例中，基板50可被完全移除。如第23C圖所示，第一磊晶材料91的背側可安置在基板50的背側上方的高度H1 處，範圍為約5 nm至約35 nm。
在第24A至24G圖中，第三磊晶材料126形成於第一磊晶材料91的曝露背側上。在一些實施例中，第三磊晶材料126可為犧牲材料，其隨後被移除以形成背側通孔（例如背側通孔130，下面將參照第27A至27C圖論述）。第三磊晶材料126可使用諸如CVD、ALD、VPE、MBE等方法在第一磊晶材料91上磊晶生長。第三磊晶材料126可包括任何可接受的材料，例如矽鍺等。第三磊晶材料126可由對基板50及介電層之材料具有高蝕刻選擇性之材料形成（例如下文關於第25A至25C圖論述之STI區68及第二介電層125）。因而，第三磊晶材料126可被移除並替換為背側通孔，而無需顯著移除基板50及介電層。
在一些實施例中，第三磊晶材料126可由具有高鍺濃度的材料形成，類似於第一磊晶材料91。例如，第三磊晶材料126中鍺的原子濃度可在約20%至約60%之間。與具有較低鍺濃度的材料（例如，第二磊晶材料93）相比，具有較高鍺濃度的材料可以更高的速率蝕刻。形成具有更高鍺濃度的材料中的第三磊晶材料126允許在用於移除第三磊晶材料126、第一磊晶材料91的後續蝕刻製程中以高蝕刻速率蝕刻第三磊晶材料126、第一磊晶材料91，以及第二磊晶材料93（下文參照第26A至26D圖論述）。
在一些實施例中，在形成第三磊晶材料126之前，可在基板50及鰭66的曝露表面上形成可選的介電光罩127，以防止第三磊晶材料126沿著基板50及鰭66的表面形成。介電光罩127可包括氧化物（例如，氧化矽或類似物）、氮化物（例如，氮化矽或類似物）、其組合或類似物。介電光罩127可藉由CVD、ALD等沈積且可蝕刻回以使得第一磊晶材料91之側壁及背側曝露。在形成第三磊晶材料126之後，可移除介電光罩127。
在一些實施例中，第三磊晶材料126可藉由交替沈積及回蝕刻製程形成。沈積製程可包括CVD、ALD、VPE、MBE、其組合等。沈積製程可包括諸如含鍺前驅物（例如鍺烷（GeH4 ）或類似物）、含矽前驅物（例如矽烷（SiH4 ）或類似物）、其組合或類似物的前驅物。沈積製程可進一步包括載氣，例如氫氣（H2 ）、氮（氣N2 ）、其組合等。可調節前驅物流速與載氣流速之比，以確保第三磊晶材料126選擇性生長於第一磊晶材料91之上且不沿STI區68、介電光罩127及/或基板50之表面生長。含鍺前驅物流速與含矽前驅物流速之比亦可用於控制第三磊晶材料126之組成。
回蝕刻製程可包括諸如氯化氫（hydrogen chloride；HCl）、矽烷（SiH4 ）、其組合或類似物的前驅物。回蝕刻製程可進一步包括載氣，例如氫氣（H2 ）、氮氣（N2 ）、其組合等。在回蝕刻製程包括氯化氫及矽烷的實施例中，矽烷可鈍化第三磊晶材料126的部分，而氯化氫攻擊及蝕刻第三磊晶材料126的未鈍化部分。因此，回蝕刻製程可用於控制第三磊晶材料126的形狀。在一些實施例中，第三磊晶材料126的側壁部分可鈍化，而第三磊晶材料126的背側被蝕刻。該方法可用於增加第三磊晶材料126的臨界尺寸（例如，寬度），其降低了元件電阻，而不需要第三磊晶材料126的更高的高度。
如第24B至24D圖所示，第三磊晶材料126在橫截面視圖及俯視圖中可具有八角形或錘頭形狀。如第24E至24G圖所示，第三磊晶材料126在橫截面視圖及俯視圖中可具有六角形或錘頭形狀。第三磊晶材料126可在第一磊晶材料的背側具有厚度T2，其範圍為約5 nm至約30 nm。第三磊晶材料126的寬度W2 可在約20 nm至約70 nm之間。可控制第三磊晶材料126的形狀及尺寸，以控制隨後形成的背側通孔的尺寸及形狀，其可代替第一磊晶材料91、第二磊晶材料93及第三磊晶材料126。
在第25A至25C圖中，第二介電層125沈積在元件的背側。如第25A至25C圖所示，第二介電層125可沈積於基板50及STI區68上。在一些實施例中，第二介電層125亦可沈積在第三磊晶材料126上，並且可被蝕刻回使得第三磊晶材料126的部分自第二介電層125突出。第二介電層125可藉由諸如CVD、ALD等方法沈積。第二介電層125可實體接觸第三磊晶材料126的側壁、第一磊晶材料91的側壁、STI區68的側壁及背側以及基板50的背側。第二介電層125可包括諸如氧化矽等的材料，儘管可使用任何合適的材料，例如k值小於約3.5的低介電常數（低k）材料。第二介電層125在基板50的背側表面上可具有厚度T3 ，為約15 nm至約30 nm。控制第二介電層125的厚度可用於控制隨後形成的延伸穿過第二介電層125的背側通孔的長度。
在第26A至26D圖中，移除第三磊晶材料126、第一磊晶材料91及第二磊晶材料93以形成第五凹槽128，並且在第五凹槽128中形成第二矽化物區129。第三磊晶材料126、第一磊晶材料91及第二磊晶材料93可藉由合適的蝕刻製程移除，該蝕刻製程可為各向同性蝕刻製程，例如濕蝕刻製程。蝕刻製程可具有對第三磊晶材料126、第一磊晶材料91及第二磊晶材料93之材料之高蝕刻選擇性。因而，第三磊晶材料126、第一磊晶材料91及第二磊晶材料93可在不顯著移除第二介電層125、STI區68、基板50或第一磊晶源極/汲極區92的材料的情況下被移除。如前所述，第二磊晶材料93可由具有較低鍺濃度的材料形成，以使第二磊晶材料93的蝕刻速率較低，以保護第一磊晶源極/汲極區92在用於移除第三磊晶材料126的蝕刻製程中免於過度蝕刻，第一磊晶材料91及第二磊晶材料93。第五凹槽128可曝露第二介電層125的側壁、STI區68的側壁以及第一磊晶源極/汲極區92的背側。
如第26C圖所示，第五凹槽128在橫截面視圖中為錘形，第一部分128A具有錐形輪廓，其寬度在自基板50的前側到基板50的背側的方向上連續減小；第二部分128B具有錐形輪廓，其寬度在自第二介電層125之背側表面向基板50之背側表面逐漸減小；且第三部分128C具有豎直側壁。第一部分128A可自寬度W3 逐漸變細到寬度W4 ，並且具有自約20 nm至約50 nm的高度H2 。寬度W3 可在約15nm至約30nm範圍內，寬度W4 可在約10nm至約30nm範圍內，且寬度W3 與寬度W4 之比可在約1至約1.8範圍內。第二部分128B可自寬度W5 逐漸減小到寬度W4 ，並且具有自約2 nm至約10 nm的高度H3 。寬度W5 可在約20 nm至約70 nm範圍內變化，且寬度W5 與寬度W4 之比可在約1至約1.8範圍內。第三部分128C的寬度W5 及高度H4 可在約5 nm至約20 nm之間。在一些實施例中，寬度W5 與第一部分128A的平均寬度的比率可為約2至約7。形成包括第二部分128B及第三部分128C的第五凹槽128增加了隨後形成的背側通孔的接觸面積，此降低了接觸電阻並改善了RC時間延遲。
在第26D圖中，第五凹槽128可藉由額外的適當蝕刻製程來加寬，該蝕刻製程可為各向同性蝕刻製程，例如濕蝕刻製程。額外蝕刻製程可具有對第二介電層125及基板50之材料之高蝕刻選擇性。因而，第二介電層125及基板50的材料可在不顯著移除第一磊晶源極/汲極區92的材料的情況下被移除。在額外蝕刻製程之後，第一部分128A可自寬度W6 逐漸減小到寬度W7 。寬度W6 可在約17 nm至約32 nm範圍內變化，寬度W7 可在約12 nm至約32 nm範圍內，且寬度W6 與寬度W7 之比可在約1至約1.8範圍內。第二部分128B可自寬度W8 逐漸減小到寬度W7 。寬度W8 可在約20 nm至約70 nm範圍內變化，且寬度W8 與寬度W7 之比可在約1.1至約1.8範圍內。第三部分128C可具有寬度W8 。執行額外蝕刻製程以加寬第五凹槽128進一步增加隨後形成的背側通孔的接觸面積，此進一步降低了接觸電阻並改善了RC時間延遲。
第二矽化物區129隨後可形成於第一磊晶源極/汲極區92背側的第五凹槽128中。第二矽化物區129可類似於上面關於第19A到19C圖所述的第一矽化物區110。例如，第二矽化物區129可由類似材料形成，並且使用類似的製程作為第一矽化物區110。
在第27A至27D圖中，背側通孔130形成於第五凹槽128中。背側通孔130可延伸穿過第二介電層125，並且可藉由第二矽化物區129電耦合到第一磊晶源極/汲極區92。背側通孔130每個可包括一個或多個層，例如阻障層、擴散層及填充材料。例如，在一些實施例中，背側通孔130每個包括阻障層及導電材料，並且每個通孔皆電耦合到底層導電特徵（例如，第二矽化物區129）。背側通孔130藉由第二矽化物區129電耦合到第一磊晶源極/汲極區92。阻障層可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。
如第27B至27D圖所示，背側通孔130可具有錘形形狀，其中背側通孔130的背側部分具有八角形形狀。背側通孔130可具有如第27C圖所示的寬度W4 -W6 ，或寬度W7 -W9 ，如第27D圖所示。藉由在第一磊晶材料91上磊晶生長第三磊晶材料126，背側通孔130的背側部分的寬度被擴大，這降低了背側通孔130的接觸電阻，減少了RC時間延遲，並且改善了元件效能。
在第28A到28C圖中，背側通孔130平坦化並且形成第二導電線134及第三介電層132。可執行諸如CMP之類的平坦化製程以使背側通孔130的背側與第二介電層125的背側齊平。在平坦化製程之後，背側通孔130的高度H5 可在約30 nm至約80 nm之間。然後，可在背側通孔130及第二介電層125上形成第二導電線134及第三介電層132。第三介電層132可類似於第二層間介電質106。例如，第三介電層132可由材料形成，並且使用與用於第二層間介電質106的相同或類似的製程。
在第三介電層132中形成第二導電線134。形成第二導電線134可包括例如使用微影及蝕刻製程的組合來在第三介電層132中形成圖案凹陷。第三介電層132中的凹陷的圖案可對應於第二導電線134的圖案。然後藉由在凹槽中沈積導電材料來形成第二導電線134。在一些實施例中，第二導電線134包括金屬層，該金屬層可為單層，亦可為包括由不同材料形成的多個子層的複合層。在一些實施例中，第二導電線134包括銅、鋁、鈷、鎢、鈦、鉭、釕等。在用導電材料填充凹槽之前，可沈積可選擴散阻障層及/或可選黏著層。阻障層/黏著層的合適材料包括鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦等。第二導電線134可使用例如CVD、ALD、PVD、電鍍等形成。第二導電線134藉由背側通孔130及第二矽化物區129電耦合到第一磊晶源極/汲極區92。可執行平坦化製程（例如，CMP、研磨、回蝕刻等等）以移除在第三介電層132上形成的第二導電線134的多餘部分。
在一些實施例中，第二導電線134係背側電源軌，其係將第一磊晶源極/汲極區92電連接到參考電壓、電源電壓等的導電線路。藉由將電源軌放置在所得到的半導體晶體的背側而非半導體晶體的前側，可實現優點。例如，可增加奈米FET的閘極密度及/或前側互連結構120的互連密度。此外，半導體晶體的背側可容納更寬的功率軌，降低電阻並改善到奈米FET的功率傳輸效率。例如，第二導電線134的寬度可為前側互連結構120的第一級導電線（例如，第一導電特徵122及/或第一導電線118）寬度的至少兩倍。
在第29A到29C圖中，背側互連結構136的剩餘部分形成於第三介電層132及第二導電線134上。背側互連結構136可被稱為背側互連結構，因為它形成於電晶體結構109的背側（例如，電晶體結構109的一側，與在其上形成主動元件的電晶體結構109的一側相對）。背側互連結構136可包括第二介電層125、第三介電層132、背側通孔130及第二導電線134。如第29C圖所示，背側通孔130可包括在朝向背側互連結構136的方向變窄的第一錐形側壁、自第一錐形側壁延伸並在朝向背側互連結構136的方向上加寬的第二錐形側壁，以及自第二錐形側壁延伸並垂直於基板50的主表面的第三垂直側壁。
背側互連結構136的其餘部分可包括材料，並且可使用與用於前側互連結構120的相同或類似的製程來形成，該製程與上文關於第21A到21C圖所述的前側互連結構120相同或相似。特別地，背側互連結構136可包括疊層在第四介電層138中形成的第二導電特徵140。第二導電特徵140可包括佈線（例如，用於自隨後形成的接觸墊及外部連接件佈線）。第二導電特徵140可進一步圖案化以包括一個或多個嵌入的被動元件，例如電阻器、電容器、電感器等。嵌入的被動元件可與第二導電線134（例如，電源軌）整合以在奈米FET的背側提供電路（例如，電源電路）。
在第30A到30C圖中，在背側互連結構136上形成鈍化層144、凸塊下金屬層146及外部連接件148。鈍化層144可包括諸如PBO、聚醯亞胺、BCB等聚合物。或者，鈍化層144可包括非有機介電材料，例如氧化矽、氮化矽、碳化矽、氧化矽等。鈍化層144可藉由例如CVD、PVD、ALD等沈積。
凸塊下金屬層146藉由背側互連結構136中的第二導電特徵140的鈍化層144形成，並且外部連接件148形成於凸塊下金屬層146上。凸塊下金屬層146可包括藉由電鍍製程等形成的一層或多層銅、鎳、金或類似物。外部連接件148（例如，焊球）形成於凸塊下金屬層146上。外部連接件148的形成可包括將焊球放置在凸塊下金屬層146的曝露部分上並使該焊球回流。在一些實施例中，外部連接件148的形成包括執行電鍍步驟以在最上面的第二導電特徵140上形成焊接區，然後回流焊接區。凸塊下金屬層146及外部連接件148可用於提供到其他電氣組件的輸入/輸出連接，例如，其他元件晶粒、再分配結構、印刷電路板（printed circuit board；PCB）、主板等。凸塊下金屬層146及外部連接件148亦可被稱為可向上述奈米FET提供信號、電源電壓及/或接地連接的背側輸入/輸出墊。
實施例可實現優點。例如，形成包括擴大的背側部分的背側通孔為背側通孔提供了更大的接觸面積，並降低了背側通孔中的接觸電阻。此反過來導致減少RC時間延遲及改善元件效能。
根據一個實施例，一種元件包括第一元件層中的第一電晶體結構；第一元件層的前側的前側互連結構；第一元件層背側的第一介電層；穿過第一介電層延伸到第一電晶體結構的源極/汲極區的第一觸點；以及位於第一介電層及第一觸點的背側的背側互連結構，第一觸點包括具有第一錐形側壁的第一部分及具有第二錐形側壁的第二部分，第一錐形側壁的寬度在朝向背側互連結構的方向上變窄，以及在朝向背側互連結構的方向上加寬的第二錐形側壁的寬度。在一個實施例中，第一觸點亦包括具有垂直側壁的第三部分。在一個實施例中，第三部分自面向背側互連結構的第一觸點的表面延伸到第二部分，第二部分自第三部分延伸到第一部分，並且第一部分自第二部分延伸到面向第一元件層的第一觸點的表面。在一個實施例中，第三部分的寬度與第一部分的平均寬度的比率為2到7。在一個實施例中，第一電晶體結構包括閘極結構、在閘極結構及第一介電層之間延伸的半導體基板、環繞第一錐形側壁的半導體基板以及環繞第二錐形側壁的第一介電層。在一個實施例中，面向背側互連結構的第一觸點的表面及面向背側互連結構的第一介電層的表面彼此水平。在一個實施例中，元件亦包括電耦合到第一觸點的電源軌，第一觸點藉由矽化物區電耦合到源極/汲極區。
根據另一實施例，一種元件包括第一基板；第一基板上方的第一元件層，第一元件層包括第一電晶體結構；第一元件層位於第一元件層背側；電耦合到第一電晶體結構的第一源極/汲極區的第一背側通孔、延伸穿過第一基板及第一介電層的第一背側通孔、在第一基板中具有第一寬度及在第一介電層中具有第二寬度的第一背側通孔，第二寬度大於第一寬度，以及在第一介電層及第一背側通孔上的第一互連結構，第一互連結構包括藉由第一背側通孔電耦合到第一源極/汲極區的電源軌。在一個實施例中，延伸穿過第一介電層的第一背側通孔的一部分包括具有在朝向第一互連結構的方向上加寬的寬度的錐形側壁。在一個實施例中，延伸穿過第一基板的第一背側的一部分包括具有在朝向第一互連結構的方向上變窄的寬度的錐形側壁。在一個實施例中，延伸穿過第一介電層的第一背側的一部分包括具有恆定寬度的直側壁。在一個實施例中，錐形側壁的寬度為10 nm至30 nm，且直側壁的恆定寬度為20 nm至70 nm。在一個實施例中，第二寬度與第一寬度之比為2到7。
根據又一實施例，一種方法包括在第一基板上形成第一電晶體；曝露第一磊晶材料，曝露第一磊晶材料，包括使第一基板的背側變薄；在第一磊晶材料上磊晶生長第二磊晶材料；以及用背側通孔替換第二磊晶材料及第一磊晶材料，背側通孔電耦合到第一電晶體的源極/汲極區。在一個實施例中，第一磊晶材料及第二磊晶材料各自包括鍺原子濃度為20%至60%的矽鍺。在一個實施例中，該方法亦包括蝕刻第一基板以形成第一凹槽於第一基板中；在第一凹槽中形成第一磊晶材料；在第一磊晶材料上形成第三磊晶材料；以及在第三磊晶材料上形成源極/汲極區，源極/汲極區填充第一凹槽的剩餘部分。在一個實施例中，第一磊晶材料、第二磊晶材料及第三磊晶材料包括矽鍺，第三磊晶材料的鍺原子濃度低於第一磊晶材料及第二磊晶材料。在一個實施例中，第一磊晶材料及第二磊晶材料各自具有自20%到60%的鍺原子濃度，並且第三磊晶材料具有自0%到20%的鍺原子濃度。在一個實施例中，第二磊晶材料在橫截面視圖中以八角形生長。在一個實施例中，該方法亦包括在第一基板上形成介電層，介電層環繞第二磊晶材料的第一部分，第二磊晶材料的第二部分曝露。
上述內容概述了若干實施例的特徵，以便熟習此項技術者能夠更好地理解本揭露之各個態樣。熟習此項技術者應當理解，其可容易地將本揭露作為設計或修改其他製程及結構的基礎，以實現本文介紹之實施例的相同目的及/或實現相同的優點。熟習此項技術者亦應認識到，此類等效結構不會偏離本揭露的精神及範疇，並且其可在不脫離本揭露的精神及範疇的情況下對本文進行各種更改、替換及更改。
20:分隔物 50:基板 50N:n型區 50P:p型區 51:第一半導體層 51A:第一半導體層 51B:第一半導體層 51C:第一半導體層 52:第一奈米結構 52A:第一奈米結構 52B:第一奈米結構 52C:第一奈米結構 53:第二半導體層 53A:第二半導體層 53B:第二半導體層 53C:第二半導體層 54:第二奈米結構 54A:第二奈米結構 54B:第二奈米結構 54C:第二奈米結構 55:奈米結構 56:多層堆疊 60:虛擬閘極介電層 64:多層堆疊 66:鰭 68:淺溝槽隔離（STI）區 70:虛擬介電層 71:虛擬閘極介電層 72:虛擬閘極層 74:光罩層 76:虛擬閘極 78:光罩 80:第一間隔層 81:第一間隔物 82:第二間隔層 83:第二間隔物 86:第一凹槽 87:第二凹槽 88:側壁凹槽 90:第一內部間隔物 91:第一磊晶材料 92:第一磊晶源極/汲極區 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 93:第二磊晶材料 94:接觸蝕刻終止層 95:第二磊晶源極/汲極區 95A:第一半導體材料層 95B:第二半導體材料層 95C:第三半導體材料層 96:第一層間介電質 98:第三凹槽 100:閘極介電層 102:閘極電極 104:閘極遮罩 106:第二層間介電質 108:第四凹槽 109:電晶體結構 110:第一矽化物區 112:源極/汲極觸點 114:閘極觸點 118:第一導電線 120:前側互連結構 122:第一導電特徵 124:第一介電層 125:第二介電層 126:第三磊晶材料 127:介電光罩 128:第五凹槽 128A:第一部分 128B:第二部分 128C:第三部分 129:第二矽化物區 130:背側通孔 132:第三介電層 134:第二導電線 136:背側互連結構 138:第四介電層 140:第二導電特徵 144:鈍化層 146:凸塊下金屬層 148:外部連接件 150:第一載體基板 152:接合層 152A:第一接合層 152B:第二接合層 A-A',B-B',C-C':橫截面
當與附圖一起閱讀時，自以下詳細描述中最好地理解本揭露的各個態樣。值得注意的是，根據行業的標準做法，各種特徵並非按比例繪製的。事實上，為了便於論述，各種特徵的尺寸可任意增大或減小。 第1圖說明根據一些實施例之三維視圖中的奈米結構場效電晶體（奈米FET（field-effect transistor））的實例。 根據一些實施例，第2、3、4、5、6A、6B、6C、7A、7B、7C、8A、8B、8C、9A、9B、9C、10A、10B、10C、11A、11B、11C、11D、12A、12B、12C、12D、12E、13A、13B、13C、14A、14B、14C、15A、15B、15C、16A、16B、16C、17A、17B、17C、18A、18B、18C、19A、19B、19C、20A、20B、20C、21A、21B、21C、22A、22B、22C、23A、23B、23C、24A、24B、24C、24D、24E、24F、24G、25A、25B、25C、26A、26B、26C、26D、27A、27B、27C、27D、28A、28B、28C、29A、29B、29C、30A、30B及30C圖係奈米FET製造時中間階段的橫斷面視圖及俯視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
50:基板
54A:第二奈米結構
54B:第二奈米結構
54C:第二奈米結構
81:第一間隔物
90:第一內部間隔物
92:第一磊晶源極/汲極區
94:接觸蝕刻終止層
95:第二磊晶源極/汲極區
96:第一層間介電質
100:閘極介電層
102:閘極電極
104:閘極遮罩
106:第二層間介電質
110:第一矽化物區
112:源極/汲極觸點
114:閘極觸點
120:前側互連結構
122:第一導電特徵
124:第一介電層
125:第二介電層
129:第二矽化物區
130:背側通孔
132:第三介電層
134:第二導電線
136:背側互連結構
138:第四介電層
140:第二導電特徵
144:鈍化層
146:凸塊下金屬層
148:外部連接件
150:第一載體基板
152:接合層

Claims (20)

  1. 一種元件，包括： 一第一元件層中的一第一電晶體結構； 該第一元件層前側的一前側互連結構； 該第一元件層背側的一第一介電層； 穿過該第一介電層延伸到該第一電晶體結構的一源極/汲極區的一第一觸點；以及 位於該第一介電層及該第一觸點的背側上的一背側互連結構，其中該第一觸點包括具有複數個第一錐形側壁的一第一部分及具有複數個第二錐形側壁的一第二部分，其中，該些第一錐形側壁的寬度在朝向該背側互連結構的方向上變窄，並且其中該些第二錐形側壁的寬度在朝向該背側互連結構的方向上加寬。
  2. 如請求項1所述之元件，其中該第一觸點進一步包括具有複數個垂直側壁的一第三部分。
  3. 如請求項2所述之元件，其中該第三部分自面向該背側互連結構的該第一觸點的表面延伸到該第二部分，其中該第二部分自該第三部分延伸到該第一部分，且其中，該第一部分自該第二部分延伸到面向該第一元件層的該第一觸點的表面。
  4. 如請求項2所述之元件，其中該第三部分之寬度與該第一部分之平均寬度之比為2至7。
  5. 如請求項1所述之元件，其中該第一電晶體結構包括一閘極結構，其中一半導體基板延伸至該閘極結構與該第一介電層之間，其中該半導體基板環繞該些第一錐形側壁，且其中該第一介電層環繞該些第二錐形側壁。
  6. 如請求項1所述之元件，其中面向該背側互連結構的該第一觸點的表面及面向該背側互連結構的該第一介電層的表面彼此水平。
  7. 如請求項1所述之元件，亦包括電耦合到該第一觸點的一電源軌，其中該第一觸點藉由一矽化物區電耦合到該源極/汲極區。
  8. 一種元件，包括： 一第一基板； 該第一基板上的一第一元件層，該第一元件層包括一第一電晶體結構； 該第一元件層背側的一第一介電層； 電耦合到該第一電晶體結構之一第一源極/汲極區的一第一背側通孔，該第一背側通孔延伸穿過該第一基板及該第一介電層，該第一背側通孔在該第一基板中具有一第一寬度且在該第一介電層中具有一第二寬度，該第二寬度大於該第一寬度；以及 該第一介電層及該第一背側通孔上的一第一互連結構，該第一互連結構包括藉由該第一背側通孔電耦合到該第一源極/汲極區的一電源軌。
  9. 如請求項8所述之元件，其中延伸穿過該第一介電層之該第一背側之部分包括具有朝向該第一互連結構之方向加寬之寬度的複數個錐形側壁。
  10. 如請求項8所述之元件，其中延伸穿過該第一基板之該第一背側之部分包括具有朝向該第一互連結構之方向變窄之寬度的複數個錐形側壁。
  11. 如請求項10所述之元件，其中延伸穿過該第一介電層之該第一背側通孔之部分包括具有恆定寬度之複數個直側壁。
  12. 如請求項11所述之元件，其中該些錐形側壁之該些寬度為10 nm至30 nm，且其中該些直側壁之該恆定寬度為20 nm至70 nm。
  13. 如請求項8所述之元件，其中該第二寬度與該第一寬度之比為2至7。
  14. 一種方法，包括以下步驟： 在一第一基板上形成一第一電晶體； 曝露一第一磊晶材料，其中曝露該第一磊晶材料包括使該第一基板的背側變薄； 在該第一磊晶材料上磊晶生長一第二磊晶材料；以及 用一背側通孔替換該第二磊晶材料及該第一磊晶材料，該背側通孔電耦合到該第一電晶體的一源極/汲極區。
  15. 如請求項14所述之方法，其中該第一磊晶材料及該第二磊晶材料各自包括鍺原子濃度為20%至60%的矽鍺。
  16. 如請求項14所述之方法，進一步包括以下步驟： 蝕刻該第一基板以形成一第一凹槽於該第一基板中； 在該第一凹槽中形成該第一磊晶材料； 在該第一磊晶材料上形成一第三磊晶材料；以及 在該第三磊晶材料上形成該源極/汲極區，該源極/汲極區填充該第一基板的剩餘部分。
  17. 如請求項16所述之方法，其中該第一磊晶材料、該第二磊晶材料及該第三磊晶材料包括矽鍺，其中該第三磊晶材料具有比該第一磊晶材料及該第二磊晶材料更低的鍺原子濃度。
  18. 如請求項17所述之方法，其中該第一磊晶材料及該第二磊晶材料各自具有自20%到60%的鍺原子濃度，且其中該第三磊晶材料具有自0%到20%的鍺原子濃度。
  19. 如請求項14所述之方法，其中該第二磊晶材料在橫截面視圖中以八角形生長。
  20. 如請求項14所述之方法，進一步包括以下步驟：在該第一基板上形成一介電層，該介電層環繞該第二磊晶材料的一第一部分，其中該第二磊晶材料的一第二部分曝露。
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