KR20210147841A - 후면 측 비아들을 포함한 반도체 디바이스들 및 그 형성 방법들 - Google Patents

후면 측 비아들을 포함한 반도체 디바이스들 및 그 형성 방법들 Download PDF

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KR20210147841A
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Abstract

후면 측 부분들이 확대된 후면 측 비아를 포함하는 반도체 디바이스들 및 이를 형성하는 방법들이 개시된다. 일 실시예에서, 디바이스는 제 1 디바이스 층 내의 제 1 트랜지스터 구조물; 제 1 디바이스 층의 전면 측 상의 전면 측 상호접속 구조물; 제 1 디바이스 층의 후면 측 상의 제 1 유전체 층; 제 1 유전체 층을 통해 제 1 트랜지스터 구조물의 소스/드레인 영역으로 연장되는 제 1 콘택; 및 제 1 유전체 층 및 제 1 콘택의 후면 측 상의 후면 측 상호접속 구조물을 포함하고, 제 1 콘택은 제 1 테이퍼진 측벽들을 갖는 제 1 부분 및 제 2 테이퍼진 측벽들을 갖는 제 2 부분을 포함하고, 제 1 테이퍼진 측벽들의 폭들은 후면 측 상호접속 구조물을 향하는 방향으로 좁아지며, 그리고 제 2 테이퍼진 측벽들의 폭들은 후면 측 상호접속 구조물을 향하는 방향으로 확장된다.

Description

후면 측 비아들을 포함한 반도체 디바이스들 및 그 형성 방법들{SEMICONDUCTOR DEVICES INCLUDING BACKSIDE VIAS AND METHODS OF FORMING THE SAME}
본 출원은 2020년 5월 27일 출원된 미국 가출원 번호 제63/030,560호의 우선권을 주장하며, 이 미국 가출원은 본원에 참고로 포함된다.
반도체 디바이스들은, 예를 들어, 퍼스널 컴퓨터들, 셀폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 일반적으로, 반도체 기판 위에 절연 층들 또는 유전체 층들, 도전체 층들, 및 반도체 재료 층들을 순차적으로 증착하고, 그 위에 회로 컴포넌트들 및 요소들을 형성하기 위해 리소그래피를 사용하여 다양한 재료 층들을 패터닝함으로써 제조된다.
반도체 산업은 최소 피처 사이즈(minimum feature size)를 지속적으로 축소함으로써 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 지속적으로 향상시켜, 보다 많은 컴포넌트들이 주어진 구역에 집적될 수 있도록 한다. 그러나, 최소 피처 사이즈들이 축소됨에 따라, 해결해야 할 추가 문제들이 발생한다.
본 개시 내용의 양태들은 첨부 도면과 함께 읽혀지는 이하의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들(features)이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따라, 나노구조 전계 효과 트랜지스터(nanostructure field-effect transistor)(나노-FET)의 일 예를 3 차원 도면(three-dimensional view)으로 도시한 것이다.
도 2, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 6c, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 11d, 도 12a, 도 12b, 도 12c, 도 12d, 도 12e, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 16c, 도 17a, 도 17b, 도 17c, 도 18a, 도 18b, 도 18c, 도 19a, 도 19b, 도 19c, 도 20a, 도 20b, 도 20c, 도 21a, 도 21b, 도 21c, 도 22a, 도 22b, 도 22c, 도 23a, 도 23b, 도 23c, 도 24a, 도 24b, 도 24c, 도 24d, 도 24e, 도 24f, 도 24g, 도 25a, 도 25b, 도 25c, 도 26a, 도 26b, 도 26c, 도 26d, 도 27a, 도 27b, 도 27c, 도 27d, 도 28a, 도 28b, 도 28c, 도 29a, 도 29b, 도 29c, 도 30a, 도 30b, 및 도 30c는 일부 실시예에 따른 나노-FETs 제조의 중간 스테이지들에 대한 단면도들 및 탑 다운 도면들(top-down views)이다.
이하의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예의 컴포넌트들 및 배열체들이 기술된다. 이들은 물론 예에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처를 형성하는 것은 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있도록 제 1 피처와 제 2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
다양한 실시예들은 반도체 디바이스들 내에 후면 측 비아들을 형성하는 방법 및 그 후면 측 비아들을 포함한 반도체 디바이스들을 형성하는 방법을 제공한다. 이 방법들은 게이트 구조물들에 인접한 기판을 에칭하여 제 1 리세스들을 형성하고, 제 1 리세스들 내에 제 1 에피택셜 재료들을 형성하는 단계, 제 1 에피택셜 재료들 위에 제 2 에피택셜 재료들을 형성하는 단계, 및 제 2 에피택셜 재료들 위에 에피택셜 소스/드레인 영역들을 형성하는 단계를 포함한다. 제 1 에피택셜 재료들은 약 20 % 내지 약 60 %의 원자 게르마늄 농도를 갖는 실리콘 게르마늄으로 형성될 수 있고, 제 2 에피택셜 재료들은 약 0 % 내지 약 20 %의 원자 게르마늄 농도를 갖는 실리콘 게르마늄으로 형성될 수 있다. 기판은 제 1 에피택셜 재료를 노출시키도록 박형화되고, 제 3 에피택셜 재료들은 제 1 에피택셜 재료 위에 성장된다. 제 3 에피택셜 재료들은 약 20 % 내지 약 60 %의 원자 게르마늄 농도를 갖는 실리콘 게르마늄으로 형성될 수 있다. 제 3 에피택셜 재료들 중 적어도 일부를 둘러싸는 유전체 재료가 충전되고, 제 3 에피택셜 재료들, 제 1 에피택셜 재료들, 및 제 2 에피택셜 재료들은 에피택셜 소스/드레인 영역들을 노출하는 제 2 리세스들을 형성하도록 제거되고, 그리고 후면 측 비아들이 제 2 리세스들 내에 형성된다. 제 1 에피택셜 재료들 위에 제 3 에피택셜 재료들을 형성하게 되면, 보다 큰 후면 측 비아들의 형성이 가능하고, 유전체 재료에서 후속적으로 형성되는 후면 측 비아들의 랜딩 면적이 증가하고, 후면 측 비아들의 저항이 감소하고, 디바이스 RC 시간 지연이 감소하고, 그리고 디바이스 성능이 개선된다.
본원에서 논의되는 일부 실시예는 나노-FETs를 포함하는 IC 다이들의 맥락에서 기술된다. 그러나, 나노-FETs를 대신하거나 그와 조합하는 다른 타입들의 트랜지스터들(예컨대, 핀 전계 효과 트랜지스터들(fin field effect transistors)(FinFET), 또는 평면 트랜지스터들 등)을 포함하는 IC 다이들에 대해 다양한 실시예들이 적용될 수 있다.
도 1은 일부 실시예에 따른 나노-FETs(예컨대, 나노와이어 FETs, 또는 나노시트 FETS 등)의 일 예를 3 차원 도면으로 도시한 것이다. 나노-FETs는 기판(50)(예컨대, 반도체 기판) 상의 핀들(fins)(66) 위의 나노구조물들(55)(예컨대, 나노시트들, 또는 나노와이어들 등)을 포함하며, 나노구조물들(55)은 나노-FETs들에 대한 채널 영역들로서 작용한다. 나노구조물(55)은 p 타입 나노구조물들, n 타입 나노구조물들, 또는 이들의 조합을 포함할 수 있다. 얕은 트렌치 격리(shallow trench isolation)(STI) 영역들(68)은 이웃하는 STI 영역들(68) 사이에서 위로 돌출될 수 있는 인접한 핀들(fins)(66) 사이에 배치된다. STI 영역들(68)이 기판(50)으로부터 분리된 것으로 기술/도시되어 있지만, 본원에서 사용되는 바와 같이, 용어 "기판"은 반도체 기판 단독 또는 반도체 기판과 STI 영역들의 조합을 지칭할 수 있다. 추가적으로, 핀들(66)의 하단 부분들이 기판(50)과 함께 단일의 연속적인 재료들인 것으로 도시되어 있지만, 핀들(66) 및/또는 기판(50)의 하단 부분들은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이러한 맥락에서, 핀들(66)은 이웃하는 STI 영역들(68) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체 층들(100)은 핀들(66)의 상단 표면들 위에 존재하며, 나노구조물들(55)의 상단 표면들, 측벽들, 및 하단 표면들을 따라 존재한다. 게이트 전극들(102)은 게이트 유전체 층들(100) 위에 존재한다. 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)은 게이트 유전체 층들(100) 및 게이트 전극들(102)의 대향 측면들 상의 핀들(66) 상에 배치된다.
도 1은 이후의 도면에서 사용되는 참조 단면들을 추가로 도시한 것이다. 단면 A-A'는 게이트 전극(102)의 길이 방향 축을 따라 존재하고, 그리고, 예를 들어, 나노-FET의 제 1 에피택셜 소스/드레인 영역들(92) 또는 제 2 에피택셜 소스/드레인 영역들(95) 사이의 전류 흐름 방향에 수직인 방향으로 존재한다. 단면 B-B'는 단면 A-A'와 평행하며, 다수의 나노-FETs의 제 1 에피택셜 소스/드레인 영역들(92) 또는 제 2 에피택셜 소스/드레인 영역들(95)을 통해 연장된다. 단면 C-C'는 단면 A-A'에 수직이며, 나노-FET의 핀의 길이 방향 축에 대해 평행하고, 예를 들어, 나노-FET의 제 1 에피택셜 소스/드레인 영역들(92) 또는 제 2 에피택셜 소스/드레인 영역들(95) 간의 전류 흐름의 방향을 따른다. 후속 도면들은 명확성을 위해 이들 참조 단면들을 참조한다.
본원에서 논의되는 일부 실시예는 게이트-라스트 공정(gate-last process)을 사용하여 형성된 나노-FETs의 맥락에서 논의된다. 다른 실시예에서, 게이트-퍼스트 공정(gate-first process)이 사용될 수 있다. 또한, 일부 실시예는 평면 디바이스들, 예를 들어, 평면 FETs 또는 핀 전계 효과 트랜지스터들(FinFETs)에서 사용되는 양태들을 고려하고 있다.
도 2 내지 도 30c는 일부 실시예에 따른 나노-FETs의 제조에서의 중간 스테이지들의 단면도들을 도시한 것이다. 도 2 내지 도 5, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 도 29a, 및 도 30a는 도 1에 도시된 참조 단면 A-A'를 도시한 것이다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 12d, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b, 도 24b, 도 24e, 도 25b, 도 26b, 도 27b, 도 28b, 도 29b, 및 도 30b는 도 1에 도시된 참조 단면 B-B'를 도시한 것이다. 도 7c, 도 8c, 도 9c, 도 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c, 도 16c, 도 17c, 도 18c, 도 19c, 도 20c, 도 21c, 도 22c, 도 23c, 도 24c, 도 25c, 도 26c, 도 26d, 도 27c, 도 27d, 도 28c, 도 29c, 및 도 30c는 도 1에 도시된 참조 단면 C-C'를 도시한 것이다. 도 24d 및 도 24g는 탑 다운 도면들을 도시한 것이다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예컨대, p 타입 또는 n 타입 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는 반도체 기판, 예컨대, 벌크 반도체, 또는 반도체-온-절연체(semiconductor-on-insulator)(SOI) 기판 등일 수 있다. 기판(50)은 웨이퍼, 예컨대, 실리콘 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide)(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 글래스 기판 상에 제공된다. 다른 기판들, 예컨대, 다중 층 또는 구배 기판(a multi-layered or gradient substrates)이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
기판(50)은 n 타입 영역(50N) 및 p 타입 영역(50P)을 갖는다. n 타입 영역(50N)은 NMOS 트랜지스터들, 예컨대, n 타입 나노-FETs와 같은 n 타입 디바이스들을 형성하기 위한 것일 수 있으며, p 타입 영역(50P)은 PMOS 트랜지스터들, 예컨대, p 타입 나노-FETs와 같은 p 타입 디바이스들을 형성하기 위한 것일 수 있다. n 타입 영역(50N)은 (분할기(20)에 의해 도시되는 바와 같이) p 타입 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처들(예컨대, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조물들 등)이 n 타입 영역(50N)과 p 타입 영역(50P) 사이에 배치될 수 있다. 하나의 n 타입 영역(50N)과 하나의 p 타입 영역(50P)이 도시되어 있지만, 임의의 수의 n 타입 영역들(50N) 및 p 타입 영역들(50P)이 제공될 수 있다.
또한 도 2에서, 다중 층 스택(64)이 기판(50) 위에 형성된다. 다중 층 스택(64)은 제 1 반도체 층들(51A-51C)(통칭하여 제 1 반도체 층들(51)이라고 지칭됨)과 제 2 반도체 층들(53A-53C)(통칭하여 제 2 반도체 층들(53)이라고 지칭됨)의 교번 층들을 포함한다. 예시를 위해 그리고 이하에서 더 상세히 논의되는 바와 같이, 제 1 반도체 층들(51)을 제거하고 제 2 반도체 층들(53)을 패터닝하여 n 타입 영역(50N) 및 p 타입 영역(50P)에서 나노-FETs의 채널 영역들을 형성할 것이다. 그러나, 일부 실시예에서, 제 1 반도체 층들(51)을 제거하고 제 2 반도체 층들(53)을 패터닝하여 n 타입 영역(50N)에서 나노-FETs의 채널 영역들을 형성할 수 있고, 제 2 반도체 층들(53)을 제거하고 제 1 반도체 층들(51)을 패터닝하여 p 타입 영역(50P)에서 나노-FETs의 채널 영역들을 형성할 수 있다. 일부 실시예에서, 제 2 반도체 층들(53)을 제거하고 제 1 반도체 층들(51)을 패터닝하여 n 타입 영역(50N)에서 나노-FETs의 채널 영역들을 형성할 수 있고, 제 1 반도체 층들(51)을 제거하고 제 2 반도체 층들(53)을 패터닝하여 p 타입 영역(50P)에서 나노-FETs의 채널 영역들을 형성할 수 있다. 일부 실시예에서, 제 2 반도체 층들(53)을 제거하고 제 1 반도체 층들(51)을 패터닝하여 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에서 나노-FETs의 채널 영역들을 형성할 수 있다.
다중 층 스택(64)은 예시적인 목적을 위해 제 1 반도체 층들(51) 및 제 2 반도체 층들(53)의 각각의 3 개의 층을 포함하는 것으로 도시된다. 일부 실시예에서, 다중 층 스택(64)은 임의의 수의 제 1 반도체 층들(51) 및 제 2 반도체 층들(53)을 포함할 수 있다. 다중 층 스택(64)의 층들의 각각은 화학 기상 증착(chemical vapor deposition)(CVD), 원자 층 증착(atomic layer deposition)(ALD), 기상 에피택시(vapor phase epitaxy)(VPE), 또는 분자 빔 에피택시(molecular beam epitaxy)(MBE) 등과 같은 공정을 사용하여 에피택셜로 성장될 수 있다. 다양한 실시예들에서, 제 1 반도체 층들(51)은 실리콘 게르마늄 등과 같은 p 타입 나노-FETs에 적합한 제 1 반도체 재료로 형성될 수 있고, 제 2 반도체 층들(53)은 실리콘, 또는 실리콘 탄소 등과 같은 n 타입 나노-FETs에 적합한 제 2 반도체 재료로 형성될 수 있다. 다중 층 스택(64)은 예시적인 목적을 위해 p 타입 나노-FETs에 적합한 최하단 반도체 층을 갖는 것으로 도시된다. 일부 실시예에서, 다중 층 스택(64)은 최하단 층이 n 타입 나노-FETs에 적합한 반도체 층이 되도록 형성될 수 있다.
제 1 반도체 재료들 및 제 2 반도체 재료들은 서로에 대해 높은 에칭 선택도를 갖는 재료들일 수 있다. 따라서, 제 2 반도체 재료의 제 2 반도체 층들(53)을 크게 제거하지 않고도 제 1 반도체 재료의 제 1 반도체 층들(51)을 제거할 수 있고, 이로써 제 2 반도체 층들(53)을 패터닝하여 나노-FETs의 채널 영역들을 형성할 수 있다. 마찬가지로, 제 2 반도체 층들(53)을 제거하고 제 1 반도체 층들(51)을 패터닝하여 채널 영역들을 형성하는 실시예들에서, 제 1 반도체 재료의 제 1 반도체 층들(51)을 크게 제거하지 않고도 제 2 반도체 재료의 제 2 반도체 층들(53)을 제거할 수 있고, 이로써 제 1 반도체 층들(51)을 패터닝하여 나노-FETs의 채널 영역들을 형성할 수 있다.
이제 도 3을 참조하면, 일부 실시예에 따라, 핀들(66)이 기판(50) 내에 형성되고 나노구조물들(55)이 다중 층 스택(64) 내에 형성된다. 일부 실시예에서, 나노구조물들(55) 및 핀들(66)은 다중 층 스택(64) 및 기판(50) 내에 트렌치들을 에칭함으로써, 다중 층 스택(64) 및 기판(50) 내에 각각 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch)(RIE), 또는 중성 빔 에칭(neutral beam etch)(NBE) 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 다중 층 스택(64)을 에칭하여 나노구조물들(55)을 형성하게 되면, 제 1 반도체 층들(51)로부터 제 1 나노구조물들(52A-52C)(통칭하여 제 1 나노구조물들(52)이라고 지칭됨)을 추가로 정의할 수 있고, 제 2 반도체 층들(53)로부터 제 2 나노구조물들(54A-54C)(통칭하여 제 2 나노구조물들(54)이라고 지칭됨)을 정의할 수 있다. 제 1 나노구조물들(52) 및 제 2 나노구조물들(54)은 통칭하여 나노구조물들(55)로 지칭될 수 있다.
핀들(66) 및 나노구조물들(55)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(66) 및 나노구조물들(55)은 이중 패터닝(double-patterning) 또는 다중 패터닝(multi-patterning) 공정들을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 공정과 자체 정렬 공정(self-aligned process)을 결합하여, 예를 들어, 단일 직접 포토리소그래피 공정(single, direct photolithography process)을 사용하여 다른 방식으로 얻을 수 있는 것보다 작은 피치들(pitches)을 갖는 패턴들을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생 층은 기판 위에 형성되고, 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들은 자체 정렬 공정을 사용하여 패터닝된 희생 층 옆에 형성된다. 희생 층은 그 후 제거되고, 남아 있는 스페이서들은 그 후 핀들(66)을 패터닝하는 데 사용될 수 있다.
도 3은 n 타입 영역(50N) 및 p 타입 영역(50P)에서의 핀들(66)을 예시적인 목적을 위해 실질적으로 동일한 폭들을 갖는 것으로 도시한 것이다. 일부 실시예에서, n 타입 영역(50N)에서의 핀들(66)의 폭들은 p 타입 영역(50P)에서의 핀들(66)의 것들보다 크거나 작을 수 있다. 또한, 핀들(66) 및 나노구조물들(55)의 각각이 전체적으로 일정한 폭을 갖는 것으로 도시되어 있지만, 다른 실시예들에서, 핀들(66) 및/또는 나노구조무들(55)은, 핀들(66) 및/또는 나노구조물들(55)의 각각의 폭이 기판(50)을 향하는 방향으로 연속적으로 증가하도록, 테이퍼진 측벽들(tapered sidewalls)을 가질 수 있다. 이러한 실시예들에서, 나노구조물들(55)의 각각은 상이한 폭을 가질 수 있고, 사다리꼴의 형상일 수 있다.
도 4에서, 얕은 트렌치 격리(STI) 영역들(68)은 핀들(66)에 인접하게 형성된다. STI 영역들(68)은 제 2 기판(50), 핀들(66), 및 나노구조물들(55) 위에 그리고 인접한 핀들(66) 사이에 절연 재료를 증착함으로써 형성될 수 있다. 절연 재료는 실리콘 산화물, 질화물 등, 또는 이들의 조합과 같은 산화물일 수 있으며, 고밀도 플라즈마 CVD (HDP-CVD), 유동성 CVD (FCVD) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 도시된 실시예에서, 절연 재료는 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료가 일단 형성되면 어닐링 공정이 수행될 수 있다. 일 실시예에서, 절연 재료는 과잉 절연 재료가 나노구조물들(55)을 덮도록 형성된다. 절연 재료가 단일 층으로서 도시되어 있지만, 일부 실시예는 다중 층들을 이용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(별도로 도시되지 않음)는 먼저 기판(50), 핀들(66), 및 나노구조물들(55)의 표면들을 따라 형성될 수 있다. 그 후, 위에서 논의된 것과 같은 충전 재료가 라이너 위에 형성될 수 있다.
그 후 나노구조물들(55) 위의 과잉 절연 재료를 제거하기 위해 절연 재료에 대해 제거 공정이 적용된다. 일부 실시예에서, 화학 기계적 연마(CMP), 에치백 공정, 또는 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 평탄화 공정은, 평탄화 공정이 완료된 후 나노구조물들(55)과 절연 재료의 상단 표면들이 동일한 레벨이 되도록, 나노구조물들(55)을 노출시킨다.
그 다음 절연 재료는 STI 영역들(68)을 형성하도록 리세싱된다. 절연 재료는 n 타입 영역(50N) 및 p 타입 영역(50P)의 핀들(66)의 상부 부분들이 이웃하는 STI 영역들(68) 사이에서 돌출되도록 리세싱된다. 또한, STI 영역들(68)의 상단 표면들은 (도시된 바와 같은) 평탄한 표면, 볼록한 표면, 오목한 표면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역들(68)의 상단 표면들은 적절한 에칭에 의해 평탄하고, 볼록하고, 및/또는 오목하게 형성될 수 있다. STI 영역들(68)은 절연 재료의 재료에 대해 선택적인 것과 같은 (예컨대, 핀들(66) 및 나노구조물들(55)의 재료보다 빠른 레이트로 절연 재료의 재료를 에칭하는) 허용 가능한 에칭 공정을 사용하여 리세싱될 수 있다. 예를 들어, 희석된 불화 수소산(dilute hydrofluoric acid)(dHF)을 사용하는 산화물 제거가 사용될 수 있다.
도 2 내지 도 4와 관련하여 위에서 기술된 공정은 핀들(66) 및 나노구조물들(55)이 어떻게 형성될 수 있는지에 대한 일 예일 뿐이다. 일부 실시예에서, 핀들(66) 및/또는 나노구조물들(55)은 마스크 및 에피택셜 성장 공정을 사용하여 형성될 수 있다. 예를 들어, 유전체 층은 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치들은 유전체 층을 통해 에칭되어 하부의 기판(50)을 노출시킬 수 있다. 에피택셜 구조물들은 트렌치들 내에서 에피택셜로 성장될 수 있고, 유전체 층은, 에피택셜 구조물들이 핀들(66) 및/또는 나노구조물들(55)을 형성하기 위해 유전체 층으로부터 돌출되도록, 리세싱될 수 있다. 에피택셜 구조물들은 제 1 반도체 재료들 및 제 2 반도체 재료들과 같은 위에서 논의된 교번 반도체 재료들을 포함할 수 있다. 에피택셜 구조물들이 에피택셜로 성장되는 일부 실시예에서, 에피택셜로 성장된 재료들은 성장 동안 인시튜로 도핑될 수 있으며, 이는 사전 및/또는 후속 주입을 배제할 수 있지만, 인시튜 및 주입 도핑이 함께 사용될 수 있다.
추가적으로, 제 1 반도체 층들(51)(및 결과적인 제 1 나노구조물들(52)) 및 제 2 반도체 층들(53)(및 결과적인 제 2 나노구조물들(54))은 예시적인 목적만을 위해 p 타입 영역(50P) 및 n 타입 영역(50N)에서 동일한 재료들을 포함하는 것으로 본원에서 예시되고 논의된다. 따라서, 일부 실시예에서, 제 1 반도체 층들(51) 및 제 2 반도체 층들(53) 중 하나 또는 둘 모두는 p 타입 영역(50P) 및 n 타입 영역(50N)에서 상이한 재료들일 수 있거나 상이한 순서로 형성될 수 있다.
또한 도 4에서, 적절한 웰들(wells)(별도로 도시되지 않음)이 핀들(66), 나노구조물들(55), 및/또는 STI 영역들(68) 내에 형성될 수 있다. 상이한 웰 타입들을 갖는 실시예들에서, n 타입 영역(50N) 및 p 타입 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트 또는 다른 마스크들(별도로 도시되지 않음)을 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 n 타입 영역(50N) 및 p 타입 영역(50P)에서 핀들(66) 및 STI 영역들(68) 위에 형성될 수 있다. 포토레지스트는 p 타입 영역(50P)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, p 타입 영역(50P)에서 n 타입 불순물 주입이 수행되고, 포토레지스트는 n 타입 영역(50N) 내로 n 타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n 타입 불순물들은 그 영역에서 약 1013 원자/cm3 내지 약 1014 원자/cm3의 범위의 농도로 주입되는 인, 비소, 또는 안티몬 등일 수 있다. 주입 후, 포토레지스트는, 예를 들어, 허용 가능한 애싱 공정에 의해 제거된다.
p 타입 영역(50P)의 주입 후 또는 이전에, 포토레지스트 또는 다른 마스크들(별도로 도시되지 않음)이 p 타입 영역(50P) 및 n 타입 영역(50N)에서 핀들(66), 나노구조물들(55), 및 STI 영역들(68) 위에 형성된다. 포토레지스트는 n 타입 영역(50N)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, n 타입 영역(50N)에서 p 타입 불순물 주입이 수행될 수 있고, 포토레지스트는 p 타입 영역(50P) 내로 p 타입 불순물들이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p 타입 불순물들은 그 영역에서 약 1013 원자/cm3 내지 약 1014 원자/cm3의 범위의 농도로 주입되는 붕소, 붕소 불화물, 또는 인듐 등일 수 있다. 주입 후, 포토레지스트는, 예를 들어, 허용 가능한 애싱 공정에 의해 제거될 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)의 주입 후, 주입 손상을 수리하고 주입된 p 타입 및/또는 n 타입 불순물들을 활성화하기 위해 어닐링을 수행할 수 있다. 일부 실시예에서, 에피택셜 핀들의 성장된 재료들은 성장 동안 인시튜로 도핑될 수 있으며, 이는 주입을 배제할 수 있지만, 인시튜 및 주입 도핑이 함께 사용될 수 있다.
도 5에서, 더미 유전체 층(70)은 핀들(66) 및 나노구조물들(55) 위에 형성된다. 더미 유전체 층(70)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등일 수 있고, 허용 가능한 기술들에 따라 증착되거나 열적으로 성장될 수 있다. 더미 유전체 층(70) 위에는 더미 게이트 층(72)이 형성되고, 더미 게이트 층(72) 위에는 마스크 층(74)이 형성된다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 증착될 수 있고, 그 후, 예를 들어, CMP에 의해 평탄화될 수 있다. 마스크 층(74)은 더미 게이트 층(72) 위에 증착될 수 있다. 더미 게이트 층(72)은 도전성 또는 비 도전성 재료일 수 있으며, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(poly-SiGe), 금속 질화물들, 금속 실리사이드들, 금속 산화물들, 및 금속들을 포함하는 그룹에서 선택될 수 있다. 더미 게이트 층(72)은 물리 기상 증착(PVD), CVD, 스퍼터 증착, 또는 선택된 재료를 증착하기 위한 다른 기술들에 의해 증착될 수 있다. 더미 게이트 층(72)은 격리 영역들의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료들로 제조될 수 있다. 마스크 층(74)은, 예를 들어, 실리콘 질화물, 또는 실리콘 옥시 질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(72) 및 단일 마스크 층(74)은 n 타입 영역(50N) 및 p 타입 영역(50P)에 걸쳐 형성된다. 주목할 것은 더미 유전체 층(70)이 단지 예시적인 목적으로 핀들(66) 및 나노구조물들(55)만을 덮는 것으로 도시되어 있다는 것이다. 일부 실시예에서, 더미 유전체 층(70)은 더미 유전체 층(70)이 STI 영역들(68)을 덮도록 증착될 수 있고, 그에 따라 더미 유전체 층(70)은 더미 게이트 층(72)과 STI 영역들(68) 사이에서 연장된다.
도 6a 내지 도 20c는 실시예 디바이스들의 제조에서 다양한 추가 단계들을 도시한 것이다. 도 6a 내지 도 20c는 n 타입 영역(50N) 또는 p 타입 영역(50P)에서의 피처들을 도시한 것이다. 도 6a 내지 도 6c에서, 마스크 층(74)(도 5 참조)은 마스크들(78)을 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술들을 사용하여 패터닝될 수 있다. 그 후, 마스크들(78)의 패턴은 더미 게이트 층(72) 및 더미 유전체 층(70)으로 전사되어 더미 게이트들(76) 및 더미 게이트 유전체들(71)을 각각 형성할 수 있다. 더미 게이트들(76)은 핀들(66)의 각각의 채널 영역들을 덮는다. 마스크들(78)의 패턴은 인접한 더미 게이트들(76)로부터 더미 게이트들(76)의 각각을 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트들(76)은 또한 각각의 핀들(66)의 길이 방향에 대해 실질적으로 수직인 길이 방향을 가질 수 있다.
도 7a 내지 도 7c에서, 제 1 스페이서 층(80) 및 제 2 스페이서 층(82)은 도 6a 내지 도 6c에 도시된 구조물들 위에 형성된다. 제 1 스페이서 층(80) 및 제 2 스페이서 층(82)은 자체 정렬된 소스/드레인 영역들을 형성하기 위한 스페이서들로서 작용하도록 후속적으로 패터닝될 것이다. 도 7a 내지 도 7c에서, 제 1 스페이서 층(80)은 STI 영역들(68)의 상단 표면들; 핀들(66), 나노구조물들(55), 및 마스크들(78)의 상단 표면들 및 측벽들; 및 더미 게이트들(76) 및 더미 게이트 유전체(71)의 측벽들 상에 형성된다. 제 2 스페이서 층(82)은 제 1 스페이서 층(80) 위에 증착된다. 제 1 스페이서 층(80)은 열적 산화와 같은 기술들을 사용하여 실리콘 산화물, 실리콘 질화물, 또는 실리콘 옥시 질화물 등으로 형성될 수 있거나, 또는 CVD, 또는 ALD 등에 의해 증착될 수 있다. 제 2 스페이서 층(82)은 제 1 스페이서 층(80)의 재료와는 상이한 에칭 레이트를 갖는 재료, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 옥시 질화물 등으로 형성될 수 있으며, CVD, 또는 ALD 등에 의해 증착될 수 있다.
제 1 스페이서 층(80)이 형성된 후 그리고 제 2 스페이서 층(82)을 형성하기 전에, 저농도로 도핑된 소스/드레인(lightly doped source/drain)(LDD) 영역들(별도로 도시되지 않음)에 대한 주입이 수행될 수 있다. 도 4에서 위에 논의된 주입들과 유사한 상이한 디바이스 타입들을 갖는 실시예들에서, 포토레지스트와 같은 마스크가 p 타입 영역(50P)을 노출시키면서 n 타입 영역(50N) 위에 형성될 수 있으며, 적절한 타입(예컨대, p 타입)의 불순물들이 p 타입 영역(50P)에서의 노출된 핀들(66) 및 나노구조물들(55) 내로 주입될 수 있다. 마스크는 그 후 제거될 수 있다. 후속적으로, 포토레지스트와 같은 마스크가 n 타입 영역(50N)을 노출시키면서 p 타입 영역(50P) 위에 형성될 수 있으며, 적절한 타입의 불순물들(예컨대, n 타입)이 n 타입 영역(50N)에서의 노출된 핀들(66) 및 나노구조물들(55) 내로 주입될 수 있다. 마스크는 그 후 제거될 수 있다. n 타입 불순물들은 전술한 n 타입 불순물들 중 임의의 것일 수 있고, p 타입 불순물들은 전술한 p 타입 불순물들 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역들은 약 1x1015 원자/cm3 내지 약 1x1019 원자/cm3의 범위의 불순물들의 농도를 가질 수 있다. 어닐링은 주입 손상을 수리하고 주입된 불순물들을 활성화하는 데 사용될 수 있다.
도 8a 내지 도 8c에서, 제 1 스페이서 층(80) 및 제 2 스페이서 층(82)은 제 1 스페이서들(81) 및 제 2 스페이서들(83)을 형성하도록 에칭된다. 이하에서 보다 상세히 논의되는 바와 같이, 제 1 스페이서들(81) 및 제 2 스페이서들(83)은 후속 처리 동안 핀들(66) 및/또는 나노구조물들(55)의 측벽들을 보호할 뿐만 아니라 후속적으로 형성되는 소스/드레인 영역들을 자체 정렬시키도록 작용한다. 제 1 스페이서 층(80) 및 제 2 스페이서 층(82)은 등방성 에칭 공정(예컨대, 습식 에칭 공정), 또는 이방성 에칭 공정(예컨대, 건식 에칭 공정) 등과 같은 적합한 에칭 공정을 사용하여 에칭될 수 있다. 일부 실시예에서, 제 2 스페이서 층(82)의 재료는 제 1 스페이서 층(80)의 재료와는 상이한 에칭 레이트를 가지며, 그에 따라 제 1 스페이서 층(80)은 제 2 스페이서 층(82)을 패터닝할 때 에칭 정지 층으로서 작용할 수 있고, 제 2 스페이서 층(82)는 제 1 스페이서 층(80)을 패터닝할 때 마스크로서 작용할 수 있다. 예를 들어, 제 2 스페이서 층(82)은 이방성 에칭 공정을 사용하여 에칭될 수 있고, 여기서 제 1 스페이서 층(80)은 에칭 정지 층으로 작용하며, 제 2 스페이서 층(82)의 나머지 부분들은 도 8b에 도시된 바와 같이 제 2 스페이서들(83)을 형성한다. 그 후, 제 2 스페이서들(83)은 마스크로서 작용하지만 제 1 스페이서 층(80)의 노출된 부분들을 에칭하여, 도 8b 및 도 8c에 도시된 바와 같이, 제 1 스페이서들(81)을 형성한다.
도 8b에 도시된 바와 같이, 제 1 스페이서들(81) 및 제 2 스페이서들(83)은 핀들(66) 및/또는 나노구조물들(55)의 측벽들 상에 배치된다. 도 8c에 도시된 바와 같이, 일부 실시예에서, 제 2 스페이서 층(82)은 마스크들(78), 더미 게이트들(76), 및 더미 게이트 유전체들(71)에 인접한 제 1 스페이서 층(80) 위에서 제거될 수 있고, 제 1 스페이서들(81)은 마스크들(78), 더미 게이트들(76), 및 더미 게이트 유전체들(71)의 측벽들 상에 배치된다. 다른 실시예들에서, 제 2 스페이서 층(82)의 일부는 마스크들(78), 더미 게이트들(76), 및 더미 게이트 유전체들(71)에 인접한 제 1 스페이서 층(80) 위에 남아있을 수 있다.
주목할 것은 위의 개시 내용은 일반적으로 스페이서들 및 LDD 영역들을 형성하는 공정을 기술하고 있다는 것이다. 다른 공정들 및 시퀀스들이 사용될 수 있다. 예를 들어, 더 적거나 추가의 스페이서들이 이용될 수 있고, 상이한 순서의 단계들이 이용될 수 있고(예컨대, 제 1 스페이서들(81)은 제 2 스페이서 층(82)을 증착하기 전에 패터닝될 수 있고), 추가 스페이서들이 형성 및 제거되는 등이 수행될 수 있다. 더욱이, n 타입 및 p 타입 디바이스들은 상이한 구조물들 및 단계들을 사용하여 형성될 수 있다.
도 9a 내지 도 9c에서, 일부 실시예에 따라, 제 1 리세스들(86) 및 제 2 리세스들(87)이 핀들(66), 나노구조물들(55), 및 기판(50) 내에 형성된다. 에피택셜 소스/드레인 영역들은 제 1 리세스들(86) 내에 후속적으로 형성될 것이고, 에피택셜 재료들 및 소스/드레인 영역들은 제 2 리세스들(87) 내에 후속적으로 형성될 것이다. 제 1 리세스들(86) 및 제 2 리세스들(87)은 제 1 나노구조물들(52) 및 제 2 나노구조물들(54)을 통해 기판(50) 내로 연장될 수 있다. 도 9b에 도시된 바와 같이, STI 영역들(58)의 상단 표면들은 제 2 리세스들(86)의 하단 표면들과 동일한 레벨일 수 있다. 다양한 실시예에서, 핀들(66)은 제 1 리세스들(86)의 하단 표면들이 STI 영역들(68) 등의 상단 표면들 아래에 배치되도록 에칭될 수 있다.
도 9b 및 도 9c에 도시된 바와 같이, 제 2 리세스들(87)의 하단 표면들은 제 1 리세스들(86)의 하단 표면들 및 STI 영역들(68)의 상단 표면들 아래에 배치될 수 있다. 제 1 리세스들(86) 및 제 2 리세스들(87)은 RIE, 또는 NBE 등과 같은 이방성 에칭 공정들을 사용하여 핀들(66), 나노구조물들(55), 및 기판(50)을 에칭함으로써 형성될 수 있다. 제 1 스페이서들(81), 제 2 스페이서들(83), 및 마스크들(78)은 제 1 리세스들(86) 및 제 2 리세스들(87)을 형성하는 데 사용되는 에칭 공정들 동안 핀들(66), 나노구조물들(55), 및 기판(50)의 부분들을 마스킹한다. 나노구조물들(55) 및/또는 핀들(66)의 각 층을 에칭하기 위해 단일 에칭 공정 또는 다중 에칭 공정들이 사용될 수 있다. 제 1 리세스들(86) 및 제 2 리세스들(87)이 원하는 깊이들에 도달한 후에 에칭을 정지시키기 위해 시간 설정된 에칭 공정들(timed etch processes)이 사용될 수 있다. 제 2 리세스들(87)은 제 1 리세스들(86)을 에칭하는 데 사용되는 동일한 공정들 및 추가의 에칭 공정에 의해 제 1 리세스들(86)이 에칭되기 전 또는 후에 에칭될 수 있다. 일부 실시예에서, 제 1 리세스들(86)에 대응하는 영역들은 제 2 리세스들(87)에 대한 추가 에칭 공정이 수행되는 동안 마스킹될 수 있다. 제 2 리세스들(87)은 제 1 나노구조물들(52A)의 하단 표면들 아래로 약 40 nm 내지 약 100 nm 범위의 깊이들(D1)을 가질 수 있다. 제 2 리세스들(87)의 깊이는 후속적으로 형성되는 후면 측 비아들(예를 들어, 도 27a 내지 도 27c와 관련하여 아래에서 논의되는 후면 측 비아들(130))의 치수들을 제어하도록 선택될 수 있다. 제 2 리세스들(87)은 약 10 nm 내지 약 30 nm의 범위의 폭들(W1)을 가질 수 있다. 도 9c에 도시된 바와 같이, 제 2 리세스들(87)은 테이퍼진 측벽들을 가질 수 있으며, 이는 제 2 리세스들(87)이 기판(50) 내로 연장됨에 따라 더 좁아지게 된다.
도 10a 내지 도 10c에서, 제 1 리세스들(86) 및 제 2 리세스들(87)에 의해 노출되는 제 1 반도체 재료들(예컨대, 제 1 나노구조물들(52))로 형성된 다중 층 스택(64)의 층들의 측벽들의 부분들은 측벽 리세스들(88)을 형성하도록 에칭된다. 측벽 리세스들(88)에 인접한 제 1 나노구조물들(52)의 측벽들이 도 10c에서 직선인 것으로 도시되어 있지만, 이 측벽들은 오목하거나 볼록할 수 있다. 측벽들은 습식 에칭 등과 같은 등방성 에칭 공정들을 사용하여 에칭될 수 있다. 제 1 나노구조물들(52)이, 예컨대, SiGe를 포함하고 제 2 나노구조물들(54)이, 예컨대, Si 또는 SiC를 포함하는 일 실시예에서, 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide)(TMAH), 또는 암모늄 하이드록사이드(ammonium hydroxide)(NH4OH) 등을 이용한 건식 에칭 공정이 제 1 나노구조물들(52)의 측벽들을 에칭하는 데 사용될 수 있다.
도 11a 내지 도 11d에서, 제 1 내부 스페이서들(90)이 측벽 리세스(88) 내에 형성된다. 제 1 내부 스페이서들(90)은 도 10a 내지 도 10c에 도시된 구조물들 위에 내부 스페이서 층(별도로 도시되지 않음)을 증착함으로써 형성될 수 있다. 제 1 내부 스페이서들(90)은 후속적으로 형성되는 소스/드레인 영역들과 게이트 구조물 사이의 격리 피처들로서 작용한다. 이하에서 보다 상세히 논의되는 바와 같이, 에피택셜 소스/드레인 영역들 및 에피택셜 재료들은 제 1 리세스들(86) 및 제 2 리세스들(87) 내에 형성될 것이지만, 제 1 나노구조물들(52)은 대응하는 게이트 구조물들로 대체될 것이다.
내부 스페이서 층은 컨포멀 증착 공정, 예를 들어, CVD, 또는 ALD 등에 의해 증착될 수 있다. 내부 스페이서 층은 실리콘 질화물 또는 실리콘 옥시 질화물과 같은 재료를 포함할 수 있지만, 약 3.5 미만의 k 값을 갖는 저 유전 상수(로우-k) 재료들과 같은 임의의 적합한 재료가 이용될 수 있다. 그 후, 내부 스페이서 층은 제 1 내부 스페이서들(90)을 형성하도록 이방성으로 에칭될 수 있다. 제 1 내부 스페이서들(90)의 외부 측벽들이 제 2 나노구조물들(54)의 측벽들과 같은 높이로 도시되어 있지만, 제 1 내부 스페이서들(90)의 외부 측벽들은 제 2 나노구조물들(54)의 측벽들을 넘어서 연장될 수 있거나 또는 이들로부터 리세싱될 수 있다.
더욱이, 제 1 내부 스페이서들(90)의 외부 측벽들이 도 11c에서 직선인 것으로 도시되어 있지만, 제 1 내부 스페이서들(90)의 외부 측벽들은 오목하거나 볼록할 수 있다. 일 예로서, 도 11d는, 제 1 나노구조물들(52)의 측벽들이 오목하고, 제 1 내부 스페이서들(90)의 외부 측벽들이 오목하고, 그리고 제 1 내부 스페이서들(90)이 제 2 나노구조물들(54)의 측벽들로부터 리세싱되는 일 실시예를 도시한 것이다. 내부 스페이서 층은 이방성 에칭 공정, 예를 들어, RIE, 또는 NBE 등에 의해 에칭될 수 있다. 제 1 내부 스페이서들(90)은 게이트 구조물들을 형성하는 데 사용되는 에칭 공정들과 같은 후속 에칭 공정들에 의해 후속적으로 형성되는 소스/드레인 영역들(예를 들어, 도 12a 내지 도 12e와 관련하여 아래에서 논의되는 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95))에 대한 손상을 방지하는 데 사용될 수 있다.
도 12a 내지 도 12e에서, 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)은 제 2 리세스들(87) 내에 형성되고, 제 1 에피택셜 소스/드레인 영역들(92)은 제 1 리세스들(86) 내에 형성되고, 그리고 제 2 에피택셜 소스/드레인 영역들(95)은 제 2 리세스들(87) 내에 형성된다. 일부 실시예에서, 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)은 희생 재료들일 수 있으며, 이는 후속적으로 제거되어 후면 측 비아들(예를 들어, 도 27a 내지 도 27c와 관련하여 논의되는 후면 측 비아들(130))을 형성하게 된다. 도 12b 및 도 12e에 도시된 바와 같이, 제 2 에피택셜 재료들(93)의 상단 표면들은 제 1 리세스들(86)의 하단 표면들 위로 배치될 수 있다. 그러나, 일부 실시예에서, 제 2 에피택셜 재료들(93)의 상단 표면들은 제 1 리세스들(86)의 하단 표면들과 동일한 레벨로 배치될 수 있거나 또는 그 아래에 배치될 수 있다.
제 1 리세스들(86)을 마스킹함으로써 제 2 리세스들(87) 내에 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)을 형성할 수 있다. 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)은 제 2 리세스들(87)에서 화학 기상 증착(chemical vapor deposition)(CVD), 원자 층 증착(atomic layer deposition)(ALD), 기상 에피택시(vapor phase epitaxy)(VPE), 또는 분자 빔 에피택시(molecular beam epitaxy)(MBE) 등과 같은 공정을 사용하여 에피택셜로 성장될 수 있다. 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)은 실리콘 게르마늄 등과 같은 임의의 허용 가능한 재료를 포함할 수 있다. 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)은 제 1 에피택셜 소스/드레인 영역들(92), 제 2 에피택셜 소스/드레인 영역들(95), 기판(50), 및 유전체 층들(예를 들어, 도 25a 내지 도 25c와 관련하여 아래에서 논의되는 STI 영역들(68) 및 제 2 유전체 층(125))의 재료들에 대해 높은 에칭 선택도를 갖는 재료들로 형성될 수 있다. 따라서, 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)은 제 1 에피택셜 소스/드레인 영역들(92), 제 2 에피택셜 소스/드레인 영역들(95), 기판(50), 및 유전체 층들을 크게 제거하지 않고도 제거되어 후면 측 비아들로 대체될 수 있다.
일부 실시예에서, 제 2 에피택셜 재료들(93)은 제 1 에피택셜 재료들(91)의 재료들보다 낮은 게르마늄 농도를 갖는 재료들로 형성될 수 있다. 예를 들어, 제 2 에피택셜 재료들(93)에서 게르마늄 원자 농도는 약 0 % 내지 약 20 %의 범위일 수 있는 반면, 제 1 에피택셜 재료들(91)에서 게르마늄 원자 농도는 약 20 % 내지 약 60 %의 범위일 수 있다. 보다 높은 게르마늄 농도를 갖는 재료들은 보다 낮은 게르마늄 농도를 갖는 재료들에 비해 더 높은 레이트로 에칭될 수 있다. 게르마늄 농도가 보다 낮은 재료들의 제 2 에피택셜 재료들(93)과 게르마늄 농도가 보다 높은 재료들의 제 1 에피택셜 재료들(91)을 형성하게 되면, 제 1 에피택셜 재료들(91)은 높은 에칭 레이트로 에칭될 수 있고 제 2 에피택셜 재료들(93)은 낮은 에칭 레이트로 에칭될 수 있으며, (도 26a 내지 도 26d와 관련하여 아래에서 논의되는) 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)을 제거하는 데 사용되는 후속 에칭 공정 동안 에피택셜 소스/드레인 영역들을 보호할 수 있다. 일부 실시예에서, 후속적으로 형성되는 제 1 에피택셜 소스/드레인 영역들(92)으로부터 분리되는 보다 높은 게르마늄 농도를 갖는 재료들의 제 1 에피택셜 재료들(91)을 형성하게 되면, 높은 에칭 레이트로 인해 효율 이점이 제공된다. 제 1 에피택셜 소스/드레인 영역들에 인접한 보다 낮은 게르마늄 농도를 갖는 재료들의 제 2 에피택셜 재료들(93)을 형성하게 되면, 보다 낮은 에칭 레이트로 인해 보다 큰 에칭 정밀도가 제공된다. 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93) 모두를 제공하게 되면, 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)가 신속하게 제거될 수 있는 동시에 제 1 에피택셜 소스/드레인 영역들(92)에 대한 손상을 방지할 수 있다.
제 1 에피택셜 재료들(91)은 약 40 nm 내지 약 100 nm 범위의 두께(T4)를 가질 수 있고, 제 2 에피택셜 재료들(93)은 약 10 nm 내지 약 40 nm 범위의 두께(T5)를 가질 수 있으며, 그리고 두께(T5)에 대한 두께(T4)의 비율은 약 2 내지 약 5일 수 있다. 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)의 두께들은 후속적으로 형성되는 후면 측 비아들(예를 들어, 도 27a 내지 도 27c와 관련하여 아래에서 논의되는 후면 측 비아들(130))의 치수들을 제어하도록 선택될 수 있다. 더욱이, 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)의 상대적인 두께들은 전술한 범위 내에 있도록 선택되어, 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)의 에칭을 제어하기 위한 제 2 에피택셜 재료들(93)의 충분한 두께를 제공할 수 있고, 제 1 에피택셜 소스/드레인 영역들(92)을 보호하면서 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)의 에칭 레이트를 최대화할 수 있다.
제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)은 깊이들(D1)과 동일한 결합된 높이들을 가질 수 있다. 예를 들어, 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)은 약 40 nm 내지 약 100 nm 범위의 결합된 높이들을 가질 수 있다. 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)의 결합된 높이들은 후속적으로 형성되는 후면 측 비아들(예를 들어, 도 27a 내지 도 27c와 관련하여 아래에서 논의되는 후면 측 비아들(130))의 치수들을 제어하도록 선택될 수 있다. 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)은 폭들(W1)과 동일한 폭들을 가질 수 있다. 예를 들어, 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)은 약 10 nm 내지 약 30 nm 범위의 폭들을 가질 수 있다. 도 9c에 도시된 바와 같이, 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)은 테이퍼진 측벽들을 가질 수 있으며, 이들 테이퍼진 측벽들은 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)이 기판(50) 내로 연장됨에 따라 더 좁아지게 된다.
제 1 에피택셜 소스/드레인 영역들(92)은 그 후 제 1 리세스들(86) 내에 그리고 제 2 에피택셜 재료들(93) 위에 형성되고, 제 2 에피택셜 소스/드레인 영역들(95)은 제 2 리세스들(87) 내에 형성된다. 일부 실시예에서, 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)은 제 2 나노구조물들(54)에 응력(stress)을 가하여 성능을 향상시킬 수 있다. 도 12c에 도시된 바와 같이, 제 1 에피택셜 소스/드레인 영역들(92)은 제 1 리세스들(86) 내에 형성되고 제 2 에피택셜 소스/드레인 영역들(95)은 제 2 리세스들(87) 내에 형성되며, 그에 따라 각각의 더미 게이트(76)는 제 1 에피택셜 소스/드레인 영역들(92)/제 2 에피택셜 소스/드레인 영역들(95)의 제각기의 이웃하는 쌍들 사이에 배치된다. 일부 실시예에서, 제 1 스페이서들(81)은 더미 게이트들(76)로부터 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)을 분리하는 데 사용되고, 제 1 내부 스페이서들(90)은 나노구조물들(55)로부터 적절한 측방 거리만큼 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)을 분리하는 데 사용되고, 그에 따라 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)은 후속적으로 형성된 결과적인 나노-FETs의 게이트들과 단락되지 않게 된다. 도 12b 내지 도 12e에 도시된 바와 같이, 제 1 에피택셜 소스/드레인 영역들(92)의 하단 표면들은 제 2 에피택셜 소스/드레인 영역들(95)의 하단 표면들 위로 배치될 수 있다. 일부 실시예에서, 제 1 에피택셜 소스/드레인 영역들(92)의 하단 표면들은 제 2 에피택셜 소스/드레인 영역들(95)의 하단 표면들과 동일한 레벨로 배치될 수 있거나 또는 그 아래에 배치될 수 있다.
n 타입 영역(50N), 예컨대, NMOS 영역에서의 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)은 p 타입 영역(50P), 예컨대, PMOS 영역을 마스킹하여 형성될 수 있다. 그 후, 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)은 n 타입 영역(50N)에서의 제 1 리세스들(86) 및 제 2 리세스들(87)에서 각각 에피택셜로 성장된다. 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)은 n 타입 나노-FETs에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 제 2 나노구조물들(54)이 실리콘인 경우, 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)은 제 2 나노구조물들(54)에 인장 변형(tensile strain)을 가하는 재료들, 예를 들어, 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 또는 실리콘 인화물 등을 포함할 수 있다. 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)은 나노구조물들(55)의 제각기의 상부 표면들로부터 상승된 표면들을 가질 수 있고 패싯들(facets)을 가질 수 있다.
게다가, n 타입 영역(50N)에서의 제 1 에피택셜 소스/드레인 영역들(92)은 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)의 재료들에 대해 높은 에칭 선택도를 갖는 재료들을 포함할 수 있다. 예를 들어, 제 1 에피택셜 소스/드레인 영역들(92)은 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)보다 낮은 게르마늄 농도를 가질 수 있어서, 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)은 제 1 에피택셜 소스/드레인 영역들(92)을 크게 제거하지 않고도 제거될 수 있다.
p 타입 영역(50P), 예컨대, PMOS 영역에서의 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)은 n 타입 영역(50N), 예컨대, NMOS 영역을 마스킹하여 형성될 수 있다. 그 후, 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)은 p 타입 영역(50P)에서의 제 1 리세스들(86) 및 제 2 리세스들(87)에서 각각 에피택셜로 성장된다. 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)은 p 타입 나노-FETs에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 제 1 나노구조물들(52)이 실리콘 게르마늄인 경우, 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)은 제 1 나노구조물들(52)에 압축 변형을 가하는 재료들, 예를 들어, 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 또는 게르마늄 주석 등을 포함할 수 있다. 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)은 또한 다중 층 스택(56)의 제각기의 표면들로부터 상승된 표면들을 가질 수 있고 패싯들을 가질 수 있다.
게다가, p 타입 영역(50P)에서의 제 1 에피택셜 소스/드레인 영역들(92)은 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)의 재료들에 대해 높은 에칭 선택도를 갖는 재료들을 포함할 수 있다. 예를 들어, 제 1 에피택셜 소스/드레인 영역들(92)은 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)보다 낮은 게르마늄 농도를 가질 수 있다. 일부 실시예에서, 제 1 에피택셜 소스/드레인 영역들(92) 내의 게르마늄 원자 농도는 약 15 % 내지 약 50 %의 범위일 수 있다. 일부 실시예에서, (아래에서 더 상세히 논의되는 제 1 반도체 재료 층(92A)과 같은) 제 2 에피택셜 재료들(93)에 인접한 제 1 에피택셜 소스/드레인 영역들(92)의 부분들은 보다 낮은 게르마늄 농도들을 가질 수 있고, 제 1 에피택셜 소스/드레인 영역들(92)의 나머지는 보다 높은 게르마늄 농도들을 가질 수 있다. 예를 들어, 제 2 에피택셜 재료들(93)에 인접한 제 1 에피택셜 소스/드레인 영역들(92)의 부분들은 약 10 % 내지 약 30 % 범위의 게르마늄 원자 농도들을 가질 수 있는 반면, 제 1 에피택셜 소스/드레인 영역들(92)의 나머지 부분들은 약 15 % 내지 약 50 % 범위의 게르마늄 원자 농도들을 갖는다. 따라서, 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93)은 제 1 에피택셜 소스/드레인 영역들(92)을 크게 제거하지 않고도 제거될 수 있다.
제 1 에피택셜 소스/드레인 영역들(92), 제 2 에피택셜 소스/드레인 영역들(95), 제 1 나노구조물들(52), 제 2 나노구조물들(54), 및/또는 기판(50)에는, 저농도로 도핑된 소스/드레인 영역들을 형성하기 위해 이미 논의된 공정과 유사하게, 소스/드레인 영역들을 형성하기 위한 도펀트들이 주입될 수 있고, 이에 후속적으로 어닐링이 수행될 수 있다. 소스/드레인 영역들은 약 1x1019 원자/cm3 내지 약 1x1021 원자/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n 타입 및/또는 p 타입 불순물들은 이전에 논의된 불순물들 중 임의의 것일 수 있다. 일부 실시예에서, 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)은 성장 동안 인시튜로 도핑될 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)에서 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)을 형성하는 데 사용된 에피택시 공정들의 결과로서, 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)의 상부 표면들은 나노구조물들(55)의 측벽들을 넘어 외측 측방으로 확장되는 패싯들을 갖는다. 일부 실시예에서, 이러한 패싯들은 도 12b에 도시된 바와 같이, 동일한 나노-FET의 인접한 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)이 병합되도록 한다. 다른 실시예들에서, 인접한 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)은 도 12d에 도시된 바와 같이, 에피택시 공정이 완료된 후에 분리된 상태로 유지된다. 도 12b 및 도 12d에 도시된 실시예들에서, 제 1 스페이서들(81)은 STI 영역들(68)의 상단 표면들에 형성될 수 있고, 이에 의해 에피택셜 성장을 차단할 수 있다. 일부 다른 실시예에서, 제 1 스페이서들(81)은 나노구조물들(55)의 측벽들의 부분들을 덮어 에피택셜 성장을 추가로 차단할 수 있다. 일부 다른 실시예에서, 제 1 스페이서들(81)을 형성하는 데 사용되는 스페이서 에칭은, 스페이서 재료를 제거하여 에피택셜로 성장된 영역들이 STI 영역들(58)의 표면으로 연장되도록 조정될 수 있다.
제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)은 하나 이상의 반도체 재료 층들을 포함할 수 있다. 예를 들어, 제 1 에피택셜 소스/드레인 영역들(92)은 제 1 반도체 재료 층(92A), 제 2 반도체 재료 층(92B), 및 제 3 반도체 재료 층(92C)을 포함할 수 있다. 제 2 에피택셜 소스/드레인 영역들(95)은 제 1 반도체 재료 층(95A), 제 2 반도체 재료 층(95B), 및 제 3 반도체 재료 층(95C)을 포함할 수 있다. 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)을 위해 임의의 수의 반도체 재료 층들이 사용될 수 있다. 제 1 반도체 재료 층들(92A/95A), 제 2 반도체 재료 층들(92B/95B), 및 제 3 반도체 재료 층들(92C/95C)의 각각은 상이한 반도체 재료들로 형성될 수 있고, 상이한 도펀트 농도들로 도핑될 수 있다. 일부 실시예에서, 제 1 반도체 재료 층들(92A/95A)은 제 2 반도체 재료 층들(92B/95B)보다 작고 제 3 반도체 재료 층들(92C/95C)보다 큰 도펀트 농도를 가질 수 있다. 일부 실시예에서, 제 1 반도체 재료 층(92A)은, 제 1 반도체 재료 층(92A)과 제 1 에피택셜 재료들(91) 및 제 2 에피택셜 재료들(93) 간의 우수한 에칭 선택도를 제공하기 위해, 제 2 반도체 재료 층(92B) 및 제 3 반도체 재료 층(92C)보다 낮은 게르마늄 농도를 가질 수 있다. 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)이 3 개의 반도체 재료 층을 포함하는 실시예들에서, 제 1 반도체 재료 층들(92A/95A)이 증착될 수 있고, 제 2 반도체 재료 층들(92B/95B)이 제 1 반도체 재료 층들(92A/95A) 위에 증착될 수 있고, 그리고 제 3 반도체 재료 층들(92C/95C)이 제 2 반도체 재료 층들(92B/95B) 위에 증착될 수 있다.
도 12e는, 제 1 나노구조물들(52)의 측벽들이 오목하고, 제 1 내부 스페이서들(90)의 외부 측벽들이 오목하고, 그리고 제 1 내부 스페이서들(90)이 제 2 나노구조물들(54)의 측벽들로부터 리세싱되는 일 실시예를 도시한 것이다. 도 12e에 도시된 바와 같이, 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)은 제 1 내부 스페이서들(90)과 접촉하게 형성될 수 있고, 제 2 나노구조물들(54)의 측벽들을 지나 연장될 수 있다.
도 13a 내지 도 13c에서, 제 1 층간 유전체(interlayer dielectric)(ILD)(96)는 도 12a 내지 도 12c에 도시된 구조물들 위에 증착된다. 제 1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD (PECVD), 또는 FCVD와 같은 임의의 적합한 방법에 의해 증착될 수 있다. 유전체 재료들은 포스포-실리케이트 글래스(phospho-silicate glass)(PSG), 보로-실리케이트 글래스(boro-silicate glass)(BSG), 붕소 도핑된 포스포-실리케이트 글래스(boron-doped phospho-silicate glass)(BPSG), 또는 도핑되지 않은 실리케이트 글래스(undoped silicate glass)(USG) 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료들이 사용될 수 있다. 일부 실시예에서, 컨택 에칭 정지 층(contact etch stop layer)(CESL)(94)은 제 1 ILD(96)와 제 1 에피택셜 소스/드레인 영역들(92), 제 2 에피택셜 소스/드레인 영역들(95), 마스크들(78), 및 제 1 스페이서들(81) 사이에 배치된다. CESL(94)은 상부의 제 1 ILD(96)의 재료와는 상이한 에칭 레이트를 갖는 실리콘 질화물, 실리콘 산화물, 또는 실리콘 옥시 질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 14a 내지 도 14c에서, CMP와 같은 평탄화 공정은 제 1 ILD(96)의 상단 표면을 더미 게이트들(76) 또는 마스크들(78)의 상단 표면들과 동일한 레벨이 되도록 수행될 수 있다. 평탄화 공정은 또한 더미 게이트들(76) 상의 마스크들(78), 및 마스크들(78)의 측벽들에 따른 제 1 스페이서들(81)의 부분들을 제거할 수 있다. 평탄화 공정 후, 더미 게이트들(76), 제 1 스페이서들(81), 및 제 1 ILD(96)의 상단 표면들은 공정 변화 내에서 동일한 레벨이 된다. 따라서, 더미 게이트들(76)의 상단 표면들은 제 1 ILD(96)를 통해 노출된다. 일부 실시예에서, 마스크들(78)은 남아 있을 수 있으며, 이 경우 평탄화 공정은 마스크들(78) 및 제 1 스페이서들(81)의 상단 표면과 제 1 ILD(96)의 상단 표면을 동일한 레벨이 되게 한다.
도 15a 내지 도 15c에서, 더미 게이트들(76), 및 존재한다면 마스크들(78)은 하나 이상의 에칭 단계에서 제거되고, 그에 따라 제 3 리세스들(98)이 형성된다. 제 3 리세스들(98) 내의 더미 게이트 유전체들(60)의 부분들이 또한 제거된다. 일부 실시예에서, 더미 게이트들(76) 및 더미 게이트 유전체들(60)은 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제 1 ILD(96) 또는 제 1 스페이서들(81)보다 빠른 레이트로 더미 게이트들(76)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 제 3 리세스들(98)의 각각은 후속적으로 완성된 나노-FETs에서 채널 영역들로서 작용하는 나노구조물들(55)의 부분들을 노출하고 및/또는 이 부분들 위에 놓인다. 채널 영역들로서 작용하는 나노구조물들(55)의 부분들은 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)의 이웃하는 쌍들 사이에 배치된다. 제거 동안, 더미 게이트 유전체들(60)은 더미 게이트들(76)이 에칭될 때 에칭 정지 층들로서 사용될 수 있다. 그 후, 더미 게이트 유전체들(60)은 더미 게이트들(76)이 제거된 후에 제거될 수 있다.
도 16a 내지 도 16c에서, 제 1 나노구조물들(52)이 제거되어 제 3 리세스들(98)을 연장시킨다. 제 1 나노구조물들(52)은 제 1 나노구조물들(52)의 재료들에 대해 선택적인 에칭제들을 사용하여 습식 에칭 등과 같은 등방성 에칭 공정을 수행함으로써 제거될 수 있지만, 제 2 나노구조물들(54), 기판(50), STI 영역들(58)은 제 1 나노구조물들(52)과 비교하여 상대적으로 에칭되지 않는 상태로 유지될 수 있다. 제 1 나노구조물들(52)이, 예컨대, SiGe를 포함하고 제 2 나노구조물들(54A-54C)이, 예컨대, Si 또는 SiC를 포함하는 실시예들에서, 테트라메틸암모늄 하이드록사이드(tetramethylammonium hydroxide)(TMAH), 또는 암모늄 하이드록사이드(ammonium hydroxide)(NH4OH) 등은 제 1 나노구조물들(52)을 제거하는 데 사용될 수 있다.
도 17a 내지 도 17c에서, 게이트 유전체 층들(100) 및 게이트 전극들(102)은 대체 게이트들 용으로 형성된다. 게이트 유전체 층들(100)은 제 3 리세스들(98) 내에 컨포멀하게 증착된다. 게이트 유전체 층들(100)은 기판(50)의 상단 표면들 및 측벽들 상에, 그리고 제 2 나노구조물들(54)의 상단 표면들, 측벽들, 및 하단 표면들 상에 형성될 수 있다. 게이트 유전체 층들(100)은 또한 제 1 ILD(96), CESL(94), 제 1 스페이서들(81), 및 STI 영역들(68)의 상단 표면들 상에, 그리고 제 1 스페이서들(81) 및 제 1 내부 스페이서들(90)의 측벽들 상에 증착될 수 있다.
일부 실시예에 따르면, 게이트 유전체 층들(100)은 산화물, 금속 산화물 등, 또는 이들의 조합들과 같은 하나 이상의 유전체 층들을 포함한다. 예를 들어, 일부 실시예에서, 게이트 유전체들은 실리콘 산화물 층 및 실리콘 산화물 층 위의 금속 산화물 층을 포함할 수 있다. 일부 실시예에서, 게이트 유전체들(100)은 하이-k 유전체 재료를 포함하고, 이들 실시예들에서, 게이트 유전체들(100)은 약 7.0보다 큰 k 값을 가질 수 있고, 그리고 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 및 이들의 조합들의 실리케이트를 포함할 수 있다. 게이트 유전체 층들(100)의 구조물은 n 타입 영역(50N)과 p 타입 영역(50P)에서 동일하거나 상이할 수 있다. 게이트 유전체 층들(100)의 형성 방법들은 분자 빔 증착(MBD), ALD, 및 PECVD 등을 포함할 수 있다.
게이트 전극들(102)은 게이트 유전체 층들(100) 위에 각각 증착되고, 제 3 리세스들(98)의 나머지 부분들을 충전한다. 게이트 전극들(102)은 금속 함유 재료, 예를 들어, 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 또는 이들의 다중 층들을 포함할 수 있다. 예를 들어, 단일 층 게이트 전극들(102)이 도 17a 및 도 17c에 도시되어 있지만, 게이트 전극들(102)은 임의의 수의 라이너 층들, 임의의 수의 일함수 조정 층들, 및 충전 재료를 포함할 수 있다. 게이트 전극들(102)을 구성하는 층들의 임의의 조합은 제 2 나노구조물들(54) 중 인접한 것들 사이 및 제 2 나노구조물(54A)과 기판(50) 사이에 증착될 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)에서 게이트 유전체 층들(100)의 형성은 각 영역의 게이트 유전체 층들(100)이 동일한 재료로 형성되도록 동시에 발생할 수 있고, 게이트 전극들(102)의 형성은 각 영역의 게이트 전극들(102)이 동일한 재료로 형성되도록 동시에 발생할 수 있다. 일부 실시예에서, 각 영역의 게이트 유전체 층들(100)은, 게이트 유전체 층들(100)이 상이한 재료들일 수 있고 및/또는 상이한 수의 층들을 가질 수 있도록, 개별 공정들에 의해 형성될 수 있고, 및/또는 각 영역의 게이트 전극들(102)은, 게이트 전극들(102)이 상이한 재료들일 수 있고 및/또는 상이한 수의 층들을 가질 수 있도록, 개별 공정들에 의해 형성될 수 있다. 다양한 마스킹 단계들은 개별 공정들을 사용할 때 적절한 영역들을 마스킹하고 노출하는 데 사용될 수 있다.
제 3 리세스들(98)을 충전한 후, 게이트 유전체 층들(100) 및 게이트 전극들(99)의 재료의 과잉 부분들을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있고, 상기 과잉 부분들은 제 1 ILD(96)의 상단 표면 위에 있다. 따라서, 게이트 전극들(102) 및 게이트 유전체 층들(100)의 재료의 나머지 부분들은 결과적인 나노-FETs의 대체 게이트 구조물들을 형성한다. 게이트 전극들(102) 및 게이트 유전체 층들(100)은 통칭하여 “게이트 구조물들”이라고 지칭될 수 있다.
도 18a 내지 도 18c에서, 게이트 구조물들(게이트 유전체 층들(100) 및 대응하는 상부의 게이트 전극들(102)을 포함)은, 리세스들이 게이트 구조물들 바로 위에 그리고 제 1 스페이서들(81)의 대향 부분들 사이에 형성되도록, 리세싱된다. 실리콘 질화물, 또는 실리콘 옥시 질화물 등과 같은 하나 이상의 유전체 재료 층을 포함하는 게이트 마스크들(104)이 리세스들 내에 충전되고, 이어서 제 1 ILD(96) 위로 연장되는 유전체 재료의 과잉 부분들을 제거하기 위한 평탄화 공정이 후속된다. 후속적으로 형성되는 게이트 콘택들(예를 들어, 도 20a 내지 도 20c와 관련하여 아래에서 논의되는 게이트 콘택들(114))은 게이트 마스크들(104)을 통과하여 리세싱된 게이트 전극들(102)의 상단 표면들과 접촉한다.
도 18a 내지 도 18c에 추가로 도시된 바와 같이, 제 2 ILD(106)는 제 1 ILD(96) 위에 그리고 게이트 마스크들(104) 위에 증착된다. 일부 실시예에서, 제 2 ILD(106)는 FCVD에 의해 형성된 유동성 필름이다. 일부 실시예에서, 제 2 ILD(106)는 PSG, BSG, BPSG, 또는 USG 등과 같은 유전체 재료로 형성되고, CVD, 또는 PECVD 등과 같은 임의의 적합한 방법에 의해 증착될 수 있다.
도 19a 내지 도 19c에서, 제 2 ILD(106), 제 1 ILD(96), CESL(94), 및 게이트 마스크들(104)은 제 1 에피택셜 소스/드레인 영역들(92), 제 2 에피택셜 소스/드레인 영역들(95), 및/또는 게이트 구조물들의 표면들을 노출하는 제 4 리세스들(108)을 형성하도록 에칭된다. 제 4 리세스들(108)은 RIE, 또는 NBE 등과 같은 이방성 에칭 공정을 사용하여 에칭함으로써 형성될 수 있다. 일부 실시예에서, 제 4 리세스들(108)은 제 1 에칭 공정을 사용하여 제 2 ILD(106) 및 제 1 ILD(96)를 통해 에칭될 수 있고; 제 2 에칭 공정을 사용하여 게이트 마스크들(104)을 통해 에칭될 수 있고; 그리고 그 후 제 3 에칭 공정을 사용하여 CESL(94)을 통해 에칭될 수 있다. 포토레지스트와 같은 마스크가 제 2 ILD(106) 위에 형성되고 패터닝되어 제 1 에칭 공정 및 제 2 에칭 공정으로부터 제 2 ILD(106)의 부분들을 마스킹할 수 있게 된다. 일부 실시예에서, 에칭 공정은 오버 에칭할 수 있고, 따라서, 제 4 리세스들(108)은 제 1 에피택셜 소스/드레인 영역들(92), 제 2 에피택셜 소스/드레인 영역들(95), 및/또는 게이트 구조물들 내로 연장되고, 그리고 제 4 리세스들(108)의 하단은 제 1 에피택셜 소스/드레인 영역들(92), 제 2 에피택셜 소스/드레인 영역들(95), 및/또는 게이트 구조물과 동일한 레벨(예컨대, 기판(50)으로부터 동일한 레벨에 있거나 동일한 거리를 가질 수 있음)일 수 있거나, 또는 이들보다 더 낮을 수 있다(예컨대, 기판(50)에 더 근접할 수 있다). 도 19c는 제 4 리세스들(108)이 동일한 단면에서 제 1 에피택셜 소스/드레인 영역들(92), 제 2 에피택셜 소스/드레인 영역들(95), 및 게이트 구조물들을 노출시키는 것으로 도시하지만, 다양한 실시예에서, 제 1 에피택셜 소스/드레인 영역들(92), 제 2 에피택셜 소스/드레인 영역들(95), 및 게이트 구조물들은 상이한 단면들에서 노출될 수 있고, 이에 의해 후속적으로 형성되는 콘택들을 단락시키는 위험을 감소시킬 수 있다.
제 4 리세스들(108)이 형성된 후, 제 1 실리사이드 영역들(110)이 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95) 위에 형성된다. 일부 실시예에서, 제 1 실리사이드 영역들(110)은, 먼저 실리사이드 또는 게르마나이드 영역들을 형성하기 위해 하부의 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)의 반도체 재료들(예컨대, 실리콘, 실리콘 게르마늄, 게르마늄)과 반응할 수 있는 금속(별도로 도시되지 않음), 예를 들어, 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 다른 귀금속들, 다른 내화 금속들, 희토류 금속들 또는 그의 합금들을 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)의 노출된 부분들 위에 증착하고, 그 후 제 1 실리사이드 영역들(110)을 형성하기 위해 열적 어닐링 공정을 수행함으로써, 형성된다. 증착된 금속의 반응하지 않은 부분들은 그 후, 예컨대, 에칭 공정에 의해 제거된다. 제 1 실리사이드 영역들(110)은 실리사이드 영역들로 지칭되지만, 제 1 실리사이드 영역들(110)은 또한 게르마나이드 영역들, 또는 실리콘 게르마나이드 영역들(예컨대, 실리사이드 및 게르마나이드를 포함하는 영역들)일 수 있다. 일 실시예에서, 제 1 실리사이드 영역들(110)은 TiSi를 포함하고, 약 2 nm 내지 약 10 nm 범위의 두께들을 갖는다.
도 20a 내지 도 20c에서, 소스/드레인 콘택들(112) 및 게이트 콘택들(114)(이들은 컨택 플러그들로 지칭되기도 함)이 제 4 리세스들(108) 내에 형성된다. 소스/드레인 콘택들(112) 및 게이트 콘택들(114)은 각각 장벽 층들, 확산 층들, 및 충전 재료들과 같은 하나 이상의 층을 포함할 수 있다. 예를 들어, 일부 실시예에서, 소스/드레인 콘택들(112) 및 게이트 콘택들(114)은 각각 장벽 층 및 도전성 재료를 포함하고, 각각 하부의 도전성 피처(예컨대, 게이트 전극들(102) 및/또는 제 1 실리사이드 영역(110))에 전기적으로 커플링된다. 게이트 콘택들(114)은 게이트 전극들(102)에 전기적으로 커플링되고, 소스/드레인 콘택들(112)은 제 1 실리사이드 영역들(110)을 통해 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)에 전기적으로 커플링된다. 장벽 층은 티타늄, 티타늄 질화물, 탄탈륨, 또는 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 또는 니켈 등일 수 있다. 제 2 ILD(106)의 표면들로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 제 1 에피택셜 소스/드레인 영역들(92), 제 2 에피택셜 소스/드레인 영역들(95), 제 2 나노구조물들(54), 및 게이트 구조물들(게이트 유전체 층들(100) 및 게이트 전극들(102)을 포함)은 통칭하여 트랜지스터 구조물들(109)로 지칭될 수 있다. 트랜지스터 구조물들(109)은 디바이스 층 내에 형성될 수 있으며, 제 1 상호접속 구조물(예를 들어, 도 21a 내지 도 21c와 관련하여 아래에서 논의되는 전면 측 상호접속 구조물(120))이 디바이스 층의 전면 측 위에 형성되고, 제 2 상호접속 구조물(예를 들어, 도 29a 내지 도 29c와 관련하여 아래에서 논의되는 후면 측 상호접속 구조물(136))은 디바이스 층의 후면 측 위에 형성된다. 디바이스 층이 나노-FETs를 갖는 것으로 기술되어 있지만, 다른 실시예들은 상이한 타입들의 트랜지스터들(예컨대, 평면 FETs, FinFETs, 또는 박막 트랜지스터들(TFTs) 등)을 갖는 디바이스 층을 포함할 수 있다.
도 20a 내지 도 20c는 각각의 제 1 에피택셜 소스/드레인 영역들(92) 및 제 2 에피택셜 소스/드레인 영역들(95)로 연장되는 소스/드레인 콘택(112)을 도시하지만, 소스/드레인 콘택들(112)은 제 1 에피택셜 소스/드레인 영역들(92) 중 특정 영역으로부터 생략될 수 있다. 예를 들어, 이하에서 보다 상세히 설명되는 바와 같이, 도전성 피처들(예컨대, 후면 측 비아들 또는 전력 레일들)은 이어서 제 1 에피택셜 소스/드레인 영역들(92) 중 하나 이상의 후면 측을 관통하게 부착될 수 있다. 이러한 특정 제 1 에피택셜 소스/드레인 영역들(92)의 경우, 소스/드레인 콘택들(112)은 생략될 수 있거나, 또는 임의의 상부의 도전성 라인들(예를 들어, 도 21a 내지 도 21c와 관련하여 아래에서 논의되는 제 1 도전성 피처들(122))에 전기적으로 접속되지 않은 더미 콘택들일 수 있다.
도 21a 내지 도 30c는 트랜지스터 구조물들(109) 상에 전면 측 상호접속 구조물들 및 후면 측 상호접속 구조물들을 형성하는 중간 단계들을 도시한 것이다. 전면 측 상호접속 구조물들 및 후면 측 상호접속 구조물들은 각각 기판(50) 상에 형성된 나노-FETs에 전기적으로 접속된 도전성 피처들을 포함할 수 있다. 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 도 29a, 및 도 30a는 도 1에 도시된 참조 단면 A-A'를 도시한 것이다. 도 21b, 도 22b, 도 23b, 도 24b, 도 24e, 도 25b, 도 26b, 도 27b, 도 28b, 도 29b, 및 도 30b는 도 1에 도시된 참조 단면 B-B'를 도시한 것이다. 도 21c, 도 22c, 도 23c, 도 24c, 도 24f, 도 25c, 도 26c, 도 26d, 도 27c, 도 27d, 도 28c, 도 29c, 및 도 30c는 도 1에 도시된 참조 단면 C-C'를 도시한 것이다. 도 24d 및 도 24g는 탑 다운 도면들을 도시한 것이다. 도 21a 내지 도 30c에 기술된 공정 단계들은 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에 적용될 수 있다. 위에서 언급했듯이, 후면 측 도전성 피처(예컨대, 후면 측 비아, 또는 전력 레일 등)는 제 1 에피택셜 소스/드레인 영역들(92) 중 하나 이상에 접속될 수 있다. 따라서, 소스/드레인 콘택들(112)은 제 1 에피택셜 소스/드레인 영역들(92)로부터 선택적으로 생략될 수 있다.
도 21a 내지 도 21c에서, 전면 측 상호접속 구조물(120)은 제 2 ILD(106) 상에 형성된다. 전면 측 상호접속 구조물(120)은 전면 측 상호접속 구조물로 지칭될 수 있는데, 그 이유는 트랜지스터 구조물들(109)의 전면 측(예컨대, 능동 디바이스들이 형성되는 트랜지스터 구조물들(109)의 측)에 형성되기 때문이다.
전면 측 상호접속 구조물(120)은 하나 이상의 적층된 제 1 유전체 층들(124) 내에 형성된 하나 이상의 제 1 도전성 피처들(122)의 층들을 포함할 수 있다. 적층된 제 1 유전체 층들(124)의 각각은 로우-k 유전체 재료, 또는 엑스트라 로우-k (extra low-k)(ELK) 유전체 재료 등과 같은 유전체 재료를 포함할 수 있다. 제 1 유전체 층들(124)은 CVD, ALD, PVD, 또는 PECVD 등과 같은 적절한 공정을 사용하여 증착될 수 있다.
제 1 도전성 피처들(122)은 도전성 라인들 및 도전성 라인들의 층들을 상호접속하는 도전성 비아들을 포함할 수 있다. 도전성 비아들은 도전성 라인들의 층들 사이에 수직 접속들을 제공하기 위해 제 1 유전체 층들(124)의 각각을 통해 연장될 수 있다. 제 1 도전성 피처들(122)은 다마신 공정, 또는 이중 다마신 공정 등과 같은 임의의 허용 가능한 공정을 통해 형성될 수 있다.
일부 실시예에서, 제 1 도전성 피처들(122)은, 제 1 도전성 피처들(122)의 원하는 패턴에 대응하는 트렌치들을 형성하기 위한 포토리소그래피 및 에칭 기술들의 조합을 이용하여 제각기의 제 1 유전체 층(124)이 패터닝되는 다마신 공정을 사용하여 형성될 수 있다. 선택적인 확산 장벽 및/또는 선택적인 접착제 층이 트렌치들 내에 증착될 수 있고, 트렌치들은 그 후 도전성 재료로 충전될 수 있다. 장벽 층에 적합한 재료들은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈륨, 탄탈륨 질화물, 티타늄 산화물, 또는 이들의 조합들 등을 포함하고, 도전성 재료에 적합한 재료들은 구리, 은, 금, 텅스텐, 알루미늄, 또는 이들의 조합들 등을 포함한다. 일 실시예에서, 제 1 도전성 피처들(122)은 구리 또는 구리 합금의 시드 층을 증착하고, 전기 도금에 의해 트렌치들을 충전함으로써 형성될 수 있다. 화학 기계적 평탄화(CMP) 공정 등은 제각기의 제 1 유전체 층(124)의 표면으로부터 과잉 도전성 재료를 제거하고, 후속 처리를 위해 제 1 유전체 층(124) 및 제 1 도전성 피처들(122)의 표면들을 평탄화하는 데 사용될 수 있다.
도 21a 내지 도 21c는 전면 측 상호접속 구조물(120) 내의 제 1 도전성 피처들(122) 및 제 1 유전체 층들(124)의 5 개의 층을 도시한 것이다. 그러나, 전면 측 상호접속 구조물(120)은 임의의 수의 제 1 유전체 층들(124) 내에 배치된 임의의 수의 제 1 도전성 피처들(122)을 포함할 수 있음을 이해해야 한다. 전면 측 상호접속 구조물(120)은 기능 회로들을 형성하기 위해 게이트 콘택들(114) 및 소스/드레인 콘택들(112)에 전기적으로 접속될 수 있다. 일부 실시예에서, 전면 측 상호접속 구조물(120)에 의해 형성된 기능 회로들은 로직 회로들, 메모리 회로들, 또는 이미지 센서 회로들 등을 포함할 수 있다.
도 22a 내지 도 22c에서, 제 1 캐리어 기판(150)은 제 1 본딩 층(152A) 및 제 2 본딩 층(152B)(통칭하여 본딩 층(152)으로 지칭됨)에 의해 전면 측 상호접속 구조물(120)의 상단 표면에 본딩된다. 제 1 캐리어 기판(150)은 글래스 캐리어 기판, 세라믹 캐리어 기판, 또는 웨이퍼(예컨대, 실리콘 웨이퍼) 등일 수 있다. 제 1 캐리어 기판(150)은 후속 처리 단계들 동안 및 완성된 디바이스에서 구조적 지지를 제공할 수 있다.
다양한 실시예에서, 제 1 캐리어 기판(150)은 유전체 대 유전체 본딩 등과 같은 적합한 기술을 사용하여 전면 측 상호접속 구조물(120)에 본딩될 수 있다. 유전체 대 유전체 본딩은 전면 측 상호접속 구조물(120) 상에 제 1 본딩 층(152A)을 증착하는 것을 포함할 수 있다. 일부 실시예에서, 제 1 본딩 층(152A)은 CVD, ALD, 또는 PVD 등에 의해 증착되는 실리콘 산화물(예컨대, 고밀도 플라즈마(high-density plasma)(HDP) 산화물 등)을 포함한다. 제 2 본딩 층(152B)은, 마찬가지로, 예를 들어, CVD, ALD, PVD, 또는 열적 산화 등을 사용하여 본딩되기 전에 제 1 캐리어 기판(150)의 표면에 형성되는 산화물 층일 수 있다. 제 1 본딩 층(152A) 및 제 2 본딩 층(152B)을 위해 다른 적합한 재료들이 사용될 수 있다.
유전체 대 유전체 본딩 공정은 제 1 본딩 층(152A) 및 제 2 본딩 층(152B) 중 하나 이상에 대해 표면 처리(surface treatment)를 적용하는 것을 더 포함할 수 있다. 표면 처리는 플라즈마 처리를 포함할 수 있다. 플라즈마 처리는 진공 환경에서 수행될 수 있다. 플라즈마 처리 후, 표면 처리는 하나 이상의 본딩 층(152)에 적용될 수 있는 세정 공정(예컨대, 탈이온수 등을 이용한 헹굼(rinse))을 더 포함할 수 있다. 제 1 캐리어 기판(150)은 그 후 전면 측 상호접속 구조물(120)과 정렬되고, 이들 두 개는 전면 측 상호접속 구조물(120)에 대한 제 1 캐리어 기판(150)의 사전 본딩(pre-bonding)을 개시하기 위해 서로에 대해 가압된다. 사전 본딩은 실온(예컨대, 약 21 ℃ 내지 약 25 ℃)에서 수행될 수 있다. 사전 본딩 후, 예를 들어, 전면 측 상호접속 구조물(120) 및 제 1 캐리어 기판(150)을 약 170 ℃의 온도로 가열함으로써 어닐링 공정이 적용될 수 있다.
추가로 도 22a 내지 도 22c에서, 제 1 캐리어 기판(150)이 전면 측 상호접속 구조물(120)에 본딩된 후, 디바이스는 트랜지스터 구조물들(109)의 후면 측이 상방으로 향하도록 뒤집힐 수 있다. 트랜지스터 구조물들(109)의 후면 측은 능동 디바이스들이 형성되는 트랜지스터 구조물들(109)의 전면 측과 대향되는 측을 지칭할 수 있다.
도 23a 내지 도 23c에서, 박형화 공정(thinning process)이 기판(50)의 후면 측에 적용될 수 있다. 박형화 공정은 평탄화 공정(예컨대, 기계적 연삭, 또는 CMP 등), 에치백 공정, 또는 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 박형화 공정은 등방성 에칭 공정(예컨대, 습식 에칭 공정), 또는 이방성 에칭 공정(예컨대, 건식 에칭 공정) 등과 같은 적합한 에칭 공정을 포함할 수 있다. 기판(50)은 기판(50)의 재료에 대해 선택적인 (예컨대, STI 영역들(68) 및 제 1 에피택셜 재료들(91)의 재료보다 빠른 레이트로 기판(50)의 재료를 에칭하는) 에칭 공정에 의해 박형화될 수 있다. 도 23a 내지 도 23c에 도시된 바와 같이, 기판(50)의 박형화 이후, STI 영역들(68) 및 제 1 에피택셜 재료들(91)의 후면 측 표면들 및 STI 영역들(68) 및 제 1 에피택셜 재료들(91)의 측벽들의 부분들이 노출될 수 있다. 기판(50)의 부분들은 박형화 공정 후 게이트 구조물(예컨대, 게이트 전극들(102) 및 게이트 유전체 층들(100)) 및 나노구조물들(55) 위에서 유지될 수 있다. 게이트 구조물 위의 기판(50)의 두께(T1)는 약 30 nm 내지 약 90 nm일 수 있다. 일부 실시예에서, 기판(50)은 완전히 제거될 수 있다. 도 23c에 도시된 바와 같이, 제 1 에피택셜 재료들(91)의 후면 측 표면들은 기판(50)의 후면 측 표면들 위로 약 5 nm 내지 약 35 nm 범위의 높이(H1)에 배치될 수 있다.
도 24a 내지 24g에서, 제 3 에피택셜 재료들(126)은 제 1 에피택셜 재료들(91)의 노출된 후면 측 표면들 위에 형성된다. 일부 실시예에서, 제 3 에피택셜 재료들(126)은 희생 재료들일 수 있으며, 이들 희생 재료들은 후속적으로 제거되어 후면 측 비아들(예를 들어, 도 27a 내지 도 27c와 관련하여 아래에서 논의되는 후면 측 비아들(130))을 형성하게 된다. 제 3 에피택셜 재료들(126)은 CVD, ALD, VPE, 또는 MBE 등과 같은 공정을 사용하여 제 1 에피택셜 재료들(91) 위로 에피택셜로 성장될 수 있다. 제 3 에피택셜 재료들(126)은 실리콘 게르마늄 등과 같은 임의의 허용 가능한 재료를 포함할 수 있다. 제 3 에피택셜 재료들(126)은 기판(50) 및 유전체 층들(예를 들어, 도 25a 내지 도 25c와 관련하여 아래에서 논의되는 STI 영역들(68) 및 제 2 유전체 층(125))의 재료들에 대해 높은 에칭 선택도를 갖는 재료들로 형성될 수 있다. 따라서, 제 3 에피택셜 재료들(126)은, 기판(50) 및 유전체 층들을 크게 제거하지 않고도, 제거되어 후면 측 비아들로 대체될 수 있다.
일부 실시예에서, 제 3 에피택셜 재료들(126)은 제 1 에피택셜 재료들(91)과 유사하게, 높은 게르마늄 농도를 갖는 재료들로 형성될 수 있다. 예를 들어, 제 3 에피택셜 재료들(126) 내의 게르마늄 원자 농도는 약 20% 내지 약 60 %의 범위일 수 있다. 보다 높은 게르마늄 농도들을 갖는 재료들은 보다 낮은 게르마늄 농도들을 갖는 재료들(예컨대, 제 2 에피택셜 재료들(93))에 비해 보다 높은 레이트로 에칭될 수 있다. 보다 높은 게르마늄 농도들을 갖는 재료들의 제 3 에피택셜 재료들(126)를 형성하게 되면, 제 3 에피택셜 재료들(126)은 (도 26a 내지 도 26d와 관련하여 아래에서 논의되는) 제 3 에피택셜 재료들(126), 제 1 에피택셜 재료들(91), 및 제 2 에피택셜 재료들(93)을 제거하는 데 사용되는 후속 에칭 공정 동안 높은 에칭 레이트로 에칭될 수 있게 된다.
일부 실시예에서, 선택적인 유전체 마스크(127)는 제 3 에피택셜 재료들(126)을 형성하기 전에 기판(50) 및 핀들(66)의 노출된 표면들 위에 형성되어, 기판(50) 및 핀들(66)의 표면들을 따라 제 3 에피택셜 재료들(126)이 형성되는 것을 방지할 수 있다. 유전체 마스크(127)는 산화물(예컨대, 실리콘 산화물 등), 질화물(예컨대, 실리콘 질화물 등), 또는 이들의 조합들 등을 포함할 수 있다. 유전체 마스크(127)는 CVD, 또는 ALD 등에 의해 증착될 수 있으며, 제 1 에피택셜 재료들(91)의 측벽들 및 후면 측 표면들이 노출되도록 에치백될 수 있다. 유전체 마스크(127)는 제 3 에피택셜 재료들(126)을 형성한 후에 제거될 수 있다.
일부 실시예에서, 제 3 에피택셜 재료들(126)은 증착 및 에치백 공정들을 교번함으로써 형성될 수 있다. 증착 공정들은 CVD, ALD, VPE, MBE, 또는 이들의 조합들 등을 포함할 수 있다. 증착 공정들은 전구체들, 예를 들어, 게르마늄 함유 전구체들(예컨대, 게르만(germane)(GeH4) 등), 실리콘 함유 전구체들(예컨대, 실란(silane)(SiH4) 등), 또는 이들의 조합들 등을 포함할 수 있다. 증착 공정들은 수소(H2), 질소(N2), 또는 이들의 조합들 등과 같은 캐리어 가스들(carrier gases)을 더 포함할 수 있다. 캐리어 가스 흐름 레이트들에 대한 전구체 흐름 레이트들의 비율들은, 제 3 에피택셜 재료들(126)이 제 1 에피택셜 재료들(91) 위에 선택적으로 성장되지만 STI 영역들(68), 유전체 마스크(127), 및/또는 기판(50)의 표면들을 따라서는 성장되지 않도록 하기 위해, 조정될 수 있다. 실리콘 함유 전구체 흐름 레이트들에 대한 게르마늄 함유 전구체 흐름 레이트들의 비율들은 또한 제 3 에피택셜 재료들(126)의 조성을 제어하는 데 사용될 수 있다.
에치백 공정들은 수소 염화물(HCl), 실란(SiH4), 또는 이들의 조합들 등과 같은 전구체들을 포함할 수 있다. 에치백 공정들은 수소(H2), 질소(N2), 또는 이들의 조합들 등과 같은 캐리어 가스들을 더 포함할 수 있다. 에치백 공정들이 수소 염화물 및 실란을 포함하는 실시예들에서, 실란은 제 3 에피택셜 재료들(126)의 부분들을 패시베이션할 수 있는 반면 수소 염화물은 제 3 에피택셜 재료들(126)의 패시베이션되지 않은 부분들을 공격하여 에칭한다. 따라서, 에치백 공정은 제 3 에피택셜 재료들(126)의 형상을 제어하는 데 사용될 수 있다. 일부 실시예에서, 제 3 에피택셜 재료들(126)의 측벽 부분들은 패시베이션될 수 있는 반면, 제 3 에피택셜 재료들(126)의 후면 측 표면들은 에칭된다. 이 공정은 제 3 에피택셜 재료들(126)의 임계 치수들(예컨대, 폭들)을 증가시키는 데 사용될 수 있으며, 이는 제 3 에피택셜 재료들(126)의 보다 큰 높이들을 요구하지 않고도, 디바이스 저항을 감소시킨다.
도 24b 내지 도 24d에 도시된 바와 같이, 제 3 에피택셜 재료들(126)은 단면도들 및 탑 다운 도면에서 팔각형 형상들 또는 해머 헤드 형상들을 가질 수 있다. 도 24e 내지 도 24g에 도시된 바와 같이, 제 3 에피택셜 재료들(126)은 단면도들 및 탑 타운 도면에서 육각형 형상들 또는 해머 헤드 형상들을 가질 수 있다. 제 3 에피택셜 재료들(126)은 제 1 에피택셜 재료들의 후면 측 표면들 위로 약 5 nm 내지 약 30 nm 범위의 두께(T2)를 가질 수 있다. 제 3 에피택셜 재료들(126)은 약 20 nm 내지 약 70 nm의 범위의 폭들(W2)을 가질 수 있다. 후속적으로 형성되는 후면 측 비아들의 사이즈 및 형상을 제어하기 위해 제 3 에피택셜 재료들(126)의 형상 및 사이즈가 제어될 수 있고, 이들 후면 측 비아들은 제 1 에피택셜 재료들(91), 제 2 에피택셜 재료들(93), 및 제 3 에피택셜 재료들(126)을 대체할 수 있다.
도 25a 내지 도 25c에서, 제 2 유전체 층(125)은 디바이스의 후면 측에 증착된다. 도 25a 내지 도 25c에 도시된 바와 같이, 제 2 유전체 층(125)은 기판(50) 및 STI 영역들(68) 위에 증착될 수 있다. 일부 실시예에서, 제 2 유전체 층(125)은 또한 제 3 에피택셜 재료들(126) 위에 증착될 수 있고, 제 3 에피택셜 재료들(126)의 부분들이 제 2 유전체 층(125)으로부터 돌출되도록 에치백될 수 있다. 제 2 유전체 층(125)은 CVD, 또는 ALD 등과 같은 공정에 의해 증착될 수 있다. 제 2 유전체 층(125)은 제 3 에피택셜 재료들(126)의 측벽들, 제 1 에피택셜 재료들(91)의 측벽들, STI 영역들(68)의 측벽들 및 후면 측 표면들, 및 기판(50)의 후면 측 표면들과 물리적으로 접촉할 수 있다. 제 2 유전체 층(125)은 실리콘 산화물 등과 같은 재료를 포함할 수 있지만, 약 3.5 미만의 k 값을 갖는 저 유전 상수(로우-k) 재료들과 같은 임의의 적합한 재료가 이용될 수 있다. 제 2 유전체 층(125)은 기판(50)의 후면 측 표면들 위로 약 15 nm 내지 약 30 nm의 두께(T3)를 가질 수 있다. 제 2 유전체 층(125)의 두께를 제어하는 것은 제 2 유전체 층(125)을 통해 연장되는 후속적으로 형성되는 후면 측 비아들의 길이를 제어하는 데 사용될 수 있다.
도 26a 내지 도 26d에서, 제 3 에피택셜 재료들(126), 제 1 에피택셜 재료들(91), 및 제 2 에피택셜 재료들(93)은 제 5 리세스들(128)을 형성하도록 제거되고, 제 2 실리사이드 영역들(129)이 제 5 리세스들(128) 내에 형성된다. 제 3 에피택셜 재료들(91), 제 1 에피택셜 재료들(91), 및 제 2 에피택셜 재료들(93)은 습식 에칭 공정과 같은 등방성 에칭 공정일 수 있는 적합한 에칭 공정에 의해 제거될 수 있다. 에칭 공정은 제 3 에피택셜 재료들(126), 제 1 에피택셜 재료들(91), 및 제 2 에피택셜 재료들(93)의 재료들에 대해 높은 에칭 선택도를 가질 수 있다. 따라서, 제 3 에피택셜 재료들(126), 제 1 에피택셜 재료들(91), 및 제 2 에피택셜 재료들(93)은, 제 2 유전체 층(125), STI 영역들(68), 기판(50), 또는 제 1 에피택셜 소스/드레인 영역들(92)의 재료들을 크게 제거하지 않고도, 제거될 수 있다. 앞서 논의된 바와 같이, 제 2 에피택셜 재료들(93)은 제 2 에피택셜 재료들(93)의 에칭 레이트가 보다 낮도록 보다 낮은 게르마늄 농도를 갖는 재료들로 형성되어, 제 3 에피택셜 재료들(126), 제 1 에피택셜 재료들(91), 및 제 2 에피택셜 재료들(93)을 제거하는 데 사용되는 에칭 공정 동안 과잉 에칭으로부터 제 1 에피택셜 소스/드레인 영역들(92)을 보호할 수 있다. 제 5 리세스들(128)은 제 2 유전체 층(125)의 측벽들, STI 영역들(68)의 측벽들, 및 제 1 에피택셜 소스/드레인 영역들(92)의 후면 측 표면들을 노출시킬 수 있다.
도 26c에 도시된 바와 같이, 제 5 리세스들(128)은 단면도에서 해머 형상일 수 있으며, 제 1 부분(128A)은 기판(50)의 전면 측 표면들로부터 기판(50)의 후면 측 표면들로 향하는 방향으로 연속적으로 감소하는 폭을 갖는 테이퍼진 프로파일을 가지며; 제 2 부분(128B)은 제 2 유전체 층(125)의 후면 측 표면들로부터 기판(50)의 후면 측 표면들로 향하는 방향으로 연속적으로 감소하는 폭을 갖는 테이퍼진 프로파일을 가지며; 그리고 제 3 부분(128C)은 수직 측벽들을 갖는다. 제 1 부분(128A)은 폭(W3)으로부터 폭(W4)으로 테이퍼질 수 있고, 약 20 nm 내지 약 50 nm의 높이(H2)를 가질 수 있다. 폭(W3)은 약 15 nm 내지 약 30 nm의 범위일 수 있고, 폭(W4)은 약 10 nm 내지 약 30 nm의 범위일 수 있고, 그리고 폭(W4)에 대한 폭(W3)의 비율은 약 1 내지 약 1.8의 범위일 수 있다. 제 2 부분(128B)은 폭(W5)으로부터 폭(W4)으로 테이퍼질 수 있고, 약 2 nm 내지 약 10 nm의 높이(H3)를 가질 수 있다. 폭(W5)은 약 20 nm 내지 약 70 nm의 범위일 수 있고, 폭(W4)에 대한 폭(W5)의 비율은 약 1 내지 약 1.8의 범위일 수 있다. 제 3 부분(128C)은 폭(W5)과, 약 5 nm 내지 약 20 nm 범위의 높이(H4)를 가질 수 있다. 일부 실시예에서, 제 1 부분(128A)의 평균 폭에 대한 폭(W5)의 비율은 약 2 내지 약 7일 수 있다. 제 2 부분(128B) 및 제 3 부분(128C)을 포함하는 제 5 리세스들(128)을 형성하게 되면, 후속적으로 형성되는 후면 측 비아들에 대한 컨택 면적이 증가하고, 이는 컨택 저항을 감소시키고 RC 시간 지연을 개선시킨다.
도 26d에서, 제 5 리세스들(128)은 습식 에칭 공정과 같은, 등방성 에칭 공정일 수 있는 추가의 적합한 에칭 공정에 의해 넓어질 수 있다. 추가의 에칭 공정은 제 2 유전체 층(125) 및 기판(50)의 재료들에 대해 높은 에칭 선택도를 가질 수 있다. 따라서, 제 2 유전체 층(125) 및 기판(50)의 재료들은 제 1 에피택셜 소스/드레인 영역들(92)의 재료들을 크게 제거하지 않고도 제거될 수 있다. 추가 에칭 공정 후에, 제 1 부분(128A)은 폭(W6)으로부터 폭(W7)으로 테이퍼질 수 있다. 폭(W6)은 약 17 nm 내지 약 32 nm의 범위일 수 있고, 폭(W7)은 약 12 nm 내지 약 32 nm의 범위일 수 있고, 그리고 폭(W7)에 대한 폭(W6)의 비율은 약 1 내지 약 1.8의 범위일 수 있다. 제 2 부분(128B)은 폭(W8)으로부터 폭(W7)으로 테이퍼질 수 있다. 폭(W8)은 약 20 nm 내지 약 70 nm의 범위일 수 있고, 폭(W7)에 대한 폭(W8)의 비율은 약 1.1 내지 약 1.8의 범위일 수 있다. 제 3 부분(128C)은 폭(W8)을 가질 수 있다. 제 5 리세스들(128)을 넓히기 위해 추가 에칭 공정을 수행하게 되면, 후속적으로 형성되는 후면 측 비아들에 대한 컨택 면적이 추가로 증가하고, 이는 컨택 저항을 더욱 감소시키고 RC 시간 지연을 개선시킨다.
제 2 실리사이드 영역들(129)은 그 후 제 1 에피택셜 소스/드레인 영역들(92)의 후면 측 상의 제 5 리세스들(128) 내에 형성될 수 있다. 제 2 실리사이드 영역들(129)은 도 19a 내지 도 19c와 관련하여 전술한 제 1 실리사이드 영역들(110)과 유사할 수 있다. 예를 들어, 제 2 실리사이드 영역들(129)은 제 1 실리사이드 영역들(110)과 유사한 공정을 사용하여 그리고 유사한 재료로 형성될 수 있다.
도 27a 내지 도 27d에서, 후면 측 비아들(130)이 제 5 리세스들(128) 내에 형성된다. 후면 측 비아들(130)은 제 2 유전체 층(125)을 통해 연장될 수 있고, 제 2 실리사이드 영역들(129)을 통해 제 1 에피택셜 소스/드레인 영역들(92)에 전기적으로 커플링될 수 있다. 후면 측 비아들(130)은 장벽 층들, 확산 층들, 및 충전 재료들과 같은 하나 이상의 층을 포함할 수 있다. 예를 들어, 일부 실시예에서, 후면 측 비아들(130)은 각각 장벽 층 및 도전성 재료를 포함하고, 각각 하부의 도전성 피처(예컨대, 제 2 실리사이드 영역(129))에 전기적으로 커플링된다. 후면 측 비아들(130)은 제 2 실리사이드 영역들(129)을 통해 제 1 에피택셜 소스/드레인 영역들(92)에 전기적으로 커플링된다. 장벽 층은 티타늄, 티타늄 질화물, 탄탈륨, 또는 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 또는 니켈 등일 수 있다.
도 27b 내지 도 27d에 도시된 바와 같이, 후면 측 비아들(130)은 후면 측 비아들(130)의 후면 측 부분들이 팔각형 형상들을 갖는 해머 형상들을 가질 수 있다. 후면 측 비아들(130)은 도 27c에 도시된 바와 같은 폭들(W4-W6) 또는 도 27d에 도시된 바와 같은 폭들(W7-W9)을 가질 수 있다. 제 1 에피택셜 재료들(91) 위에 제 3 에피택셜 재료들(126)을 에피택셜로 성장시킴으로써 후면 측 비아들(130)의 후면 측 부분들의 폭들은 확대되고, 이는 후면 측 비아들(130)의 컨택 저항을 감소시키고, RC 시간 지연을 감소시키며, 그리고 디바이스 성능을 개선시킨다.
도 28a 내지 도 28c에서, 후면 측 비아들(130)은 평탄화되고 제 2 도전성 라인들(134) 및 제 3 유전체 층(132)이 형성된다. CMP와 같은 평탄화 공정은 후면 측 비아들(130)의 후면 측 표면들을 제 2 유전체 층(125)의 후면 측 표면들과 동일한 레벨이 되도록 하기 위해 수행될 수 있다. 평탄화 공정 후에, 후면 측 비아들(130)은 약 30 nm 내지 약 80 nm 범위의 높이들(H5)을 가질 수 있다. 제 2 도전성 라인들(134) 및 제 3 유전체 층(132)은 그 후 후면 측 비아들(130) 및 제 2 유전체 층(125) 위에 형성될 수 있다. 제 3 유전체 층(132)은 제 2 ILD(106)와 유사할 수 있다. 예를 들어, 제 3 유전체 층(132)은 제 2 ILD(106)에 사용되는 것들과 동일하거나 유사한 공정들을 사용하여 그리고 재료들로 형성될 수 있다.
제 2 도전성 라인들(134)은 제 3 유전체 층(132) 내에 형성된다. 제 2 도전성 라인들(134)을 형성하는 것은, 예를 들어, 포토리소그래피 및 에칭 공정들의 조합을 사용하여 제 3 유전체 층(132) 내에 리세스들을 패터닝하는 것을 포함할 수 있다. 제 3 유전체 층(132) 내의 리세스들의 패턴은 제 2 도전성 라인들(134)의 패턴에 대응할 수 있다. 그 후, 제 2 도전성 라인들(134)은 리세스들 내에 도전성 재료를 증착함으로써 형성된다. 일부 실시예에서, 제 2 도전성 라인들(134)은 금속 층을 포함하며, 이는 단일 층 또는 상이한 재료들로 형성된 복수의 서브 층을 포함하는 복합 층일 수 있다. 일부 실시예에서, 제 2 도전성 라인들(134)은 구리, 알루미늄, 코발트, 텅스텐, 티타늄, 탄탈륨, 또는 루테늄 등을 포함한다. 선택적인 확산 장벽 및/또는 선택적인 접착제 층은 리세스들을 도전성 재료로 충전하기 전에 증착될 수 있다. 장벽 층/접착제 층에 적합한 재료들은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈륨, 탄탈륨 질화물, 또는 티타늄 산화물 등을 포함한다. 제 2 도전성 라인들(134)은, 예를 들어, CVD, ALD, PVD, 또는 도금 등을 사용하여 형성될 수 있다. 제 2 도전성 라인들(134)은 후면 측 비아들(130) 및 제 2 실리사이드 영역들(129)을 통해 제 1 에피택셜 소스/드레인 영역들(92)에 전기적으로 커플링된다. 평탄화 공정(예컨대, CMP, 연삭, 또는 에치백 등)은 제 3 유전체 층(132) 위에 형성된 제 2 도전성 라인들(134)의 과잉 부분들을 제거하도록 수행될 수 있다.
일부 실시예에서, 제 2 도전성 라인들(134)은 제 1 에피택셜 소스/드레인 영역들(92)을 기준 전압, 또는 공급 전압 등에 전기적으로 커플링하는 도전성 라인들인 후면 측 전력 레일들이다. 반도체 다이의 전면 측이 아닌, 결과적인 반도체 다이의 후면 측에 전력 레일들을 배치하게 되면, 이점들을 달성할 수 있다. 예를 들어, 나노-FETs의 게이트 밀도 및/또는 전면 측 상호접속 구조물(120)의 상호접속 밀도가 증가될 수 있다. 또한, 반도체 다이의 후면 측은 보다 확장된 전력 레일들을 수용하여 저항을 감소시키고 나노-FETs로의 전력 전달의 효율성을 높일 수 있다. 예를 들어, 제 2 도전성 라인들(134)의 폭은 전면 측 상호접속 구조물(120)의 제 1 레벨 도전성 라인들(예컨대, 제 1 도전성 피처들(122) 및/또는 제 1 도전성 라인들(118))의 폭의 적어도 두 배일 수 있다.
도 29a 내지 도 29c에서, 후면 측 상호접속 구조물(136)의 나머지 부분들은 제 3 유전체 층(132) 및 제 2 도전성 라인들(134) 위에 형성된다. 후면 측 상호접속 구조물(136)은 후면 측 상호접속 구조물로 지칭될 수 있는데, 그 이유는 트랜지스터 구조물들(109)의 후면 측(예컨대, 능동 디바이스들이 형성되는 트랜지스터 구조물들(109)의 측에 대향되는 측)에 형성되기 때문이다. 후면 측 상호접속 구조물(136)은 제 2 유전체 층(125), 제 3 유전체 층(132), 후면 측 비아들(130), 및 제 2 도전성 라인들(134)을 포함할 수 있다. 도 29c에 도시된 바와 같이, 후면 측 비아들(130)은 후면 측 상호접속 구조물(136)을 향하는 방향으로 좁아지는 제 1 테이퍼진 측벽들, 제 1 테이퍼진 측벽들로부터 연장되고 후면 측 상호접속 구조물(136)을 향하는 방향으로 넓어진 제 2 테이퍼진 측벽들, 및 제 2 테이퍼진 측벽들으로부터 연장되고 기판(50)의 주 표면에 수직인 제 3 수직 측벽들을 포함할 수 있다.
후면 측 상호접속 구조물(136)의 나머지 부분들은 도 21a 내지 도 21c와 관련하여 위에서 논의된 전면 측 상호접속 구조물(120)에 사용된 것들과 동일하거나 유사한 재료들을 포함할 수 있고 전면 측 상호접속 구조물(120)에 사용된 것들과 동일하거나 유사한 공정들을 사용하여 형성될 수 있다. 특히, 후면 측 상호접속 구조물(136)은 제 4 유전체 층들(138) 내에 형성된 제 2 도전성 피처들(140)의 적층된 층들을 포함할 수 있다. 제 2 도전성 피처들(140)은 (예컨대, 후속적으로 형성되는 컨택 패드들 및 외부 커넥터들로 그리고 이들로부터의 라우팅을 위한) 라우팅 라인들을 포함할 수 있다. 제 2 도전성 피처들(140)은 저항기들, 캐패시터들, 또는 인덕터들 등과 같은 하나 이상의 매립된 수동 디바이스들을 포함하도록 추가로 패터닝될 수 있다. 매립된 수동 디바이스들은 나노-FETs의 후면 측에 회로들(예컨대, 전력 회로들)을 제공하도록 제 2 도전성 라인들(134)(예컨대, 전력 레일)과 통합될 수 있다.
도 30a 내지 도 30c에서, 패시베이션 층(144), UBMs(146), 및 외부 커넥터들(148)이 후면 측 상호접속 구조물(136) 위에 형성된다. 패시베이션 층(144)은 PBO, 폴리이미드, 또는 BCB 등과 같은 폴리머들을 포함할 수 있다. 대안적으로, 패시베이션 층(144)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 옥시 질화물 등과 같은 비 유기 유전체 재료들(non-organic dielectric materials)을 포함할 수 있다. 패시베이션 층(144)은, 예를 들어, CVD, PVD, 또는 ALD 등에 의해 증착될 수 있다.
UBMs(146)은 패시베이션 층(144)을 관통해 후면 측 상호접속 구조물(136) 내의 제 2 도전성 피처들(140)에 형성되고 외부 커넥터들(148)은 UBMs(146) 상에 형성된다. UBMs(146)은 도금 공정 등에 의해 형성되는 구리, 니켈, 또는 금 등의 하나 이상의 층을 포함할 수 있다. 외부 커넥터들(148)(예컨대, 솔더 볼들)이 UBMs(146) 상에 형성된다. 외부 커넥터들(148)의 형성은 UBMs(146)의 노출된 부분들 상에 솔더 볼들을 배치한 다음 솔더 볼들을 리플로우(reflowing)하는 것을 포함할 수 있다. 일부 실시예에서, 외부 커넥터들(148)의 형성은 최상단 제 2 도전성 피처들(140) 위에 솔더 영역들을 형성하기 위해 도금 단계를 수행한 다음 솔더 영역들을 리플로우하는 것을 포함한다. UBMs(146) 및 외부 커넥터들(148)은 다른 전기 컴포넌트들, 예를 들어, 다른 디바이스 다이들, 재배선 구조물들, 인쇄 회로 보드들(printed circuit boards)(PCBs), 또는 마더보드들 등에 입력/출력 접속들을 제공하는 데 사용될 수 있다. UBMs(146) 및 외부 커넥터들(148)은 또한 전술한 나노-FETs에 신호, 공급 전압, 및/또는 접지 접속들을 제공할 수 있는 후면 측 입력/출력 패드들로 지칭될 수 있다.
실시예들은 이점들을 달성할 수 있다. 예를 들어, 확대된 후면 측 부분들을 포함하는 후면 측 비아들을 형성하게 되면, 후면 측 비아들에 대해 보다 큰 컨택 면적을 제공하고, 후면 측 비아들에서 컨택 저항을 감소시킨다. 이는 다시 RC 시간 지연을 감소시키고 디바이스 성능을 향상시킨다.
일 실시예에 따르면, 디바이스는 제 1 디바이스 층 내의 제 1 트랜지스터 구조물; 상기 제 1 디바이스 층의 전면 측 상의 전면 측 상호접속 구조물; 상기 제 1 디바이스 층의 후면 측 상의 제 1 유전체 층; 상기 제 1 유전체 층을 통해 상기 제 1 트랜지스터 구조물의 소스/드레인 영역으로 연장되는 제 1 콘택; 및 상기 제 1 유전체 층 및 상기 제 1 콘택의 후면 측 상의 후면 측 상호접속 구조물을 포함하고, 상기 제 1 콘택은 제 1 테이퍼진 측벽들을 갖는 제 1 부분 및 제 2 테이퍼진 측벽들을 갖는 제 2 부분을 포함하고, 상기 제 1 테이퍼진 측벽들의 폭들은 상기 후면 측 상호접속 구조물을 향하는 방향으로 좁아지며, 그리고 상기 제 2 테이퍼진 측벽들의 폭들은 상기 후면 측 상호접속 구조물을 향하는 방향으로 넓어진다. 일 실시예에서, 상기 제 1 콘택은 수직 측벽들을 갖는 제 3 부분을 더 포함한다. 일 실시예에서, 상기 제 3 부분은 상기 후면 측 상호접속 구조물과 마주보고 있는 상기 제 1 콘택의 표면으로부터 상기 제 2 부분으로 연장되고, 상기 제 2 부분은 상기 제 3 부분으로부터 상기 제 1 부분으로 연장되고, 그리고 상기 제 1 부분은 상기 제 2 부분으로부터 상기 제 1 디바이스 층과 마주보고 있는 상기 제 1 콘택의 표면으로 연장된다. 일 실시예에서, 상기 제 1 부분의 평균 폭에 대한 상기 제 3 부분의 폭의 비율은 2 내지 7이다. 일 실시예에서, 상기 제 1 트랜지스터 구조물은 게이트 구조물을 포함하고, 반도체 기판은 상기 게이트 구조물과 상기 제 1 유전체 층 사이에서 연장되며, 상기 반도체 기판은 상기 제 1 테이퍼진 측벽들을 둘러싸고, 그리고 상기 제 1 유전체 층은 상기 제 2 테이퍼진 측벽들을 둘러싼다. 일 실시예에서, 상기 후면 측 상호접속 구조물과 마주보고 있는 상기 제 1 콘택의 표면 및 상기 후면 측 상호접속 구조물과 마주보고 있는 상기 제 1 유전체 층의 표면은 서로 동일한 레벨에 있다. 일 실시예에서, 상기 디바이스는 상기 제 1 콘택에 전기적으로 커플링된 전력 레일을 더 포함하고, 상기 제 1 콘택은 실리사이드 영역을 통해 상기 소스/드레인 영역에 전기적으로 커플링된다.
다른 실시예에 따르면, 디바이스는 제 1 기판; 상기 제 1 기판 위의 제 1 디바이스 층 ― 상기 제 1 디바이스 층은 제 1 트랜지스터 구조물을 포함함 ―; 상기 제 1 디바이스 층의 후면 측 상의 제 1 유전체 층; 상기 제 1 트랜지스터 구조물의 제 1 소스/드레인 영역에 전기적으로 커플링된 제 1 후면 측 비아 ― 상기 제 1 후면 측 비아는 상기 제 1 기판 및 상기 제 1 유전체 층을 통해 연장되며, 상기 제 1 후면 측 비아는 상기 제 1 기판 내의 제 1 폭 및 상기 제 1 유전체 층 내의 제 2 폭을 가지며, 상기 제 2 폭은 상기 제 1 폭보다 큼 ―; 및 상기 제 1 유전체 층 및 상기 제 1 후면 측 비아 위의 제 1 상호접속 구조물을 포함하고, 상기 제 1 상호접속 구조물은 상기 제 1 후면 측 비아를 통해 상기 제 1 소스/드레인 영역에 전기적으로 커플링된 전력 레일을 포함한다. 일 실시예에서, 상기 제 1 유전체 층을 통해 연장되는 상기 제 1 후면 측 비아의 일부는 상기 제 1 상호접속 구조물을 향하는 방향으로 넓어진 폭들을 갖는 테이퍼진 측벽들을 포함한다. 일 실시예에서, 상기 제 1 기판을 통해 연장되는 상기 제 1 후면 측 비아의 일부는 상기 제 1 상호접속 구조물을 향하는 방향으로 좁아지는 폭들을 갖는 테이퍼진 측벽들을 포함한다. 일 실시예에서, 상기 제 1 유전체 층을 통해 연장되는 상기 제 1 후면 측 비아의 일부는 일정한 폭을 갖는 직선 측벽들을 포함한다. 일 실시예에서, 상기 테이퍼진 측벽들의 폭들은 10 nm 내지 30 nm이고, 상기 직선 측벽들의 일정한 폭은 20 nm 내지 70 nm이다. 일 실시예에서, 상기 제 1 폭에 대한 상기 제 2 폭의 비율은 2 내지 7이다.
또 다른 실시예에 따르면, 방법은 제 1 기판 상에 제 1 트랜지스터를 형성하는 단계; 제 1 에피택셜 재료를 노출시키는 단계 ― 상기 제 1 에피택셜 재료를 노출시키는 것은 상기 제 1 기판의 후면 측을 박형화하는 것을 포함함 ―; 상기 제 1 에피택셜 재료 위에 제 2 에피택셜 재료를 에피택셜로 성장시키는 단계; 및 상기 제 2 에피택셜 재료 및 상기 제 1 에피택셜 재료를 후면 측 비아로 대체하는 단계 ― 상기 후면 측 비아는 상기 제 1 트랜지스터의 소스/드레인 영역에 전기적으로 커플링됨 ―를 포함한다. 일 실시예에서, 상기 제 1 에피택셜 재료 및 상기 제 2 에피택셜 재료는 각각 20 % 내지 60 %의 게르마늄 원자 농도를 갖는 실리콘 게르마늄을 포함한다. 일 실시예에서, 상기 방법은 상기 제 1 기판 내에서 제 1 리세스를 에칭하는 단계; 상기 제 1 리세스 내에 상기 제 1 에피택셜 재료를 형성하는 단계; 상기 제 1 에피택셜 재료 위에 제 3 에피택셜 재료를 형성하는 단계; 및 상기 제 3 에피택셜 재료 위에 상기 소스/드레인 영역을 형성하는 단계 ― 상기 소스/드레인 영역은 상기 제 1 리세스의 나머지 부분을 충전함 ―를 더 포함한다. 일 실시예에서, 상기 제 1 에피택셜 재료, 상기 제 2 에피택셜 재료, 및 상기 제 3 에피택셜 재료는 실리콘 게르마늄을 포함하고, 상기 제 3 에피택셜 재료는 상기 제 1 에피택셜 재료 및 상기 제 2 에피택셜 재료보다 낮은 게르마늄 원자 농도를 갖는다. 일 실시예에서, 상기 제 1 에피택셜 재료 및 상기 제 2 에피택셜 재료는 각각 20 % 내지 60 %의 게르마늄 원자 농도를 갖고, 상기 제 3 에피택셜 재료는 0 % 내지 20 %의 게르마늄 원자 농도를 갖는다. 일 실시예에서, 상기 제 2 에피택셜 재료는 단면도에서 팔각형 형상으로 성장된다. 일 실시예에서, 상기 방법은 상기 제 1 기판 위에 유전체 층을 형성하는 단계 ― 상기 유전체 층은 상기 제 2 에피택셜 재료의 제 1 부분을 둘러싸고, 상기 제 2 에피택셜 재료의 제 2 부분은 노출됨 ―를 더 포함한다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예의 특징들을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예들과 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정들 및 구조물들을 디자인하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예
1. 디바이스로서,
제 1 디바이스 층 내의 제 1 트랜지스터 구조물;
상기 제 1 디바이스 층의 전면 측 상의 전면 측 상호접속 구조물;
상기 제 1 디바이스 층의 후면 측 상의 제 1 유전체 층;
상기 제 1 유전체 층을 통해 상기 제 1 트랜지스터 구조물의 소스/드레인 영역으로 연장되는 제 1 콘택; 및
상기 콘택 및 상기 제 1 유전체 층의 후면 측 상의 후면 측 상호접속 구조물
을 포함하고,
상기 제 1 콘택은 제 1 테이퍼진 측벽들을 갖는 제 1 부분 및 제 2 테이퍼진 측벽들을 갖는 제 2 부분을 포함하고, 상기 제 1 테이퍼진 측벽들의 폭들은 상기 후면 측 상호접속 구조물을 향하는 방향으로 좁아지며, 상기 제 2 테이퍼진 측벽들의 폭들은 상기 후면 측 상호접속 구조물을 향하는 방향으로 넓어지는 것인, 디바이스.
2. 제1항에 있어서,
상기 제 1 콘택은 수직 측벽들을 갖는 제 3 부분을 더 포함하는 것인, 디바이스.
3. 제2항에 있어서,
상기 제 3 부분은 상기 후면 측 상호접속 구조물과 마주보고 있는 상기 제 1 콘택의 표면으로부터 상기 제 2 부분으로 연장되고, 상기 제 2 부분은 상기 제 3 부분으로부터 상기 제 1 부분으로 연장되고, 상기 제 1 부분은 상기 제 2 부분으로부터 상기 제 1 디바이스 층과 마주보고 있는 상기 제 1 콘택의 표면으로 연장되는 것인, 디바이스.
4. 제2항에 있어서,
상기 제 1 부분의 평균 폭에 대한 상기 제 3 부분의 폭의 비율은 2 내지 7인 것인, 디바이스.
5. 제1항에 있어서,
상기 제 1 트랜지스터 구조물은 게이트 구조물을 포함하고, 반도체 기판은 상기 게이트 구조물과 상기 제 1 유전체 층 사이에서 연장되며, 상기 반도체 기판은 상기 제 1 테이퍼진 측벽들을 둘러싸고, 상기 제 1 유전체 층은 상기 제 2 테이퍼진 측벽들을 둘러싸는 것인, 디바이스.
6. 제1항에 있어서,
상기 후면 측 상호접속 구조물과 마주보고 있는 상기 제 1 콘택의 표면 및 상기 후면 측 상호접속 구조물과 마주보고 있는 상기 제 1 유전체 층의 표면은 서로 동일한 레벨에 있는 것인, 디바이스.
7. 제1항에 있어서,
상기 제 1 콘택에 전기적으로 커플링된 전력 레일
을 더 포함하고,
상기 제 1 콘택은 실리사이드 영역을 통해 상기 소스/드레인 영역에 전기적으로 커플링되는 것인, 디바이스.
8. 디바이스로서,
제 1 기판;
상기 제 1 기판 위의 제 1 디바이스 층 ― 상기 제 1 디바이스 층은 제 1 트랜지스터 구조물을 포함함 ―;
상기 제 1 디바이스 층의 후면 측 상의 제 1 유전체 층;
상기 제 1 트랜지스터 구조물의 제 1 소스/드레인 영역에 전기적으로 커플링된 제 1 후면 측 비아 ― 상기 제 1 후면 측 비아는 상기 제 1 기판 및 상기 제 1 유전체 층을 통해 연장되며, 상기 제 1 후면 측 비아는 상기 제 1 기판 내의 제 1 폭 및 상기 제 1 유전체 층 내의 제 2 폭을 가지며, 상기 제 2 폭은 상기 제 1 폭보다 큼 ―; 및
상기 제 1 유전체 층 및 상기 제 1 후면 측 비아 위의 제 1 상호접속 구조물 ― 상기 제 1 상호접속 구조물은 상기 제 1 후면 측 비아를 통해 상기 제 1 소스/드레인 영역에 전기적으로 커플링된 전력 레일을 포함함 ―
을 포함하는, 디바이스.
9. 제8항에 있어서,
상기 제 1 유전체 층을 통해 연장되는 상기 제 1 후면 측 비아의 일부는 상기 제 1 상호접속 구조물을 향하는 방향으로 넓어지는 폭들을 갖는 테이퍼진 측벽들을 포함하는 것인, 디바이스.
10. 제8항에 있어서,
상기 제 1 기판을 통해 연장되는 상기 제 1 후면 측 비아의 일부는 상기 제 1 상호접속 구조물을 향하는 방향으로 좁아지는 폭들을 갖는 테이퍼진 측벽들을 포함하는 것인, 디바이스.
11. 제10항에 있어서,
상기 제 1 유전체 층을 통해 연장되는 상기 제 1 후면 측 비아의 일부는 일정한 폭을 갖는 직선 측벽들을 포함하는 것인, 디바이스.
12. 제11항에 있어서,
상기 테이퍼진 측벽들의 폭들은 10 nm 내지 30 nm이고, 상기 직선 측벽들의 일정한 폭은 20 nm 내지 70 nm인 것인, 디바이스.
13. 제8항에 있어서,
상기 제 1 폭에 대한 상기 제 2 폭의 비율은 2 내지 7인 것인, 디바이스.
14. 방법에 있어서,
제 1 기판 상에 제 1 트랜지스터를 형성하는 단계;
제 1 에피택셜 재료를 노출시키는 단계 ― 상기 제 1 에피택셜 재료를 노출시키는 단계는 상기 제 1 기판의 후면 측을 박형화하는 단계를 포함함 ―;
상기 제 1 에피택셜 재료 위에 제 2 에피택셜 재료를 에피택셜로 성장시키는 단계; 및
상기 제 2 에피택셜 재료 및 상기 제 1 에피택셜 재료를 후면 측 비아로 대체하는 단계 ― 상기 후면 측 비아는 상기 제 1 트랜지스터의 소스/드레인 영역에 전기적으로 커플링됨 ―
를 포함하는, 방법.
15. 제14항에 있어서,
상기 제 1 에피택셜 재료 및 상기 제 2 에피택셜 재료는 각각 20 % 내지 60 %의 게르마늄 원자 농도를 갖는 실리콘 게르마늄을 포함하는 것인, 방법.
16. 제14항에 있어서,
상기 제 1 기판 내에서 제 1 리세스를 에칭하는 단계;
상기 제 1 리세스 내에 상기 제 1 에피택셜 재료를 형성하는 단계;
상기 제 1 에피택셜 재료 위에 제 3 에피택셜 재료를 형성하는 단계; 및
상기 제 3 에피택셜 재료 위에 상기 소스/드레인 영역을 형성하는 단계 ― 상기 소스/드레인 영역은 상기 제 1 리세스의 나머지 부분을 충전함 ―
를 더 포함하는, 방법.
17. 제16항에 있어서,
상기 제 1 에피택셜 재료, 상기 제 2 에피택셜 재료, 및 상기 제 3 에피택셜 재료는 실리콘 게르마늄을 포함하고, 상기 제 3 에피택셜 재료는 상기 제 1 에피택셜 재료 및 상기 제 2 에피택셜 재료보다 낮은 게르마늄 원자 농도를 갖는 것인, 방법.
18. 제17항에 있어서,
상기 제 1 에피택셜 재료 및 상기 제 2 에피택셜 재료는 각각 20 % 내지 60 %의 게르마늄 원자 농도를 갖고, 상기 제 3 에피택셜 재료는 0 % 내지 20 %의 게르마늄 원자 농도를 갖는 것인, 방법.
19. 제14항에 있어서,
상기 제 2 에피택셜 재료는 단면도에서 팔각형 형상으로 성장되는 것인, 방법.
20. 제14항에 있어서,
상기 방법은 상기 제 1 기판 위에 유전체 층을 형성하는 단계 - 상기 유전체 층은 상기 제 2 에피택셜 재료의 제 1 부분을 둘러싸고, 상기 제 2 에피택셜 재료의 제 2 부분은 노출됨 -
를 더 포함하는, 방법.

Claims (10)

  1. 디바이스로서,
    제 1 디바이스 층 내의 제 1 트랜지스터 구조물;
    상기 제 1 디바이스 층의 전면 측 상의 전면 측 상호접속 구조물;
    상기 제 1 디바이스 층의 후면 측 상의 제 1 유전체 층;
    상기 제 1 유전체 층을 통해 상기 제 1 트랜지스터 구조물의 소스/드레인 영역으로 연장되는 제 1 콘택; 및
    상기 제 1 콘택 및 상기 제 1 유전체 층의 후면 측 상의 후면 측 상호접속 구조물
    을 포함하고,
    상기 제 1 콘택은 제 1 테이퍼진 측벽들을 갖는 제 1 부분 및 제 2 테이퍼진 측벽들을 갖는 제 2 부분을 포함하고, 상기 제 1 테이퍼진 측벽들의 폭들은 상기 후면 측 상호접속 구조물을 향하는 방향으로 좁아지며, 상기 제 2 테이퍼진 측벽들의 폭들은 상기 후면 측 상호접속 구조물을 향하는 방향으로 넓어지는 것인, 디바이스.
  2. 제1항에 있어서,
    상기 제 1 콘택은 수직 측벽들을 갖는 제 3 부분을 더 포함하는 것인, 디바이스.
  3. 제2항에 있어서,
    상기 제 3 부분은 상기 후면 측 상호접속 구조물과 마주보고 있는 상기 제 1 콘택의 표면으로부터 상기 제 2 부분으로 연장되고, 상기 제 2 부분은 상기 제 3 부분으로부터 상기 제 1 부분으로 연장되고, 상기 제 1 부분은 상기 제 2 부분으로부터 상기 제 1 디바이스 층과 마주보고 있는 상기 제 1 콘택의 표면으로 연장되는 것인, 디바이스.
  4. 제2항에 있어서,
    상기 제 1 부분의 평균 폭에 대한 상기 제 3 부분의 폭의 비율은 2 내지 7인 것인, 디바이스.
  5. 제1항에 있어서,
    상기 제 1 트랜지스터 구조물은 게이트 구조물을 포함하고, 반도체 기판은 상기 게이트 구조물과 상기 제 1 유전체 층 사이에서 연장되며, 상기 반도체 기판은 상기 제 1 테이퍼진 측벽들을 둘러싸고, 상기 제 1 유전체 층은 상기 제 2 테이퍼진 측벽들을 둘러싸는 것인, 디바이스.
  6. 제1항에 있어서,
    상기 후면 측 상호접속 구조물과 마주보고 있는 상기 제 1 콘택의 표면 및 상기 후면 측 상호접속 구조물과 마주보고 있는 상기 제 1 유전체 층의 표면은 서로 동일한 레벨에 있는 것인, 디바이스.
  7. 제1항에 있어서,
    상기 제 1 콘택에 전기적으로 커플링된 전력 레일
    을 더 포함하고,
    상기 제 1 콘택은 실리사이드 영역을 통해 상기 소스/드레인 영역에 전기적으로 커플링되는 것인, 디바이스.
  8. 디바이스로서,
    제 1 기판;
    상기 제 1 기판 위의 제 1 디바이스 층 ― 상기 제 1 디바이스 층은 제 1 트랜지스터 구조물을 포함함 ―;
    상기 제 1 디바이스 층의 후면 측 상의 제 1 유전체 층;
    상기 제 1 트랜지스터 구조물의 제 1 소스/드레인 영역에 전기적으로 커플링된 제 1 후면 측 비아 ― 상기 제 1 후면 측 비아는 상기 제 1 기판 및 상기 제 1 유전체 층을 통해 연장되며, 상기 제 1 후면 측 비아는 상기 제 1 기판 내의 제 1 폭 및 상기 제 1 유전체 층 내의 제 2 폭을 가지며, 상기 제 2 폭은 상기 제 1 폭보다 큼 ―; 및
    상기 제 1 유전체 층 및 상기 제 1 후면 측 비아 위의 제 1 상호접속 구조물 ― 상기 제 1 상호접속 구조물은 상기 제 1 후면 측 비아를 통해 상기 제 1 소스/드레인 영역에 전기적으로 커플링된 전력 레일을 포함함 ―
    을 포함하는, 디바이스.
  9. 방법에 있어서,
    제 1 기판 상에 제 1 트랜지스터를 형성하는 단계;
    제 1 에피택셜 재료를 노출시키는 단계 ― 상기 제 1 에피택셜 재료를 노출시키는 단계는 상기 제 1 기판의 후면 측을 박형화하는 단계를 포함함 ―;
    상기 제 1 에피택셜 재료 위에 제 2 에피택셜 재료를 에피택셜로 성장시키는 단계; 및
    상기 제 2 에피택셜 재료 및 상기 제 1 에피택셜 재료를 후면 측 비아로 대체하는 단계 ― 상기 후면 측 비아는 상기 제 1 트랜지스터의 소스/드레인 영역에 전기적으로 커플링됨 ―
    를 포함하는, 방법.
  10. 제9항에 있어서,
    상기 제 1 기판 내에서 제 1 리세스를 에칭하는 단계;
    상기 제 1 리세스 내에 상기 제 1 에피택셜 재료를 형성하는 단계;
    상기 제 1 에피택셜 재료 위에 제 3 에피택셜 재료를 형성하는 단계; 및
    상기 제 3 에피택셜 재료 위에 상기 소스/드레인 영역을 형성하는 단계 ― 상기 소스/드레인 영역은 상기 제 1 리세스의 나머지 부분을 충전함 ―
    를 더 포함하는, 방법.
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