JP2022013908A - 交換用金属ゲートデバイスの構造及びその製造方法 - Google Patents

交換用金属ゲートデバイスの構造及びその製造方法 Download PDF

Info

Publication number
JP2022013908A
JP2022013908A JP2021110046A JP2021110046A JP2022013908A JP 2022013908 A JP2022013908 A JP 2022013908A JP 2021110046 A JP2021110046 A JP 2021110046A JP 2021110046 A JP2021110046 A JP 2021110046A JP 2022013908 A JP2022013908 A JP 2022013908A
Authority
JP
Japan
Prior art keywords
work function
layer
semiconductor device
gate
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021110046A
Other languages
English (en)
Inventor
民翰 徐
min han Xu
榮志 曹
Rong Zhi Cao
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TSMC Nanjing Co Ltd
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
TSMC Nanjing Co Ltd
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TSMC Nanjing Co Ltd, Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical TSMC Nanjing Co Ltd
Publication of JP2022013908A publication Critical patent/JP2022013908A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】交換用金属ゲートプロセスを使用して製造されるたフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）半導体装置及びその製造方法を提供する。【解決手段】半導体装置２００は、半導体フィン２０４及び半導体フィン上のゲートスタック２１２、２１４、２１６を含む。ゲートスタックは、半導体フィンのチャネル領域２０４Ｃ上のゲート誘電体層、ゲート誘電体層上のドーパントを含む仕事関数材料層及び仕事関数材料層上のゲート電極層２１４を含む。ゲート誘電体層は、ドーパントを含まない。【選択図】図１

Description

トランジスタデバイスの寸法を縮小する要求が続くにつれて、製造と設計の両方の問題からの課題により、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）やＨｉｇｈ－ｋゲート誘電体材料を使用した金属ゲート構造の使用などの三次元デバイスアーキテクチャが開発されている。場合によっては、金属ゲートは、交換用金属ゲートプロセスを使用して製造される。
本開示は、添付図面を参照して以下の詳細な説明から最もよく理解されている。一般的な慣行によれば、図面の様々な特徴は必ずしも縮尺どおりではないことが強調されている。逆に、様々な特徴の寸法と位置関係は、明確化のために任意に拡大、縮小してもよい。同様の参照番号は、仕様及び図面全体を通して同様の特徴を示す。
いくつかの実施形態に係る半導体装置の製造方法を示すフローチャートである。 いくつかの実施形態に係る半導体フィン、絶縁構造及びダミーゲート構造を半導体フィン上に形成した後の半導体装置の断面図である。 いくつかの実施形態に係る図２の半導体装置のダミーゲート構造におけるダミーゲートスタックの反対側の半導体フィン内にソース／ドレイン領域を形成した後の断面図である。 いくつかの実施形態に係る図３の半導体装置のソース／ドレイン領域及び絶縁構造上に層間誘電体（ＩＬＤ）層を堆積した後の断面図である。 いくつかの実施形態に係る図４の半導体装置のダミーゲートスタックを除去して開口部を形成した後の断面図である。 いくつかの実施形態に係る図５の半導体装置の開口部の側壁及び底部に沿って、ＩＬＤ層の上方にゲート誘電体層を堆積した後の断面図である。 いくつかの実施形態に係る図６の半導体装置のゲート誘電体層上に仕事関数材料層を堆積した後の断面図である。 いくつかの実施形態に係る図７の半導体装置の仕事関数材料層上にゲート電極層を堆積した後の断面図である。 いくつかの実施形態に係る図８の半導体装置のＩＬＤ層上のゲート誘電体層、仕事関数材料層及びゲート電極層の余剰部分を除去した後の断面図である。 いくつかの実施形態に係るＦｉｎＦＥＴの斜視図である。
以下の開示は、提供された主題の異なる特徴を実施するための多くの異なる実施形態又は例を提供する。本開示を簡略化するために、構成要素、値、操作、材料、配置などの特定の例を以下に説明する。もちろん、これらは例示に過ぎず、限定されるものではない。他の構成要素、値、操作、材料、配置などが企図される。例えば、以下の説明における第二特徴での第一特徴の形成は、第一及び第二特徴が直接接触して形成される実施形態を含み得て、また第一特徴と第二特徴とが直接接触していなくてもよいように、第一特徴と第二特徴との間に追加の特徴が形成され得る実施形態を含み得る。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この繰り返しは、単純さと明快さを目的としており、それ自体では、説明した様々な実施形態及び／又は構成の間の関係を示すものではない。
さらに、「下部」、「下部」、「下部」、「上部」、「上部」などの空間的な相対的な用語は、図に示すように、一つの要素又は特徴的な関係を他の要素又は特徴と記述するために、説明を容易にするために用いることができる。空間的な相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。該装置は、他の方向に向けてもよく（９０度又は他の方向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
交換用金属ゲートプロセス、即ちゲートラストプロセスでは、機能ゲートスタックのプレースホルダーとして、半導体フィン上にダミーゲートスタックが形成される。次に、ダミーゲートスタックを取り囲むように、ゲートスペーサを形成する。ソース／ドレイン領域がゲートスペーサに隣接して形成された後、ダミーゲートスタックが取り外され、スペーサで囲まれた開口部が残る。最後に、開口部内に金属ゲートを形成する。金属ゲートは、Ｈｉｇｈ－ｋゲート誘電体層と、仕事関数金属層と、金属ゲート電極層とを含む。
金属ゲート電極材料として、タングステンなどの低抵抗金属が用いられることが多い。バルクタングステン層を堆積するためのプロセスは、化学気相堆積（ＣＶＤ）プロセスにおけるタングステン含有前駆体の水素還元を伴う。しかしながら、タングステンのＣＶＤ法では、六フッ化タングステン（ＷＦ６）や六塩化タングステン（ＷＣｌ６）などのハロゲン化物含有タングステン前駆体の還元から生成したフッ化物や塩化物などのハロゲン化物副生成物は、仕事関数金属層を越えて下地のゲート誘電体層に拡散することである。ハロゲン化物副生成物は、ゲート誘電体層に取り込まれると、ゲート誘電体材料を劣化させ、閾値電圧Ｖｔ変動や誘電リークを引き起こす。これらの条件により、装置の信頼性が低下する。
本明細書のいくつかの実施形態では、ゲート誘電体材料の劣化及びＦｉｎＦＥＴの性能ドリフトを低減又は回避するために、ドーパントが仕事関数金属層に導入される。ドーパントとは、材料の主成分とは異なる、材料の格子構造に添加される種である。ドーパントは仕事関数金属の格子構造上の位置を占め、下地のゲート誘電体層中にハロゲン化物副生成物が拡散することを可能にし、それによってハロゲン化物副生成物が拡散する利用可能な拡散経路を遮断することができる。したがって、仕事関数金属層へのドーパントの導入は、ハロゲン化物副生成物が下地のゲート誘電体層に拡散することを防ぐのに役立つ。
図１は、本開示のいくつかの実施形態に係る金属ゲート構造を有する半導体装置２００の製造方法１００を示すフローチャートである。図２－図９は、いくつかの実施形態に係る半導体装置２００の製造工程の各段階における断面図である。以下、図２－図９を参照すると、半導体装置２００を用いて、該方法１００について詳細に説明する。いくつかの実施形態では、方法１００の前、途中、及び／又は後に、追加の操作が行われ、又は、説明された操作の一部が置き換えられるか、及び／又は削除される。いくつかの実施形態では、半導体装置２００に付加的な特徴が追加される。いくつかの実施形態では、以下に記載される特徴の一部は置き換えられるか、又は削除される。当業者であれば、いくつかの実施形態が特定の順序で実行される操作で説明されているが、これらの操作は別の論理的な順序で実行され得ることを理解できる。いくつかの実施形態では、半導体装置２００は、ＦｉｎＦＥＴを含む。
図１及び図２を参照して、該方法１００は、基板２０２上に半導体装置２００の初期構造を形成する操作１０２を備えている。半導体装置２００の初期構造は、基板２０２から上方に延在する半導体フィン２０４と、基板２０３上に形成され、半導体フィン２０４の底部を囲む複数の絶縁構造と、半導体フィン２０４の一部に設けられたダミーゲート構造２１０とを備えている。図２では単一の半導体フィン２０４が示されているが、いくつかの実施形態は、基板２０２上に形成される複数の半導体フィンを含むことが、当業者には理解できることである。また、図２には単一のダミーゲート構造２１０が示されているが、当業者であれば、いくつかの実施形態が、ダミーゲート構造２１０と同様であり、それに平行な追加のダミーゲート構造を含むことを理解できる。当業者であれば、いくつかの実施形態では、単一のダミーゲート構造が複数の半導体フィンに跨って延びることをさらに理解できる。
いくつかの実施形態では、半導体フィン２０４は、最初に半導体基板２０２を提供することによって形成される。いくつかの実施形態では、半導体基板はバルク半導体基板である。「バルク」半導体基板とは、少なくとも一つの半導体材料で完全に構成される基板を指す。いくつかの実施形態では、バルク半導体基板は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、カーボンドープシリコン（Ｓｉ：Ｃ）、シリコンゲルマニウムカーボン（ＳｉＧｅＣ）などの半導体材料又は半導体材料のスタック、又は、例えば、ガリウム砒素（ＧａＡｓ）、ガリウムリン（ＧａＰ）、インジウムリン（ＩｎＰ）、インジウム砒素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）、ガリウム砒素リン（ＧａＡｓＰ）、アルミニウムインジウム砒素（ＡｌＩｎＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）、ガリウムインジウム砒素（ＧａＩｎＡｓ）、ガリウムインジウムリン（ＧａＩｎＰ）、ガリウムインジウム砒素リン（ＧａＩｎＡｓＰ）などのＩＩＩ－Ｖ族化合物半導体を含む。いくつかの実施形態では、バルク半導体基板は、例えば、単結晶シリコンなどの単結晶半導体材料を含む。いくつかの実施形態では、バルク半導体基板は、設計要件に応じてドープされる。いくつかの実施形態では、バルク半導体基板は、ｐ型ドーパント又はｎ型ドーパントでドープされる。「ｐ型」という用語とは、価電子の不足を引き起こす真性半導体への不純物の添加を指す。例示的なｐ型ドーパント、即ち、ｐ型不純物には、ホウ素、アルミニウム、ガリウム、及びインジウムが含まれるが、これらに限定されない。「Ｎ型」とは、自由電子に寄与する不純物を真性半導体に添加することを指す。例示的なｎ型ドーパント、即ち、ｎ型不純物には、アンチモン、ヒ素、及びリンが含まれるが、これらに限定されない。いくつかの実施形態では、半導体基板は、絶縁体層（図示せず）上に形成された最上層の半導体層を含む、半導体オン絶縁体（ＳＯＩ）基板である。最上層の半導体層は、Ｓｉ、Ｇｅ、ＳｉＧｅ、Ｓｉ：Ｃ、ＳｉＧｅＣなどの上述した半導体材料、又はＧａＡｓ、ＧａＰ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、ＧａＩｎＡｓＰなどを含むＩＩＩ－Ｖ族化合物半導体を含む。絶縁体層は、例えば、酸化シリコン層などである。絶縁体層は、基板、典型的にはシリコン又はガラス基板上に設けられる。
次に、半導体基板２０２は、その中にトレンチを形成するようにパターン化される。トレンチは半導体基板の上部に半導体フィン２０４を限定し、基板２０２は、半導体基板の残りの部分を示す。いくつかの実施形態では、半導体基板は、適切なリソグラフィ及びエッチングプロセスを用いてパターン化される。例えば、マスク層（図示せず）は半導体基板の最上面に適用され、リソグラフィでパターン化されて、パターン化されたマスク層によって覆われる領域のセットを定義する。いくつかの実施形態では、マスク層はフォトレジスト層である。いくつかの実施形態では、マスク層は、ハードマスク層と組み合わせたフォトレジスト層である。次に、半導体基板は、パターン化されたマスク層をエッチングマスクとして使用する異方性エッチングによってパターン化される。いくつかの実施形態では、例えば、反応性イオンエッチング（ＲＩＥ）又はプラズマエッチングなどのドライエッチングが使用される。いくつかの実施形態では、化学エッチャントを使用するウェットエッチングが使用される。さらに他のいくつかの実施形態では、ドライエッチングとウェットエッチングとの組み合わせが用いられる。半導体フィン２０４の形成後、パターン化されたマスク層は、例えば、酸素プラズマ又はアッシングにより除去される。或いは、いくつかの実施形態では、半導体フィン２０４は、側壁画像転写（ＳＩＴ）プロセスを利用して形成される。ＳＩＴプロセスでは、スペーサはマンドレル上に形成される。マンドレルは取り外され、残ったスペーサはハードマスクとして半導体基板をエッチングする。半導体フィンが形成された後、スペーサは取り外される。いくつかの実施形態では、順次ＳＩＴプロセスを利用して、高度にスケーリングされたフィン幅及びピッチを備えた半導体フィンを形成する。
半導体フィン２０４の形成後、半導体フィン２０４が隣接する絶縁構造の間から突出するように、絶縁構造（図２に示されない）はトレンチ内に形成される。絶縁構造は、半導体フィン２０４の底部を取り囲み、半導体フィン２０４を隣接する半導体フィン（図示せず）から電気的に絶縁する。いくつかの実施形態では、絶縁構造は、複数のフィン２０４を取り囲む。いくつかの実施形態では、絶縁構造は、酸化シリコン、窒化シリコン、酸化窒化シリコン、及び／又は他の適切な絶縁材料を含む。いくつかの実施形態では、絶縁構造は、例えば、半導体フィン２０４の底部及び基板２０２に配置された一つ又は複数の熱酸化物ライナー層を有する多層構造を含む。いくつかの実施形態では、絶縁構造は、シャロートレンチ絶縁（ＳＴＩ）構造である。フィールド酸化物、シリコンの局所酸化（ＬＯＣＯＳ）、及び／又は他の適切な構造などの他の絶縁構造が可能である。いくつかの実施形態では、絶縁構造は、適切な堆積プロセスを使用してトレンチに絶縁材料を充填することによって形成される。いくつかの実施形態では、絶縁材料の堆積は、例えば、ＣＶＤ、プラズマ化学気相堆積法（ＰＥＣＶＤ）、又はスピンコーティングによって実行される。いくつかの実施形態では、絶縁構造には、流動性酸化物が堆積され、その後、堆積後アニールが実行されて流動性酸化物が酸化シリコンに変換される流動性ＣＶＤプロセス（ＦＣＶＤ）によって形成された酸化シリコンが含まれる。続いて、過剰に堆積された絶縁材料は、例えば、化学機械平坦化（ＣＭＰ）プロセスによって、半導体フィン２０４の上表面から除去される。平坦化後、絶縁構造の上表面は、半導体フィン２０４の上表面と面一である。次に、絶縁構造は、半導体フィン２０４の上表面に対して凹んでいる。いくつかの実施形態では、半導体フィン２０４の半導体材料に選択的なエッチングバックプロセスを実行して、絶縁構造を凹ませる。例えば、絶縁構造が酸化シリコンを含む場合、希フッ酸を使用するウェットエッチングを実行して、絶縁構造を凹ませる。したがって、半導体フィン２０４の上部は、物理的に露出する。
ダミーゲート構造２１０は、半導体フィン２０４を横断して形成される。ダミーゲート構造２１０は、得られたＦｉｎＦＥＴのチャネル領域２０４ｃとなる半導体フィン２０４の一部を包むダミーゲートスタック（２１２、２１４、２１６）を有する。「ダミーゲートスタック」という用語は、本開示全体を通して、続いて形成される機能ゲートスタックのプレースホルダーとして機能する材料スタックを示すために使用される。本明細書で使用される「機能ゲートスタック」という用語とは、電界を通る半導体装置の出力電流（即ち、チャネル内のキャリアの流れ）を制御するために使用される永久ゲートスタックを指す。いくつかの実施形態では、ダミーゲートスタック（２１２、２１４、２１６）は、ダミーゲート誘電体層２１２、ダミーゲート電極層２１４、ダミーゲートキャップ層２１６、又は他の適切な層などの一つ又は複数の材料層を含む。
ダミーゲート誘電体層２１２は、半導体フィン２０４の上にある。いくつかの実施形態では、ダミーゲート誘電体層２１２は、例えば、酸化シリコン、窒化シリコン、又は酸化窒化シリコンなどの誘電体材料を含む。いくつかの実施形態では、ダミーゲート誘電体層２１２は、例えば、ＣＶＤ、ＰＥＣＶＤ、原子層堆積（ＡＬＤ）、又は物理気相堆積（ＰＶＤ）などの堆積プロセスを利用して形成される。いくつかの実施形態では、ダミーゲート誘電体層２１２は、化学的酸化、熱酸化、又は窒化を利用して半導体フィンの表面部分を変換することによって形成される。
ダミーゲート電極層２１４は、ダミーゲート誘電体層２１２の上にある。いくつかの実施形態では、ダミーゲート電極層２１４は、ポリシリコンなどの半導体材料又はＳｉＧｅなどのシリコン含有半導体合金を含む。いくつかの実施形態では、ダミーゲート電極層２１４は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、又はＰＶＤなどの適切な堆積プロセスによって形成される。
ダミーゲートキャップ層２１６は、ダミーゲート電極層２１４の上にある。いくつかの実施形態では、ダミーゲートキャップ層２１６は、例えば、酸化シリコン、窒化シリコン、又は酸化窒化シリコンなどの誘電体材料を含む。いくつかの実施形態では、ダミーゲートキャップ層２１６は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤなどの堆積プロセスを利用して形成される。
いくつかの実施形態では、ダミーゲートスタック（２１２、２１４、２１６）の様々な層は、ブランケット層として堆積される。次に、ブランケット層は、ブランケット層の一部を除去するために、リソグラフィ及びエッチングプロセスを使用してパターン化される。半導体フィン２０４のチャネル領域２０４Ｃ上のブランケット層の残りの部分は、ダミーゲートスタック（２１２、３１４、２１６）を構成する。いくつかの実施形態では、リソグラフィプロセスは、ブランケット層の最上面を覆うフォトレジスト層（レジスト）を形成すること、レジストをパターンに露光すること、露光後ベーキングを実行すること、及びレジストを現像してパターン化されたフォトレジスト層を形成することを含む。フォトレジスト層のパターンは、少なくとも一回の異方性エッチングによってブランケット層に順次転写される。いくつかの実施形態では、異方性エッチングは、例えば、ＲＩＥなどのドライエッチングである。ダミーゲートスタック（２１２、２１４、２１６）を形成した後、パターン化されたフォトレジスト層は、例えば、ウェットストリッピング又はプラズマアッシングによって除去される。
ダミーゲート構造２１０は、ダミーゲートスタック（２１２、２１４、２１６）の側壁に沿ってゲートスペーサ２１８をさらに含む。ゲートスペーサ２１８は、ダミーゲートスタック（２１２、２１４、２１６）の材料とは異なる材料を含む。いくつかの実施形態では、ゲートスペーサ２１８は、例えば、窒化シリコン、シリコン炭窒化物、シリコン酸窒化物、又はシリコン炭素酸窒化物などの誘電体材料を含む。いくつかの実施形態では、ゲートスペーサ２１８は、単一の層を含む。いくつかの実施形態では、ゲートスペーサ２１８は、誘電体材料の複数の層を含む。いくつかの実施形態では、ゲートスペーサ２１８は、例えば、ＣＶＤ又はＡＬＤなどのコンフォーマル堆積プロセスを使用して、半導体フィン２０４、絶縁構造、及びダミーゲートスタック（２１２、２１４、２１６）上にスペーサ材料をコンフォーマルに堆積することによって形成される。その後、異方性エッチングを実施することにより、堆積されたスペーサ材料の水平部分を除去して、ゲートスペーサ２１８を形成する。いくつかの実施形態では、異方性エッチングには、例えば、ＲＩＥなどのドライエッチングが含まれる。
図１及び図３を参照すると、いくつかの実施形態に係る、方法１００は、ソース／ドレイン領域及びドレイン領域（まとめてソース／ドレイン領域２２０と呼ばれる）をダミーゲートスタック（２１２、２１４、２１６）の反対側の半導体フィン２０４の部分に形成するステップ１０４に進む。「ソース」と「ドレイン」の名前は、結果として得られるＦｉｎＦＥＴが動作するときにこれらの端子に印加される電圧に基づいて交換可能である。
ソース／ドレイン領域２２０は、ドープされた半導体領域である。いくつかの実施形態では、ソース／ドレイン領域２２０は、例えば、ｐ型ＦｉｎＦＥＴ用のホウ素などのｐ型ドーパントを含む。いくつかの実施形態では、ソース／ドレイン領域２２０は、例えば、ｎ型ＦｉｎＦＥＴ用のヒ素又はリンなどのｎ型ドーパントを含む。ソース／ドレイン領域２２０は、キャリア移動度を改善するために半導体フィン２０４のチャネル領域２０４Ｃに応力を加えることができるエピタキシャル半導体材料を含む。半導体装置２００がｐ型ＦｉｎＦＥＴである実施形態では、ソース／ドレイン領域２２０は、半導体フィン２０４のチャネル領域２０４Ｃに向かって圧縮応力を及ぼすＳｉＧｅを含む。半導体装置２００がｎ型ＦＥＴである実施形態では、ソース／ドレイン領域２２０は、半導体フィン２０４のチャネル領域２０４Ｃに向かって引張応力を及ぼすシリコンリン（ＳｉＰ）又はＳｉ：Ｃを含む。
いくつかの実施形態では、ソース／ドレイン領域２２０は、例えば、イオン注入を使用して、ダミーゲートスタック（２１２、２１４、２１６）によって覆われていない半導体フィン２０４の部分にドーパントを注入することによって形成される。いくつかの実施形態では、ソース／ドレイン領域２２０は、ダミーゲートスタック（２１２、２１４、２１６）によって覆われていない半導体フィン２０４の部分上に半導体材料をエピタキシャル成長させることによって形成される。さらに他の実施形態では、ソース／ドレイン領域２２０は、半導体フィン２０４の凹部をエッチングし、続いてエピタキシーを実行して、凹部に半導体材料を成長させることによって形成される（図３）。いくつかの実施形態では、凹部は、例えば、異方性エッチング、等方性エッチング、又はそれらの組み合わせによって、半導体フィン２０４に形成される。いくつかの実施形態では、例えば、ＲＩＥなどのドライエッチングを実施して、ダミーゲートキャップ層２１６、ゲートスペーサ２１８、及び絶縁構造の誘電体材料に選択的な半導体フィン２０４の半導体材料を除去し、それによって凹部を形成する。いくつかの実施形態では、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）又は四フッ化炭素（ＣＦ４）のエッチャント溶液を使用した時限ウェットエッチングを実行して、凹部を形成する。いくつかの実施形態では、凹部は、ファセット面を有するように形成されている。いくつかの実施形態では、凹部は、実質的に台形の形状又は菱形の形状を有する。或いは、凹部は、長方形、丸み形状、又は楕円形などの他の形状を有する。いくつかの実施形態では、凹部は、ゲートスペーサ２１８の下に延びるように形成される。いくつかの実施形態では、凹部は、ゲートスペーサ２１８の下に、ゲートスペーサ２１８の幅に実質的に等しい距離だけ延びる。したがって、凹部の縁は、ゲートスペーサ２１８の内側側壁と整列している。
半導体材料は、ソース／ドレイン領域２２０を提供するために凹部に堆積される。いくつかの実施形態では、凹部に半導体材料を堆積させるために、選択的なエピタキシャル成長プロセスを行う。「エピタキシャル成長及び／又は堆積」という用語とは、半導体材料の堆積面上に半導体材料を成長させることを意味し、成長させる半導体材料は、堆積面の半導体材料と同じ（又はほぼ同じ）結晶性を有する。選択的なエピタキシャル成長プロセスにおいて、堆積した半導体材料は、露出した半導体表面、即ち半導体フィン２０４の凹部の表面のみに成長し、絶縁構造、ダミーゲートキャップ層２１６、及びゲートスペーサ２１８の表面などの絶縁体表面には成長しない。いくつかの実施形態では、マスク（図示せず）は、半導体材料が半導体フィン２０４の不要な領域で成長するのを防ぐために使用される。いくつかの実施形態では、エピタキシャル成長プロセスは、有機金属化学気相堆積（ＭＯＣＶＤ）、分子線堆積（ＭＢＥ）、低圧化学気相堆積（ＬＰＣＶＤ）、又はその他の適切な堆積プロセスを含む。いくつかの実施形態では、エピタキシャル成長プロセスは、半導体フィン２０４の上表面より上方のソース／ドレイン領域２２０の上表面まで継続する。いくつかの実施形態では、エピタキシャル成長プロセスは、ソース／ドレイン領域２２０の上表面が半導体フィン２０４の上表面と同一平面上にあるまで継続する。いくつかの実施形態では、ソース／ドレイン領域２２０は、エピタキシャル成長プロセス中に、その場でｐ型又はｎ型のドーパントでドープされる。或いは、いくつかの実施形態では、ソース／ドレイン領域２２０は、エピタキシャル成長プロセス中にドープ解除され、後続のドーピングプロセス中にドープされる。後続のドーピングプロセスは、イオン注入、プラズマ浸漬イオン注入、ガス及び／又は固体源拡散、他の適切なプロセス、及び／又はそれらの組み合わせによって達成される。いくつかの実施形態では、ソース／ドレイン領域２２０は、ソース／ドレイン領域２２０を形成した後、及び／又は後続のドーピングプロセスの後に、ソース／ドレイン領域２２０内のドーパントを活性化するためにさらにアニーリングプロセスに露出する。いくつかの実施形態では、ソース／ドレイン領域２２０内のドーパントは、急速熱アニーリングプロセス、レーザーアニーリングプロセス、又はファーネスアニーリングプロセスを含む熱アニーリングプロセスによって活性化される。
図１及び図４を参照すると、方法１００は、層間誘電体（ＩＬＤ）層２３０をソース／ドレイン領域２２０及び絶縁構造上に堆積する操作１０６に進む。該ＯＬＤ層２３０は、ダミーゲート構造２１０と隣接するダミーゲート構造（図示せず）との間のギャップを埋める。いくつかの実施形態では、該ＩＬＤ層２３０は、例えば、酸化シリコン、窒化シリコン、テトラエトキシシラン（ＴＥＯＳ）酸化物、リンドープケイ酸塩ガラス（ＰＳＧ）、ボロンドープシリケートガラス（ＢＳＧ）、リン化ホウ素でドープされたシリケートガラス（ＰＳＧ）、フッ素ドープケイ酸塩ガラス、有機ケイ酸塩ガラス（ＯＳＧ）、又は多孔質誘電体材料などの誘電体材料を含む。いくつかの実施形態では、該ＩＬＤ層２３０は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＦＣＶＤ、又はスピンコーティングによって堆積される。いくつかの実施形態では、該ＯＬＤ層２３０は、ダミーゲートスタック（２１２、２１４、２１６）の最上面（例えば、ダミーゲートキャップ層２１６の上表面）の上に上表面を有するように堆積される。続いて、該ＩＬＤ層２３０は、例えば、ＣＭＰプロセス及び／又はダミーゲートキャップ２１６を研磨及び／又はエッチングストップとして使用するリセスエッチングによって平坦化される。平坦化後、該ＩＬＤ層２３０は、ダミーゲートスタック（２１２、２１４、２１６）の最上面と同一平面上にある上表面を有する。
図１及び図５を参照すると、方法１００は、ダミーゲートスタック（２１２、２１４、２１６）を除去し、半導体フィン２０４のチャネル領域２０４Ｃを露出する開口部２３２を形成する操作１０８に進む。開口部２３２は、ダミーゲートスタック（２１２、２１４、２１６）が除去された体積を占める。開口部２３２は、該ＩＬＤ層２３０を通って延在し、ゲートスペーサ２１８の内側側壁によって閉じ込められる。いくつかの実施形態では、半導体フィン２０４の半導体材料とゲートスペーサ２１８の誘電体材料、絶縁構造、及びＩＬＤ層２３０に選択的なダミーゲートスタック（２１２、２１４、２１６）の様々な構成要素を除去するために、一つ又は複数のエッチングプロセスは、実行される。いくつかの実施形態では、エッチングプロセスには、ウェットエッチング、ドライエッチング、又はそれらの組み合わせが含まれる。いくつかの実施形態では、塩素含有ガス又はフッ素含有ガスを使用したドライエッチングは、実行される。いくつかの実施形態では、ＴＭＡＨ又は希フッ酸のエッチャント溶液を使用したウェットエッチングは、実行される。
図１及び図６を参照すると、方法１００は、ゲート誘電体層２４４を開口部２３２の側壁及び底部に沿って、該ＩＬＤ層２３０の上に堆積する操作１１０に進む。いくつかの実施形態では、ゲート誘電体層２４４を堆積する前に、界面層２４２は、半導体フィン２０４のチャネル領域２０４Ｃの露出面上及びゲート誘電体層２４４の下に形成される。該界面層２４２は任意であり、いくつかの実施形態では省略されている。
いくつかの実施形態では、界面層２４２は、例えば、酸化シリコンなどの誘電体酸化物を含む。いくつかの実施形態では、界面層２４２は、半導体フィン２０４のチャネル領域２０４Ｃの表面部分の熱酸化又は化学酸化、或いはＡＬＤやＣＶＤなどの堆積プロセスにより形成される。いくつかの実施形態では、化学酸化は、半導体フィン２０４をオゾンと過酸化水素などの化学酸化剤に曝すことを含む。
いくつかの実施形態では、ゲート誘電体層２４４は、誘電率が３．９よりも大きいＨｉｇｈ－ｋゲート誘電体材料を含む。例示的なＨｉｇｈ－ｋ誘電体材料には、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化ランタン（Ｌａ２Ｏ３）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化チタン（ＴｉＯ２）、酸化ストロンチウムチタン（ＳｒＴｉＯ３）、酸化ランタンアルミニウム（ＬａＡｌＯ３）、及び酸化イットリウム（Ｙ２Ｏ３）が含まれるが、これらに限定されない。ゲート誘電体層２４４は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、又はＡＬＤを含む適切な堆積プロセスを使用して、コンフォーマル層として堆積される。
図１及び図７を参照すると、方法１００は、仕事関数金属層２４６がゲート誘電体層２４４上に堆積される操作１１２に進む。仕事関数金属層２４６は、得られたＦｉｎＦＥＴの仕事関数を回転させるのに適した仕事関数を有する金属を含む。いくつかの実施形態では、仕事関数金属層２４６は、ｐ型ＦｉｎＦＥＴに対して約４．７ｅＶ以上の仕事関数値を有する高仕事関数金属を含む。いくつかの実施形態では、仕事関数金属層２４６の厚さは、約３ナノメートル（ｎｍ）から約９ｎｍの範囲である。仕事関数金属層２４６の厚さが薄すぎる場合、場合によっては、トランジスタのゲートの仕事関数を不十分に調整するリスクが高まる。仕事関数金属層２４６の厚さが大きすぎる場合、得られたトランジスタの閾値電圧は、場合によっては大きすぎる。例示的なｐ型仕事関数金属には、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、ケイ化ジルコニウム（ＺｒＳｉ２）、ケイ化モリブデン（ＭｏＳｉ２）、ケイ化タンタル（ＴａＳｉ２）、ケイ化ニッケル（ＮｉＳｉ２）、窒化タンタル（ＷＮ）、その他の適切なｐ型仕事関数材料、又はそれらの組み合わせが含まれる。いくつかの実施形態では、仕事関数金属層２４６は、ｐ型ＦＩＮＦＥＴ用のＴｉＮを含む。いくつかの実施形態では、仕事関数金属層２４６は、ｎ型ＦｉｎＦＥＴに対して約４．５ｅＶ以下の仕事関数値を有する低仕事関数金属を含む。例示的なｎ型仕事関数金属には、タンタル（Ｔａ）、チタンアルミニド（ＴｉＡｌ）、タンタルアルミニド（ＴａＡｌ）、タンタルアルミニウムカーバイド（ＴａＡｌＣ）、チタンアルミニウム窒化物（ＴｉＡｌＮ）、タンタルカーバイド（ＴａＣ）、タンタル炭窒化物（ＴａＣＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）、他の適切なｎ型仕事関数材料、又はそれらの組み合わせが含まれる。いくつかの実施形態では、仕事関数金属層２４６は、ｎ型ＦｉｎＦＥＴ用のＴｉＡｌを含む。
仕事関数金属層２４６は、例えば、ホウ素（Ｂ）、窒素（Ｎ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、リン（Ｐ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、ヒ素（Ａｓ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、アンチモン（Ｓｂ）、チタン（Ｔｉ）、鉛（Ｐｂ）、ビスマス（Ｂｉ）、及び炭素（Ｃ）、炭素と炭化水素種の混合物、又は炭素、炭化水素種と酸素の混合物などの少なくとも一つのハロゲン化物遮断要素を含むドーパント（即ち、不純物）でドープされている。ドーパントは、仕事関数金属の格子構造上の位置を占め、そうでなければ、位置はゲート電極層２４８（図８）の形成に用いた堆積プロセス中で生成されたハロゲン化物副生成物が、仕事関数金属層２４６を介してゲート誘電体層２４４に拡散することを可能にする。ドーパントは、ハロゲン化物副生成物がゲート誘電体層２４４に拡散するための利用可能な拡散経路を多数遮断するのに役立つ。仕事関数金属層２４６内のドーパントの量は、適切なレベルのブロッキング効果を提供するように調整される。いくつかの実施形態では、仕事関数金属層２４６中のドーパントの濃度は、約０．５重量％から約５重量％である。ドーパント濃度が小さすぎる場合、仕事関数金属層２４６は、場合によっては、ハロゲン化物副生成物の拡散を十分に遮断することができない。ドーパント濃度が高すぎる場合、場合によっては、仕事関数金属層２４６の抵抗が高くなる。当業者であれば、ドーパントの濃度が、ドーパント種のサイズおよび仕事関数金属層２４６の材料に依存することを認識できる。例えば、ドーパント種のサイズが大きくなると、場合によっては、ドーパントの濃度が上記範囲の下部になる。いくつかの実施形態では、ドーパントは、仕事関数金属層２４６全体に均一に分布している。いくつかの実施形態では、ドーパントは、仕事関数金属層２４６内にドーパント勾配を形成する。いくつかの実施形態では、仕事関数金属層２４６は、ゲート誘電体層２４４からの距離が増加するにつれて最大に増加し、ゲート誘電体層２４４からの距離が増加し続けるにつれて最大値から減少するドーパント濃度を有する。いくつかの実施形態では、最大ドーパント濃度は、仕事関数金属層２４６とゲート誘電体層２４４との間の界面から約２ｎｍから約５ｎｍにある。いくつかの実施形態では、仕事関数金属層２４６とゲート誘電体層２４４との間の界面からの最大ドーパント濃度の位置は、仕事関数金属層２４６の全厚の約２０％から約７０％の範囲である。最大ドーパント濃度が仕事関数金属層２４６とゲート誘電体層２４４との間の界面に近すぎる場合、場合によっては、ドーパントがゲート誘電体層２４４に入るリスクが増大する。最大ドーパント濃度が仕事関数金属層２４６とゲート誘電体層２４４との間の界面から遠すぎる場合、場合によっては、ゲート誘電体層２４４を保護する際のドーパントの有効性が低下する。ドーパントは、下地のゲート誘電体層２４４及び界面層がこれらのハロゲン化物ブロッキングドーパントのいずれも含まないように、仕事関数金属層２４６内に閉じ込められる。
いくつかの実施形態では、仕事関数金属層２４６は、ＡＬＤ、ＰＶＤ、ＣＶＤ、電子ビーム蒸着、又は他の適切な堆積プロセスを用いて形成される。いくつかの実施形態では、仕事関数金属層２４６は、仕事関数金属層２４６の形成後にイオン注入プロセスを用いてドープされる。いくつかの実施形態では、イオン注入プロセスは、約１３０キロ電子ボルト（ＫｅＶ）から約１５０ＫｅＶの範囲の注入エネルギーで実行される。いくつかの実施形態では、仕事関数金属層２４６は、その場ドーピングプロセスを用いてドープされる。いくつかの実施形態では、イオン注入プロセスは、約５度から約１０度の範囲の注入角度を用いて実行される。いくつかの実施形態では、その場ドーピングプロセスは、仕事関数金属層２４６の形成中に堆積チャンバにドーパント前駆体を導入することを含む。いくつかの実施形態では、仕事関数金属層２４６は、ＴｉＡｌを含み、塩化チタン（ＴｉＣｌ４）、ＴＥＡＬ（Ａｌ２（Ｃ２Ｈ５）６）及び他の不純物の組み合わせを用いてその場ドープされている間に形成される。いくつかの実施形態では、不純物には、炭化水素、塩素、有機ケイ素材料、又は別の適切な材料が含まれる。いくつかの実施形態では、不純物の量は、仕事関数金属層２４６の形成中の堆積チャンバへの材料の総流れの１０％未満であるが０％を超える。いくつかの実施形態では、不純物の量は、仕事関数金属層２４６の形成中の堆積チャンバへの材料の総流れの５％未満であるが０％を超える。いくつかの実施形態では、不純物の量は、仕事関数金属層２４６の形成中の堆積チャンバへの材料の総流れの１％未満であるが０％を超える。不純物の量が減少すると、製造プロセスの材料費が増加する。不純物の量が多すぎる場合、不純物の能力は、場合によっては、仕事関数金属層２４６の形成に悪影響を与える。不純物の量が０％である場合、仕事関数金属層２４６の格子構造は、副生成物がゲート誘電体層２４４に到達するのを阻止するためのドーパントを欠いている。仕事関数金属層２４６が炭素でドープされている実施形態では、不純物には、例えば、ＣＯ、ＣＯ２、ＣＨ２Ｏ、ＣＨ、ＣＨ２、ＣＨ３、ＣＨ４、Ｃ２Ｈ６、Ｃ７Ｈ７、Ｃ１６Ｈ１０などの炭化水素（ＣｘＨｙ）が含まれ、別の適切な炭化水素は、仕事関数金属層２４６を形成する前駆体と共に反応チャンバに並流される。炭化水素は、格子構造内の空間を埋めることにより、副生成物が仕事関数金属層２４６の格子構造を通過することができることを防ぐのに役立つ。
図面１及び図８を参照すると、方法１００は、ゲート電極層２４８が仕事関数金属層２４６の上に堆積される操作１１４に進む。ゲート電極層２４８は、開口部２３２の残りの体積を充填する。いくつかの実施形態では、ゲート電極層２４８は、例えば、タングステン、銅、コバルト、及び／又は他の適切な材料などの低抵抗金属を含む。いくつかの実施形態では、ゲート電極層２４８は、ＣＶＤ、ＰＶＤ、めっき、及び／又は他の適切なプロセスによって堆積される。いくつかの実施形態では、ゲート電極層２４８は、タングステンを含み、ジボラン（Ｂ２Ｈ６）ガス又は水素ガス（Ｈ２）などの還元ガス中でＷＦ６などのタングステン含有前駆体を還元することによって形成される。タングステン含有前駆体間の反応は、金属タングステンを生成して、ゲート電極層２４８を形成する。この反応により、フッ素イオン（Ｆ－）やフッ化水素酸（ＨＦ）などの副生成物も生成される。いくつかの実施形態では、ゲート電極層２４８は、ＷＦ６を、例えば、ＷＦ６＋３Ｈ２－＞Ｗ＋ＨＦ＋５Ｈ＋＋５Ｆ－によって還元することによって形成される。仕事関数金属層２４６中のドーパントは、これらの副生成物が、堆積されたゲート電極層２４８から仕事関数金属層２４６を通ってゲート誘電体層２４４に移動することを防ぐのに役立つ。その結果、ゲート誘電体層２４４は、損傷を受ける可能性が低く、ＦｉｎＦＥＴは、設計通りに機能する可能性が高い。
上述したように、場合によっては、ゲート電極層２４８の形成に関連する反応化学は、ハロゲン化物副生成物（例えば、フッ化物又は塩化物）を生成する。ハロゲン化物副生成物は、仕事関数金属層２４６を通ってゲート誘電体層２４４に拡散し、ゲート誘電体材料の劣化を引き起こす。仕事関数金属層２４６内のドーパントは、ハロゲン化物副生成物がゲート誘電体層２４４に拡散するのを阻止するのに役立ち、それによって下地のゲート誘電体層２４４内のＨｉｇｈ－ｋ誘電体材料の劣化を防ぐのに役立つ。したがって、得られたＦｉｎＦＥＴの性能と信頼性が向上する。
図１及び図９を参照すると、該方法１００は、ゲート誘電体層２４４、仕事関数金属層２４６、及びゲート電極層２４８の過剰な部分を除去する操作１１６に進む。いくつかの実施形態では、ＣＭＰプロセスなどの平坦化プロセスを実行することによって、ゲート誘電体層２４４、仕事関数金属層２４６、及びゲート電極層２４８の一部をＩＬＤ層２３０の上表面から除去する。開口部２３２におけるゲート誘電体層２４４、仕事関数金属層２４６、及びゲート電極層２４８の結果として生じる残りの部分は、結果として生じるＦｉｎＦＥＴのチャネル領域２０４Ｃ上に機能ゲートスタック２４０を形成する。いくつかの実施形態では、ゲート誘電体層２４４、仕事関数金属層２４６、及びゲート電極層２４８の残りの部分のそれぞれは、底部と、底部の上方で底部に接続された側壁部分とを含む。
図１０は、いくつかの実施形態に係るＦｉｎＦＥＴ１０００の斜視図である。ＦｉｎＦＥＴ１０００は、通常、半導体基板１００２の上の複数の半導体フィン１０１０と、半導体基板１００２の上にあり、半導体フィン１０１０に跨るゲート構造１２０とを含む。シャロートレンチ絶縁（ＳＴＩ）構造１０３０は、半導体フィン１０１０の間にあり、半導体フィン１０１０を電気的に絶縁する。
集積回路では、フィン番号の異なるＦｉｎＦＥＴは、半導体基板の異なる領域に形成される。フィン番号の異なるＦｉｎＦＥＴの製造に使用される製造技術は、最初に半導体基板にトレンチを形成して基板全体に等間隔の半導体フィンのアレイを定義し、次にいくつかのダミーフィンを取り外してデバイス領域に活性半導体フィンを定義することである。次に、ＳＴＩ構造は、活性半導体フィンとダミー半導体フィンを互いに分離及び絶縁するように形成される。一般に、ＳＴＩ構造の製造には、活性半導体フィンとダミー半導体フィンの間のスペースを埋めるための誘電体材料の堆積が含まれる。
ＦｉｎＦＥＴは、増しつつあるパフォーマンスとサイズの要件を満たすようにスケーリングされるため、フィンの幅は非常に狭くなり、フィンのピッチも大幅に減少する。フィンピッチが小さくなると、フィン間の誘電体の充填が困難になる。したがって、流動性のある誘電体材料を導入することによって、半導体フィン間にスケーラブルで欠陥のない高収率の誘電体充填を提供する場合がある。ＳＴＩ構造を形成する場合、流動性のある化学気相堆積（ＦＣＶＤ）プロセスを用いて、半導体のフィン間のギャップを埋めるために流動性誘電体材料が堆積される。流動性誘電体フィルムが堆積された後、流動性誘電体フィルムは硬化され、次にアニールされて、誘電体層、例えば、二酸化シリコンを形成する。流動性誘電体フィルムは、通常、高温、例えば、１０００℃を超える温度でアニールされて、所望の機械的特性を得るためにフィルムを緻密化する。
高温アニールは、処理室内のシリコン原子と水蒸気との反応により、活性半導体フィン内のシリコン原子を消費し、これによって、フィンの限界寸法（ＣＤ）を収縮させる。異なるフィン番号を有する異なるデバイス領域の活性半導体フィンは、異なる流動性誘電体負荷効果を経験し、つまり、異なるデバイス領域のフィンＣＤ損失は異なる。隣接するフィン間の流動性誘電体の体積が大きいほど、流動性誘電体の体積が少ない場合よりも、フィンＣＤに大きな影響がある。その結果、異なるデバイス領域の活性半導体フィンの最終的なＣＤは、フィンの密度によって異なる。異なるデバイス領域でのフィンＣＤの変動は、デバイスパフォーマンスの一貫性に影響を与える。
フィンＣＤ制御を改善すると、集積回路でより一貫したデバイスパフォーマンスが得られる。いくつかの実施形態では、ＳＴＩ構造は、非機能性ダミーフィンを取り外す前に形成され、その結果、半導体基板上の全ての半導体フィンは、ＳＴＩ構造を形成するための流動性誘電体材料の高温アニーリング中に同じ誘電体負荷環境を経験する。フィンカット段階の前に流動性誘電体材料をアニーリングすることにより、異なるデバイス領域での異なる流動性誘電体負荷効果によって引き起こされるフィンＣＤ収縮の違いが回避される。より均一なフィンＣＤは、より一貫したデバイスパフォーマンスを備えたＦｉｎＦＥＴの製造に役立つ。
本明細書の一態様は、半導体装置に関する。半導体装置は、半導体フィン、及び半導体フィン上のゲートスタックを含む。ゲートスタックは、半導体フィンのチャネル領域上のゲート誘電体層、ゲート誘電体層上のドーパントを含む仕事関数材料層、及び仕事関数材料層上のゲート電極層を含む。ゲート誘電体層にはドーパントが含まれない。いくつかの実施形態では、ドーパントは、ホウ素、窒素、アルミニウム、ケイ素、リン、ガリウム、ゲルマニウム、ヒ素、インジウム、スズ、アンチモン、チタン、鉛、ビスマス、炭素又は炭素と炭化水素種との混合物、又は炭素、炭化水素種及び酸素を含む。いくつかの実施形態では、ドーパントは、ＣＨ、ＣＨ２、又はＣＨ３のうちの少なくとも一つを含む炭化水素種を含む。いくつかの実施形態では、仕事関数材料層は、約０．５重量％から約５重量％の範囲のドーパント濃度を有する。いくつかの実施形態では、仕事関数材料層は、ゲート誘電体層と仕事関数材料層との間の界面から約５ｎｍに最大ドーパント濃度を有する勾配ドーパント濃度を有する。いくつかの実施形態では、仕事関数材料層とゲート誘電体層との間の界面からの、仕事関数材料層における最大ドーパント濃度の位置は、仕事関数材料層の全厚の約２０％から約７０％の範囲である。いくつかの実施形態では、ゲート電極にはフッ素イオンが含まれる。いくつかの実施形態では、仕事関数材料層の厚さは、約３ナノメートル（ｎｍ）から約９ｎｍの範囲である。いくつかの実施形態では、仕事関数材料層には、窒化チタン又はチタンアルミニドが含まれる。いくつかの実施形態では、ゲート電極層は、タングステン、コバルト、又は銅を含む。
本明細書の別の態様は、半導体装置に関する。半導体装置は、基板から突出した半導体フィンと、半導体フィン上のゲートスタックとを備える。ゲートスタックは、半導体フィンのチャネル領域上のゲート誘電体層、仕事関数材料層が炭化水素含有ドーパントを含むゲート誘電体層上の仕事関数材料層、及び仕事関数材料層上のゲート電極層を含む。いくつかの実施形態では、炭化水素種には、ＣＨ、ＣＨ２、及びＣＨ３の少なくとも一つが含まれる。いくつかの実施形態では、仕事関数材料層は、約０．５重量％から約５重量％の範囲の炭化水素含有ドーパントの濃度を有する。いくつかの実施形態では、炭化水素含有ドーパントの濃度は、仕事関数材料層内で変化する。いくつかの実施形態では、仕事関数材料層は、ゲート誘電体層と仕事関数材料層との間の界面から約５ｎｍで炭化水素含有ドーパントの最大濃度を有する。
本明細書のさらに別の態様は、半導体装置の製造方法に関する。該方法は、半導体フィン上にダミーゲート構造を形成することを含む。ダミーゲート構造は、ダミーゲートスタックと、ダミーゲートスタックの側壁に沿ったゲートスペーサとを含む。前記方法は、さらに前記ダミーゲート構造を囲む層間誘電体（ＩＬＤ）層を形成する工程と、前記ダミーゲートスタックを除去することにより、前記半導体フィンのチャネル領域を露出させる開口部を提供する工程と、前記開口部の底部と側壁、及び前記ＩＬＤ層の上にゲート誘電体層を堆積する工程と、その場ドーピングプロセスを用いて、前記ゲート誘電体層上にドープされた仕事関数材料層を形成する工程と、前記ドープされた仕事関数材料層上にゲート電極層を堆積する工程と、を含む。いくつかの実施形態では、ドープされた仕事関数材料層を形成することは、１０％未満の不純物を有する前駆体ガス混合物を用いてドープされた仕事関数金属層を形成することを含む。いくつかの実施形態では、ゲート電極層を堆積することは、ゲート電極層に副生成物を形成することを含む。いくつかの実施形態では、ゲート電極層に副生成物を形成することは、ゲート電極層にフッ素イオンを形成することを含む。いくつかの実施形態では、ドープされた仕事関数材料層を形成することは、ＷＦ６及び水素ガスを含む前駆体ガス混合物を使用することを含む。
前述は、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者であれば、本明細書に導入された実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、またそのような同等の構造が本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく、本明細書において様々な変更、置換、及び改変を行うことができることを理解できる。

Claims (20)

  1. 半導体装置であって、
    半導体フィンと、
    半導体フィン上のゲートスタックと、を含み、
    前記ゲートスタックは、
    前記半導体フィンのチャネル領域上のゲート誘電体層と、
    ドーパントを含む、前記ゲート誘電体層上の仕事関数材料層と、
    前記仕事関数材料層上のゲート電極層と、を含み、
    前記ゲート誘電体層は、前記ドーパントを実質的に含まない半導体装置。
  2. 前記ドーパントは、ホウ素、窒素、アルミニウム、ケイ素、リン、ガリウム、ゲルマニウム、ヒ素、インジウム、スズ、アンチモン、チタン、鉛、ビスマス、炭素又は炭素と炭化水素種との混合物、又は炭素、炭化水素種及び酸素との混合物を含む請求項１に記載の半導体装置。
  3. 前記ドーパントは、ＣＨ、ＣＨ２、又はＣＨ３のうちの少なくとも一つを含む炭化水素種を含む請求項１に記載の半導体装置。
  4. 前記仕事関数材料層は、約０．５重量％から約５重量％の範囲のドーパント濃度を有する請求項１に記載の半導体装置。
  5. 前記仕事関数材料層は、ゲート誘電体層と仕事関数材料層との間の界面から約５ｎｍに最大ドーパント濃度を有する勾配ドーパント濃度を有する請求項１に記載の半導体装置。
  6. 前記仕事関数材料層と前記ゲート誘電体層との間の前記界面からの、前記仕事関数材料層における最大ドーパント濃度の位置は、前記仕事関数材料層の全厚の約２０％から約７０％の範囲である請求項１に記載の半導体装置。
  7. 前記ゲート電極はフッ素イオンを含む請求項１に記載の半導体装置。
  8. 前記仕事関数材料層の厚さは、約３ナノメートル（ｎｍ）から約９ｎｍの範囲である請求項１に記載の半導体装置。
  9. 前記仕事関数材料層は、窒化チタン又はチタンアルミニドを含む請求項１に記載の半導体装置。
  10. 前記ゲート電極層は、タングステン、コバルト、又は銅を含む請求項１に記載の半導体装置。
  11. 半導体装置であって、
    基板から突出する半導体フィンと、
    前記半導体フィン上のゲートスタックと、を含み、
    前記ゲートスタックは、
    前記半導体フィンのチャネル領域上のゲート誘電体層と、
    炭化水素含有ドーパントを含む、前記ゲート誘電体層上の仕事関数材料層と、
    前記仕事関数材料層上のゲート電極層と、を含む半導体装置。
  12. 前記炭化水素含有ドーパントは、ＣＨ、ＣＨ２、及びＣＨ３のうちの少なくとも一つを含む請求項１１に記載の半導体装置。
  13. 前記仕事関数材料層は、約０．５重量％から約５重量％の範囲の前記炭化水素含有ドーパントの濃度を有する請求項１１に記載の半導体装置。
  14. 前記炭化水素含有ドーパントの濃度は、前記仕事関数材料層内で変化する請求項１１に記載の半導体装置。
  15. 前記仕事関数材料層は、前記ゲート誘電体層と前記仕事関数材料層との間の界面から約５ｎｍで前記炭化水素含有ドーパントの最大濃度を有する請求項１１に記載の半導体装置。
  16. ダミーゲートスタックと、ダミーゲートスタックの側壁に沿ったゲートスペーサとを含むダミーゲート構造を半導体フィン上に形成する工程と、
    前記ダミーゲート構造を囲む層間誘電体（ＩＬＤ）層を形成する工程と、
    前記ダミーゲートスタックを除去することにより、前記半導体フィンのチャネル領域を露出させる開口部を提供する工程と、
    前記開口部の底部と側壁、及び前記ＩＬＤ層の上にゲート誘電体層を堆積する工程と、
    その場ドーピングプロセスを用いて、前記ゲート誘電体層上にドープされた仕事関数材料層を形成する工程と、
    前記ドープされた仕事関数材料層上にゲート電極層を堆積する工程と、
    を含む半導体装置の製造方法。
  17. 前記ドープされた仕事関数材料層を形成することは、１０％未満の不純物を有する前駆体ガス混合物を用いて前記ドープされた仕事関数金属層を形成することを含む請求項１６に記載の方法。
  18. 前記ゲート電極層を堆積することは、前記ゲート電極層に副生成物を形成することを含む請求項１６に記載の方法。
  19. 前記ゲート電極層に副生成物を形成することは、前記ゲート電極層にフッ素イオンを形成することを含む請求項１７に記載の方法。
  20. 前記ドープされた仕事関数材料層を形成することは、ＷＦ６及び水素ガスを含む前記前駆体ガス混合物を使用することを含む請求項１７に記載の方法。
JP2021110046A 2020-07-01 2021-07-01 交換用金属ゲートデバイスの構造及びその製造方法 Pending JP2022013908A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202010620909.2 2020-07-01
CN202010620909.2A CN113421926A (zh) 2020-07-01 2020-07-01 替换金属栅极器件结构及其制造方法

Publications (1)

Publication Number Publication Date
JP2022013908A true JP2022013908A (ja) 2022-01-18

Family

ID=76744681

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021110046A Pending JP2022013908A (ja) 2020-07-01 2021-07-01 交換用金属ゲートデバイスの構造及びその製造方法

Country Status (5)

Country Link
US (2) US11769669B2 (ja)
EP (1) EP3933933A1 (ja)
JP (1) JP2022013908A (ja)
CN (1) CN113421926A (ja)
TW (1) TWI790571B (ja)

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7425497B2 (en) * 2006-01-20 2008-09-16 International Business Machines Corporation Introduction of metal impurity to change workfunction of conductive electrodes
US7892911B2 (en) * 2008-01-10 2011-02-22 Applied Materials, Inc. Metal gate electrodes for replacement gate integration scheme
US8030718B2 (en) * 2008-09-12 2011-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Local charge and work function engineering on MOSFET
CN104810368B (zh) 2014-01-28 2017-12-29 中芯国际集成电路制造(上海)有限公司 Cmos晶体管及其形成方法
KR102217246B1 (ko) * 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102443695B1 (ko) * 2015-08-25 2022-09-15 삼성전자주식회사 반도체 소자의 제조 방법
US9698241B1 (en) * 2016-03-16 2017-07-04 GlobalFoundries, Inc. Integrated circuits with replacement metal gates and methods for fabricating the same
US9859157B1 (en) * 2016-07-14 2018-01-02 International Business Machines Corporation Method for forming improved liner layer and semiconductor device including the same
US9837507B1 (en) * 2016-09-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10607895B2 (en) * 2017-09-18 2020-03-31 Asm Ip Holdings B.V. Method for forming a semiconductor device structure comprising a gate fill metal
US10707318B2 (en) * 2017-11-15 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US11094827B2 (en) * 2019-06-06 2021-08-17 Globalfoundries U.S. Inc. Semiconductor devices with uniform gate height and method of forming same
KR20210011558A (ko) * 2019-07-22 2021-02-02 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
TW202203461A (zh) 2022-01-16
EP3933933A1 (en) 2022-01-05
CN113421926A (zh) 2021-09-21
US11769669B2 (en) 2023-09-26
US20220384195A1 (en) 2022-12-01
US20220005697A1 (en) 2022-01-06
TWI790571B (zh) 2023-01-21

Similar Documents

Publication Publication Date Title
TWI736884B (zh) 半導體裝置的形成方法
KR101800940B1 (ko) 확장된 재성장 영역을 갖는 반도체 구조체 및 그 제조 방법
US20220130730A1 (en) Semiconductor Device and Method
TWI679685B (zh) 半導體裝置及其製造方法
CN113113467A (zh) 半导体装置
US11462614B2 (en) Semiconductor devices and methods of manufacturing
TWI772935B (zh) 半導體裝置及其製造方法
US12125892B2 (en) Transistors with reduced defect and methods of forming same
TW202034378A (zh) 積體電路裝置及其形成方法
US20240047553A1 (en) Gate-all-around field-effect transistor device
CN112510090A (zh) 集成电路器件及其形成方法
KR102530213B1 (ko) 반도체 디바이스 및 방법
US20230369472A1 (en) Negative-capacitance and ferroelectric field-effect transistor (ncfet and fe-fet) devices
US20240222431A1 (en) Silicide layer of semiconductor device
US12087846B2 (en) Semiconductor device and manufacturing method thereof
US12087775B2 (en) Gate structures in transistor devices and methods of forming same
US11908893B2 (en) Semiconductor device and method of forming the same
KR102447138B1 (ko) 금속 게이트 변조기의 인시추 형성
US11769669B2 (en) Replacement metal gate device structure and method of manufacturing same
CN220510030U (zh) 半导体结构
KR102454025B1 (ko) 게이트 전극 퇴적 및 게이트 전극 퇴적에 의해 형성되는 구조체
US20240014279A1 (en) Semiconductor device and formation method thereof
US20240371977A1 (en) Semiconductor device and manufacturing method thereof
US20230163191A1 (en) Semiconductor Device and Method of Forming the Same
TW202312492A (zh) 半導體裝置、電晶體及形成半導體裝置的方法