WO2014082334A1 - 半导体器件的制造方法 - Google Patents

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徐秋霞
朱慧珑
许高博
周华杰
陈大鹏
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中国科学院微电子研究所
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    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Definitions

  • a method of fabricating a semiconductor device comprising: defining an active region on a semiconductor substrate; forming an interface oxide layer on a surface of the semiconductor substrate; forming a high K on the interface oxide layer a gate dielectric; forming a first metal gate layer on the high-k gate dielectric; forming a dummy gate layer on the first metal gate layer; patterning the dummy gate layer, the first metal gate layer, the high- ⁇ gate dielectric, and the interface oxide layer a gate stack; forming a gate spacer surrounding the gate stack; forming a source/drain region, removing the dummy gate layer to form a gate opening; implanting dopant ions in the first metal gate layer; and forming a first metal gate layer Forming a second metal gate layer thereon to fill the gate opening; and performing annealing to diffuse and accumulate dopant ions at an upper interface between the high- ⁇ gate dielectric and the first metal gate layer and a high-k gate dielectric and interface oxide
  • the semiconductor device includes an N-type MOSFET and a P-type MOSFET formed on a semiconductor substrate, and implants a doping for reducing an effective work function in a first metal gate layer of the N-type MOSFET.
  • the dopant is implanted in the first metal gate layer of the P-type MOSFET with a dopant that increases the effective work function.
  • the threshold voltages of the two types of MOSFETs can be separately adjusted by simply changing the dopants, without the need to use different combinations of metal gate and gate dielectric, respectively. Therefore, the method can omit the corresponding deposition step and mask and etching steps, thereby achieving a simplified process and being easy to mass-produce.
  • semiconductor structure refers to a semiconductor substrate formed after undergoing various steps of fabricating a semiconductor device and all layers or regions that have been formed on the semiconductor substrate.
  • source/drain region refers to both the source and drain regions of a MOSFET and is labeled with the same reference numeral.
  • N-type dopant refers to a dopant for an N-type MOSFET that can reduce the effective work function.
  • P-type dopant refers to a dopant for a P-type MOSFET that can increase the effective work function.

Abstract

一种半导体器件的制造方法，包括：在半导体衬底（101）上限定有源区；在半导体衬底（101）的表面上形成界面氧化物层（103）；在界面氧化物层（103）上形成高K栅介质（104）；在高K栅介质（104）上形成第一金属栅层（105）；在第一金属栅层（105）上形成假栅层（107）；将假栅层（107）、第一金属栅层（105）、高K栅介质层（104）和界面氧化物层（103）图案化为栅叠层；形成围绕栅叠层的栅极侧墙（108a，108b）；形成/源漏区（109a，109b），去除假栅层（107）以形成栅极开口；在第一金属栅层（105）中注入掺杂离子；在第一金属栅层（105）上形成第二金属栅层（112a，112b）以填充栅极开口；以及进行退火以使掺杂离子扩散并聚积在高K栅介质（104）与第一金属栅层（105）之间的上界面和高K栅介质（104）与界面氧化物（103）之间的下界面处，并且在高K栅介质（104）与界面氧化物（103）之间的下界面处通过界面反应产生电偶极子。

Description

半导体器件的制造方法 本申请要求了 2012年 11月 30 日提交的、 申请号为 201210505744. X、 发明名 称为"半导体器件的制造方法"的中国专利申请的优先权， 其全部内容通过引用结合 在本申请中。 技术领域
本发明涉及半导体技术领域， 具体地涉及包括金属栅和高 K栅介质的半导体器 件的制造方法。 背景技术
随着半导体技术的发展， 金属氧化物半导体场效应晶体管 （M0SFET ) 的特征尺 寸不断减小。 M0SFET的尺寸缩小导致栅电流泄漏的严重问题。 高 K栅介质的使用使 得可以在保持等效氧化物厚度（EOT)不变的情形下增加栅介质的物理厚度， 因而可 以降低栅隧穿漏电流。 然而， 传统的多晶硅栅与高 K栅介质不兼容。 金属栅与高 K 栅介质一起使用不仅可以避免多晶硅栅的耗尽效应， 减小栅电阻， 还可以避免硼穿 透， 提高器件的可靠性。 因此， 金属栅和高 K栅介质的组合在 M0SFET中得到了广泛 的应用。 金属栅和高 K栅介质的集成仍然面临许多挑战， 如热稳定性问题、 界面态 问题。特别是由于费米钉扎效应， 采用金属栅和高 K栅介质的 M0SFET难以获得适当 低的阈值电压。
在集成 N型和 P型 M0SFET的 CMOS应用中，为了获得合适的阈值电压， N型 M0SFET 的有效功函数应当在 Si的导带底附近 （4. leV左右）， P型 M0SFET的有效功函数应 当在 Si的价带顶附近 （5. 2eV左右）。 可以针对 N型 M0SFET和 P型 M0SFET分别选 择不同的金属栅和高 K栅介质的组合以实现所需的阈值电压。 结果， 需要在一个芯 片上形成双金属栅和双高 K栅介质。 在半导体器件的制造期间， 分别针对 N型和 P 型 M0SFET的金属栅和高 K栅介质执行各自的光刻和蚀刻步骤。 因此， 用于制造包括 双金属栅和双栅介质的半导体器件的方法工艺复杂， 不适合批量生产， 这进一步导 致成本高昂。 发明内容 本发明的目的是提供一种改进的制造半导体器件的方法， 其中可以在制造过程 调节半导体器件的有效功函数。
根据本发明， 提供一种半导体器件的制造方法， 所述方法包括： 在半导体衬底 上限定有源区； 在半导体衬底的表面上形成界面氧化物层； 在界面氧化物层上形成 高 K栅介质； 在高 K栅介质上形成第一金属栅层； 在第一金属栅层上形成假栅层； 将假栅层、 第一金属栅层、 高 κ栅介质和界面氧化物层图案化为栅叠层； 形成围绕 栅叠层的栅极侧墙； 形成源 /漏区， 去除假栅层以形成栅极开口； 在第一金属栅层中 注入掺杂离子； 在第一金属栅层上形成第二金属栅层以填充栅极开口； 以及进行退 火以使掺杂离子扩散并聚积在高 κ栅介质与第一金属栅层之间的上界面和高 K栅介 质与界面氧化物之间的下界面处， 并且在高 κ栅介质与界面氧化物之间的下界面处 通过界面反应产生电偶极子。 在优选的实施例中， 所述半导体器件包括在一个半导 体衬底上形成的 N型 MOSFET和 P型 M0SFET, 并且在 N型 MOSFET的第一金属栅层注 入用于减小有效功函数的掺杂剂，在 P型 MOSFET的第一金属栅层中注入于增加有效 功函数的掺杂剂。
在该方法中， 一方面， 在高 K栅介质与第一金属栅层之间的上界面处聚积的掺 杂离子改变了金属栅的性质， 从而可以有利地调节相应的 MOSFET的有效功函数。 另 一方面， 在高 K栅介质的与界面氧化物之间的下界面处聚积的掺杂离子通过界面反 应还形成合适极性的电偶极子，从而可以进一步有利地调节相应的 MOSFET的有效功 函数。 该方法获得的半导体器件的性能表现出良好的稳定性和显著的调节金属栅的 有效功函数的作用。针对两种类型的 MOSFET选择不同的掺杂剂， 可以减小或增加有 效功函数。在 CMOS器件中，仅仅通过改变掺杂剂，就可以分别调节两种类型的 MOSFET 的阈值电压， 而不需要分别使用金属栅和栅介质的不同组合。 因此， 该方法可以省 去相应的沉积步骤和掩模及刻蚀步骤， 从而实现了简化工艺且易于大量生产。 附图说明
为了更好的理解本发明， 将根据以下附图对本发明进行详细描述：
图 1至 11示意性地示出根据本发明的方法的一个实施例在制造半导体器件的各 个阶段的半导体结构的截面图。 具体实施方式 以下将参照附图更详细地描述本发明。 在下文的描述中， 无论是否显示在不同 实施例中， 类似的部件采用相同或类似的附图标记表示。 在各个附图中， 为了清楚 起见， 附图中的各个部分没有按比例绘制。
在下文中描述了本发明的许多特定的细节， 例如器件的结构、 材料、 尺寸、 处 理工艺和技术， 以便更清楚地理解本发明。 但正如本领域的技术人员能够理解的那 样， 可以不按照这些特定的细节来实现本发明。 除非在下文中特别指出， 半导体器 件中的各个部分可以由本领域的技术人员公知的材料构成， 或者可以采用将来开发 的具有类似功能的材料。
在本申请中， 术语 "半导体结构"指在经历制造半导体器件的各个步骤后形成 的半导体衬底和在半导体衬底上已经形成的所有层或区域。 术语 "源 /漏区"指一个 M0SFET的源区和漏区二者， 并且采用相同的一个附图标记标示。 术语" N型掺杂剂" 是指用于 N型 M0SFET的可以减小有效功函数的掺杂剂。 术语 "P型掺杂剂"是指用 于 P型 M0SFET的可以增加有效功函数的掺杂剂。
根据本发明的一个实施例， 参照图 1至 11说明制造半导体器件的方法。 该半 导体器件是包括在一个半导体衬底上形成的 NM0SFET和 PM0SFET的 CMOS器件。
在图 1中所示的半导体结构已经完成了一部分 CMOS工艺。在半导体衬底 101(例 如，硅衬底）上包括由浅沟槽隔离 102分隔开的分别用于 N型 M0SFET和 P型 M0SFET 的有源区。
通过化学氧化或附加的热氧化， 在半导体衬底 101 的暴露表面上形成界面氧化 物层 103(例如，氧化硅）。在一个实例中，通过在约 600-900°C的温度下进行 20— 120s 的快速热氧化形成界面氧化物层 103。 在另一个实例中， 通过含臭氧（03 ) 的水溶液 中进行化学氧化形成界面氧化物层 103。
优选地， 在形成界面氧化物层 103之前， 对半导体衬底 101的表面进行清洗。 该清洗包括首先进行常规的清洗， 然后浸入包括氢氟酸、异丙醇和水的混合溶液中， 然后采用去离子水冲洗， 最后甩干。 在一个实例中， 该混合溶液的成分为氢氟酸： 异丙醇： 水的体积比约为 0. 2-1. 5%: 0. 01-0. 10%： 1， 并且浸入时间约为 1-10分钟。 该清洗可以获得半导体衬底 101 的洁净的表面， 抑制硅表面自然氧化物的生成和颗 粒污染， 从而有利于形成高质量的界面氧化物层 103。
然后，通过已知的沉积工艺，如 ALD (原子层沉积）、 CVD (化学气相沉积）、 M0CVD (金属有机化学气相沉积）、 PVD (物理气相沉积）、 溅射等， 在半导体结构的表面上 依次形成高 K栅介质 104、 第一金属栅层 105、 阻挡层 106和假栅层 107， 如图 2所 示。
高 Κ栅介质 104由介电常数大于 Si02的合适材料构成， 例如可以是选自 Zr02、 ZrON、 ZrSiON、 HfZrO、 HfZrON、 HfON、 Hf02、 HfA10、 HfA10N、 HfSiO、 HfSiON、 HfLaO HfLaON及其任意组合的一种。 第一金属栅层 105由可以用于形成金属栅的合适材料 构成， 例如可以是选自 TiN、 TaN、 MoN、 WN、 TaC和 TaCN的一种。 阻挡层 106由可 以阻挡假栅层 107和第一金属栅层 105之间的反应和互扩散的材料组成， 例如可以 是选自 TaN、 A1N和 TiN的一种。 假栅层 107可以由多晶硅层或非晶硅层 （ a -Si ) 组成。 应当注意， 阻挡层 106是可选的， 如果不会发生假栅层 107和第一金属栅层 105之间的反应和互扩散， 则不需要包括该层。 在一个实例中， 高 K栅介质 104例 如是厚度约 1. 5-5nm的 Hf02层， 第一金属栅层 105例如是厚度约 2_30nm的 TiN层， 阻挡层 106例如是厚度约为 3-8nm的 TaN层， 假栅层 107例如是厚度约为 30-120nm 的多晶硅层。
优选地， 在形成高 K栅介质 104和形成第一金属栅层 105之间还可以包括高 K 栅介质沉积后退火 （post deposition annealing), 以改善高 K栅介质的质量， 这 有利于随后形成的第一金属栅层 105 获得均匀的厚度。 在一个实例中， 通过在 500-1000°C的温度进行 5-lOOs的快速热退火作为沉积后退火。
然后， 采用光致抗蚀剂掩模 （未示出） 或硬掩模 （未示出） 进行图案化以形成 栅叠层。 在图案化中， 通过干法蚀刻， 如离子铣蚀刻、 等离子蚀刻、 反应离子蚀刻、 激光烧蚀， 或者通过其中使用蚀刻剂溶液的湿法蚀刻， 选择性地去除假栅层 107、 阻挡层 106、 第一金属栅层 105、 高 K栅介质 104和界面氧化物层 103的暴露部分， 分别形成 N型 MOSFET和 P型 MOSFET的栅叠层，如图 3所示。在图中示出 N型 MOSFET 的栅叠层包括假栅层 107a、 阻挡层 106a、 第一金属栅层 105a、 高 K栅介质 104a和 界面氧化物层 103a， P型 MOSFET的栅叠层包括假栅层 107b、 阻挡层 106b、 第一金 属栅层 105b、 高 K栅介质 104b和界面氧化物层 103b。
在用于形成栅叠层的图案化步骤中， 可以针对不同的层采用不同的蚀刻剂。 在 一个实例中， 在干法蚀刻假栅层 107时采用基于 F的蚀刻气体、基于 C1的蚀刻气体 或者基于 HBr/Cl2的蚀刻气体， 在干法蚀刻第一金属栅层 105/高 K栅介质 104时采 用基于 BCL3/C12的蚀刻气体。 优选地， 在前述蚀刻气体中还可以添加 Ar和 /或 02以 改善蚀刻效果。 要求栅叠层的刻蚀具有陡直和连续的剖面， 高的各向异性， 对硅衬 底有高的刻蚀选择比， 不损伤硅衬底。
然后， 通过上述已知的沉积工艺， 在半导体结构的表面上形成例如 10-50nm的 氮化硅层， 然后对氮化硅层进行各向异性蚀刻， 从而在 N型 MOSFET的有源区中形成 围绕栅叠层的侧墙 108a， 在 P型 MOSFET的有源区中形成围绕栅叠层的侧墙 108b， 如图 4所示。
然后， 采用栅叠层及其侧墙作为硬掩模进行源 /漏离子注入， 并进行激活退火， 从而在半导体衬底 101中形成 N型 MOSFET的源 /漏区 109a以及 P型 MOSFET的源 / 漏区 109b， 如图 5所示。 N型 MOSFET的源 /漏区 109a位于栅叠层的两侧， 并且可以 包括至少部分地延伸至高 K栅介质 104a下方的延伸区。 P型 MOSFET的源 /漏区 109b 位于栅叠层的两侧，并且可以包括至少部分地延伸至高 K栅介质 104b下方的延伸区。 由于假栅层 107a和 107b 的保护， 源 /漏离子注入的掺杂剂没有进入第一金属栅层 105a和 105b中， 这有利于在随后的金属栅注入中调节有效功函数。
可以采用快速热退火 （RTA )、 瞬态退火 （spike anneal ) , 激光退火（laser anneal )、 微波退火 （microwave anneal ) 进行源 /漏激活退火。 退火的温度约为 950-1100°C , 时间约为 2ms-30s。
然后， 在源 /漏区 109a的表面形成硅化区 110a (例如， 硅化镍， 硅化镍铂）， 在源 /漏区 109b的表面形成硅化区 110b (例如， 硅化镍， 硅化镍铂）， 如图 6所示。 硅化区可以减小源 /漏区的串联电阻和接触电阻。
然后， 通过上述已知的沉积工艺， 在半导体结构的表面上形成覆盖有源区的层 间介质层 111 (例如， 氮化硅、 氧化硅）。 通过化学机械抛光 （CMP)， 平整层间介质 层 111的表面并暴露假栅层 107a和 107b的顶部， 如图 7所示。
然后， 通过干法蚀刻， 如离子铣蚀刻、 等离子蚀刻、 反应离子蚀刻、 激光烧蚀， 或者通过其中使用蚀刻剂溶液的湿法蚀刻， 相对于层间介质层 111选择性地去除假 栅层 107a和 107b， 以形成栅极开口， 如图 8所示。
然后， 通过包含曝光和显影的光刻工艺， 形成含有图案的光致抗蚀剂掩模 PR1， 以遮挡 P型 MOSFET的有源区并暴露 N型 MOSFET的有源区。 采用该光致抗蚀剂掩模 PR1穿过栅极开口进行离子注入， 在 N型 MOSFET的有源区的第一金属栅层 105a中 注入 N型掺杂剂， 如图 8所示。 用于金属栅的 N型掺杂剂可以是选自 P、 As、 Sb、 La、 Er、 Dy、 Gd、 Sc、 Yb、 Er和 Tb 的一种。 控制离子注入的能量和剂量， 使得注 入的掺杂离子仅仅分布在第一金属栅层 105a中， 而没有进入高 K栅介质 104a， 并 且控制离子注入的能量和剂量，使得第一金属栅层 105a具有合适的掺杂深度和浓度 以获得期望的阈值电压。 在一个实施例中， 离子注入的能量约为 0. 2KeV-30KeV， 剂 量约为 lE13-lE15cm— 2。 在该注入之后， 通过灰化或溶解去除光抗蚀剂掩模 PR1。
然后， 通过包含曝光和显影的光刻工艺， 形成含有图案的光致抗蚀剂掩模 PR2， 以遮挡 N型 MOSFET的有源区并暴露 P型 MOSFET的有源区。 采用该光致抗蚀剂掩模 PR2穿过栅极开口进行离子注入， 在 P型 MOSFET的有源区的第一金属栅层 105b中 注入 P型掺杂剂， 如图 10所示。 用于金属栅的 P型掺杂剂可以是选自 In、 B、 BF2、 Ru、 W、 Mo、 Al、 Ga、 Pt 的一种。 控制离子注入的能量和剂量， 使得注入的掺杂离 子仅仅分布在第一金属栅层 105b中， 而没有进入高 K栅介质 104b。 并且使得第一 金属栅层 105b具有合适的掺杂深度和浓度， 以获得期望的阈值电压。在一个实施例 中， 离子注入的能量约为 0. 2KeV-30KeV， 剂量约为 lE13_lE15cm— 2。 在该注入之后， 通过灰化或溶解去除光抗蚀剂掩模 PR2。
然后通过上述已知的沉积工艺， 在半导体结构的表面上形成第二金属栅层。 以 层间介质层 111作为停止层进行化学机械抛光 （CMP)， 以去除第二金属栅层位于栅 极开口外的部分， 而仅仅保留位于栅极开口内的部分， 如图 11所示。 第二金属栅层 可以由与第一金属栅层相同或不同的材料组成， 例如可以是选自^ Ti、 TiAl、 Al、 Mo、 Ta、 TiN、 TaN、 WN及其任意组合的一种构成。 在一个实例中， 第二金属栅层例 如是厚度约 30-80nm的 W层。 在图中示出 N型 MOSFET的栅叠层包括第二金属栅层 112a, 阻挡层 106a、 第一金属栅层 105a、 高 K栅介质 104a和界面氧化物层 103a， P型 MOSFET的栅叠层包括第二金属栅层 112b、 阻挡层 106b、 第一金属栅层 105b、 高 K栅介质 104b和界面氧化物层 103b。 尽管 N型 MOSFET和 P型 MOSFET的栅叠层 由相同的层形成， 但两者的金属栅中包含相反类型的掺杂离子对有效功函数起到相 反的调节作用。
在完成公知的接触和互联后， 上述半导体结构在惰性气氛 （例如 N2 ) 或弱还原 性气氛 （例如 和 的混合气氛） 中进行退火。 在一个实例中， 在炉中进行退火， 退火温度约为 350°C-450°C， 退火时间约为 20-90分钟。 退火驱使注入的掺杂离子 扩散并聚积在高 K栅介质 104a和 104b的上界面和下界面处， 并且进一步在高 K栅 介质 104a和 104b的下界面处通过界面反应形成电偶极子。 这里， 高 K栅介质 104a 和 104b的上界面是指其与上方的第一金属栅层 105a和 105b之间的界面，高 K栅介 质 104a和 104b的下界面是指其与下方的界面氧化物层 103a和 103b之间的界面。 该退火改变了掺杂离子的分布。 一方面， 在高 K栅介质 104a和 104b的上界面 处聚积的掺杂离子改变了金属栅的性质，从而可以有利地调节相应的 M0SFET的有效 功函数。 另一方面， 在高 K栅介质 104a和 104b的下界面处聚积的掺杂离子通过界 面反应还形成合适极性的电偶极子，从而可以进一步有利地调节相应的 M0SFET的有 效功函数。
在上文中并未描述 M0SFET的所有细节， 例如源 /漏接触、 附加的层间电介质层 和导电通道的形成。本领域的技术人员熟知形成上述部分的标准 CMOS工艺以及如何 应用于上述实施例的 M0SFET中， 因此对此不再详述。
以上描述只是为了示例说明和描述本发明， 而非意图穷举和限制本发明。 因此， 本发明不局限于所描述的实施例。 对于本领域的技术人员明显可知的变型或更改， 均在本发明的保护范围之内。

Claims

权 利 要 求
1、 一种半导体器件的制造方法， 所述方法包括：
在半导体衬底上限定有源区；
在半导体衬底的表面上形成界面氧化物层；
在界面氧化物层上形成高 κ栅介质；
在高 κ栅介质上形成第一金属栅层；
在第一金属栅层上形成假栅层；
将假栅层、 第一金属栅层、 高 κ栅介质和界面氧化物层图案化为栅叠层； 形成围绕栅叠层的栅极侧墙；
形成源 /漏区，
去除假栅层以形成栅极开口；
在第一金属栅层中注入掺杂离子；
在第一金属栅层上形成第二金属栅层以填充栅极开口； 以及
进行退火以使掺杂离子扩散并聚积在高 κ栅介质与第一金属栅层之间的上界面 和高 κ栅介质与界面氧化物之间的下界面处， 并且在高 κ栅介质与界面氧化物之间 的下界面处通过界面反应产生电偶极子。
2、 根据权利要求 1所述的方法， 其中高 K栅介质由选自 Zr02、 ZrON、 ZrSiON、 HfZrO、 HfZrON、 HfON、 職、 HfA10、 HfA10N、 HfSiO、 HfSiON、 HfLaO HfLaON及 其任意组合的一种构成。
3、 根据权利要求 1所述的方法， 其中高 K栅介质的厚度约为 1. 5-5 nm。
4、 根据权利要求 1所述的方法， 其中采用原子层沉积、 物理汽相沉积或金属有 机化学汽相沉积形成高 K栅介质。
5、 根据权利要求 4所述的方法， 其中在形成高 K栅介质之后， 还包括附加的退 火以改善高 K栅介质的质量。
6、 根据权利要求 1所述的方法， 其中第一金属栅层由选自 TiN、 TaN、 MoN、 WN、 TaC、 TaCN及其任意组合的一种构成。
7、 根据权利要求 1所述的方法， 其中第一金属栅层的厚度约为 2-30nm。
8、 根据权利要求 1所述的方法， 其中第二金属栅层由选自 W、 Ti、 TiAl、 Al、 Mo、 Ta、 TiN、 TaN、 WN及其任意组合的一种构成。
9、根据权利要求 1所述的方法，其中在第一金属栅层中注入掺杂离子的步骤中， 根据期望的阈值电压控制离子注入的能量和剂量， 并且使得掺杂离子仅仅分布在第 一金属栅层中。
10、 根据权利要求 9所述的方法， 其中离子注入的能量约为 0. 2KeV-30KeV。
11、 根据权利要求 9所述的方法， 其中离子注入的剂量约为 lE13-lE15cm— 2。
12、 根据权利要求 1所述的方法， 其中所述半导体器件包括在一个半导体衬底 上形成的 N型 M0SFET和 P型 M0SFET, 并且在第一金属栅层中注入掺杂离子的步骤 包括：
在遮挡 P型 M0SFET的情形下， 采用第一掺杂剂注入对 N型 M0SFET的第一金属 栅层进行离子注入； 以及
在遮挡 N型 M0SFET的情形下， 采用第二掺杂剂注入对 P型 M0SFET的第一金属 栅层进行离子注入。
13、根据权利要求 12所述的方法， 其中第一掺杂剂是可以减小有效功函数的掺 杂剂。
14、 根据权利要求 13所述的方法， 其中第一掺杂剂是选 P、 As、 Sb、 La、 Er、 Dy、 Gd、 Sc、 Yb、 Er和 Tb的一种。
15、根据权利要求 12所述的方法， 其中第二掺杂剂是可以增加有效功函数的掺 杂剂。
16、 根据权利要求 15所述的方法， 其中第二掺杂剂是选自 In、 B、 BF2、 Ru、 W、 Mo、 Al、 Ga、 Pt的一种。
17、根据权利要求 1所述的方法， 其中在惰性气氛或弱还原性气氛中执行退火， 退火温度约为 350°C-450°C， 退火时间约为 20-90分钟。
18、 根据权利要求 1所述的方法， 其中假栅层由多晶硅或非晶硅组成。
19、 根据权利要求 1所述的方法， 其中在第一金属栅层注入掺杂剂的步骤和形 成假栅层的步骤之间还包括形成阻挡层， 使得栅叠层还包括该阻挡层。
20、 根据权利要求 19所述的方法， 其中阻挡层由选自 TaN、 A1N、 TiN及其任意 组合的一种构成。
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