TW201034127A - A method of fabricating a fin field effect transistor (FINFET) device - Google Patents

A method of fabricating a fin field effect transistor (FINFET) device Download PDF

Info

Publication number
TW201034127A
TW201034127A TW098137814A TW98137814A TW201034127A TW 201034127 A TW201034127 A TW 201034127A TW 098137814 A TW098137814 A TW 098137814A TW 98137814 A TW98137814 A TW 98137814A TW 201034127 A TW201034127 A TW 201034127A
Authority
TW
Taiwan
Prior art keywords
insulating spacer
width
fin
dummy structure
fins
Prior art date
Application number
TW098137814A
Other languages
English (en)
Inventor
Seung-Chul Song
Mohamed Hassan Abu-Rahma
Beom-Mo Han
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of TW201034127A publication Critical patent/TW201034127A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

201034127 六、發明說明： 【發明所屬之技術領域】 本發明大體而言係關於一種製造鰭式場效電晶體 (FinFET)裝置之方法。 【先前技術】 靜態隨機存取記憶體（SRAM)位元格可使用垂直型雙閘 極或三閘極鰭式場效電晶體（FinFET)來實施。使用FinFET 使SRAM位元格能夠具有優於習知平面型互補金氧半導體 # (CMOS)技術之一或多個益處，諸如較小之位元格尺寸、 較大之電池電流、較低之電池漏電流或較高之靜電雜訊範 圍。FinFET可使用得到偶數個鰭之側壁轉移方法（sidewall transfer method)來形成。當使用側壁轉移方法製造具有奇 數個鰭之FinFET裝置時，形成偶數個鰭且接著移除一鰭。 然而，移除一個鰭以得到奇數個鰭為困難的製程且需要高 精確度。 【發明内容】 在一特定實施例中，一種方法包括在一矽基板上沈積一 第一虛設結構，該第一虚設結構具有隔開一第一寬度之一 第一側壁及一第二側壁。該方法亦包括與沈積該第一虛設 結構同時地在該矽基板上沈積一第二虛設結構。該第二虛 設結構具有隔開一第二寬度之一第三側壁及一第四側壁。 該第二寬度大體上大於該第一寬度。使用該第一虛設結構 形成大致隔開該第一寬度之一第一對鰭。使用該第二虛設 結構形成大致隔開該第二寬度之一第二對鰭。 144512.doc 201034127 在另-特定實施例中，揭示一種電子裝置。該電子裝置 包括-第-對縛’該第-對鰭為'經姓刻之碎基板上的第 -及第二突起部。該第一突起部大體上平行於該第二突起 部。該第-突起部與該第二突起部隔開一第一寬度。該電 子裝置亦包括-第二對鰭，該第二對鰭為該經蝕刻之矽基 板上的隔開一第二寬度之第三及第四突起部。該第二寬度 不同於該第-寬度。該電子裝置亦包括一第三對鰭，該； 二對錄為該經餘刻之矽基板上的隔開一第三寬度之第五及 第六突起部。該第二對鰭位於該第—對鰭與該第三對鰭之 間。該第一對鰭及該第二對鰭係藉由應用—微影遮罩與具 有不同尺寸之虛設結構而形成。 在另一特定實施例中，揭示一種製造一靜態隨機存取記 憶體（SRAM)之方法。該方法包括使用一微影遮罩形成一 第一虛設結構。該第一虛設機構具有一第—寬度及第一橫 向相對側壁。該方法進一步包括與形成該第一虛設結構同 時地形成一第二虛設結構。該第二虛設結構具有一大體上 大於該第一寬度之第二寬度。該第二虛設機構具有第二橫 向相對側壁。該方法進一步包括與該第一虛設結構同時地 形成一第二虛設結構。該第二虛設機構具有該第一寬度且 具有第三橫向相對側壁。s亥方法進一步包括在該等第一橫 向相對側壁上沈積一第一絕緣材料以形成—第一絕緣隔片 及一第二絕緣隔片。該方法進一步包括在該等第二橫向相 對侧壁上沈積一第二絕緣材料以形成一第三絕緣隔片及一 第四絕緣隔片。該方法進一步包括在該等第三橫向相對側 144512.doc -6- 201034127 壁上沈積-第三絕緣材料以形成一第四絕緣隔片及一第五 絕緣隔片。該方法進-步包括移除該第—虛設結構，移除 該第二虛設結構，及移除該第三虛設機構。 在另-特定實施例中’ 一種方法包括在一石夕基板上沈積 一第一虛設結構，該第一虛設結構具有隔開一第一寬度之 -第-侧壁及-第二侧壁。該方法亦包括與沈積該第一虛 設結構同時地在該石夕基板上沈積一第二虛設結構。該第二 虛設結構具有隔開一第二寬度之一第三側壁及一第四側 壁。該第二寬度大體上大於該第一寬度。該方法亦包括沈 積一第一絕緣材料以形成一鄰近於該第一側壁之第一絕緣 隔片且形成-鄰近於該第二側壁之第二絕緣隔片。該方法 亦包括沈積一第二絕緣材料以形成一鄰近於該第三側壁之 第三絕緣隔片及一鄰近於該第四侧壁之第四絕緣隔片。該 方法亦包括將該第一虛設結構自該矽基板移除。該方法亦 包括將該第二虛設結構自該石夕基板移除。 ❹ 藉由該等所揭示之實施例t之至少-者提供的—特定優 點為，歸因於位元格之特定場效電晶體（FET)之較大特徵 尺寸所致的簡化虛設結構圖案化製程。藉由該等所揭示之 實施例中之至少一者提供的另一特定優點在於不必移除一 個錄以形成-上拉FET，因為每一上拉裝置使用兩個趙。
在審閱整個申請案之後，本發明之其他態樣、優點及特 徵將變得顯而易見，整個申請案包括以下部分：[圖式簡 單說明]、[實施方式]及[申請專利範圍]。 S 【實施方式】 144512.doc 201034127 參看圖l ’揭示一用於製造鰭式場效電晶體（FinFET)裝 置之製程之一部分的第一說明性實施例且大體上將其指定 為100。圖1說明一包括第一窗口 106、第二窗口 108及第三 窗口 110之微影遮罩102。微影遮罩102可用於經由一微影 製程將第一虛設結構112、第二虛設結構114及第三虛設結 構116同時沈積於石夕基板1〇4上。 第一虛設結構112具有第一寬度118、第一側壁12〇及第 二側壁122。在一說明性實施例中，第一側壁j 2〇與第二側 壁122為第一橫向相對侧壁。第二虛設結構114具有第二寬 度124。在一說明性實施例中，第二寬度124可不同於第一 寬度118。舉例而言，第二寬度124可大體上大於第一寬度 118。 第一虛设結構114具有第三側壁12 6及第四側壁12 8。在 一說明性實施例中’將第三側壁126與第四侧壁128稱作第 二橫向相對側壁。第三虛設結構116具有第三寬度13〇。在 一說明性實施例中，第三寬度13〇可大致與第一寬度118相 同。第三虛設結構116具有第五側壁132及第六側壁134。 在一說明性實施例中，將第五側壁132與第六側壁n4稱作 第三橫向相對側壁。在圖9中說明製造鰭式場效電晶體 (FinFET)裝置之側視圖的一實例。 在一特定說明性非限制實施例中，第二寬度丨24大於第 一寬度118且第二寬度124大於第三寬度130。在一說明性 非限制實施例中，第一寬度118及第三寬度124在1〇奈米 (nm)與30奈米（nm)之間寬且第二寬度13〇為4〇 11111與7〇 nm 144512.doc 201034127 之間寬。 〜 第—側壁12〇及第二侧壁122用以形成雙鰭式電晶體。類 似地’第五側壁132及第六側壁Π4用以形成雙鰭式電晶 體。使第二寬度124大體上大於第一寬度118及第三寬度 13〇使得第三側壁126及第四侧壁128能夠用於單獨的單鰭 式裝置中。當第二寬度124在尺寸上大體上等於第一寬度 118且等於第三寬度13〇時，移除第三側壁126或第四側壁 ❹ 128以便形成單獨的單鰭式裝置。 因此，形成具有大於第一虛設結構之寬度且大於第三虛 設結構之寬度之寬度的第二虛設結構致能一簡化的虛設結 構圖案化製程。如將在圖4中更詳細論述，第二虛設結構 之較大寬度使得能夠容易地移除沈積於該虛設結構之任一 側上的材料之部分，使得第二虛設結構能夠用以形成單獨 的早鰭式裝置。另外，此方法不需要移除一個縛，因為每 -鰭係用於―諸如上拉FET之酿。所描述之方法可適用 參於製造具有類似布局（亦即，雙鰭式布局及單一鰭布局）之 任何FinFET。舉例而古，斛y .+. > 士 α J °所描述之方法可適用於製造具有 多個雙鰭式布局及單-鰭布局的任何FinFET。 看圖揭*用於製造_式場效電晶體（恤即丁)裝 置之製程之-部分的第二說明性實施例且大體上將其指定 為2〇0。矽基板1〇4包括具有第-橫向相對側壁120與122之 第一虛设結構112、且右楚-社jL·^ i ，、有第一橫向相對側壁126與128之第
—虛設結構114，及具右笛-丄A 、有第二橫向相對側壁132與134之第 二虛設結構116。 H4512.doc 201034127 可將第一絕緣材料202沈積於第一橫向相對側壁120與 122上以形成第一絕緣隔片204及第二絕緣隔片206。可將 第二絕緣材料208沈積於第二橫向相對側壁126與128上以 形成第三絕緣隔片210及第四絕緣隔片212。可將第三絕緣 材料214沈積於第三橫向相對側壁132與134上以形成第五 絕緣隔片216及第六絕緣隔片218。 最初，將第一絕緣隔片204與第二絕緣隔片206接合。然 而’在後續步驟中，移除接合第一絕緣隔片204與第二絕 緣隔片206之絕緣材料之部分，從而使得能夠使用第一絕 緣隔片作為一蝕刻遮罩形成第一鰭且能夠使用第二絕緣隔 片作為一蚀刻遮罩形成第二鰭。另外，在後續步驟中，移 除接合第三絕緣隔片210與第四絕緣隔片212之絕緣材料之 部分’從而使得能夠形成第三鰭及第四鰭。另外，移除接 合第五絕緣隔片21 6與第六絕緣隔片2 1 8之絕緣材料之部 分，從而使得能夠形成第五鰭及第六鰭。 參看圖3，揭示一用於製造鰭式場效電晶體（FinFET)裝 置之製程之一部分的第三說明性實施例且大體上將其指定 為300。在圖3中，將第一虛設結構112、第二虛設結構 及第三虛設結構Π6自矽基板1〇4移除。雖然圖3說明虛設 結構112、114及116作為整體結構被移除，但虛設結構 112、m及116可經由蝕刻而移除或以其他方式解除。 參看圖4’揭示—用於製造鰭式場效電晶體（FinFET)裝 置之裝程之-部分的第四說明性實施例且大體上將其指定 為400。在圖4中，蔣茁_ ___ 144512.doc 201034127 206、第三絕緣隔片210、第四絕緣隔片212、第五絕緣隔 片216及第六絕緣隔片218描繪為在矽基板104上。在第三 絕緣隔片210上執行第一負型光阻402且在第四絕緣隔片 212上執行第二負型光阻404。
在絕緣隔片210及212上執行光阻402及404使得能夠容易 地形成兩個單一鰭式裝置，因為絕緣隔片21〇與212隔開一 大體上大於絕緣隔片204及206之寬度之寬度。與此對比， 當絕緣隔片210與212隔開一大體上等於絕緣隔片2〇4及2〇6 之寬度之寬度時，則形成一個單鰭式裝置涉及試圖移除絕 緣隔片210及212中之一者。當絕緣隔片21〇與212隔開一大 體上等於絕緣隔片204及206之寬度之寬度時，由於絕緣隔 片210與212之間的極小寬度，故移除絕緣隔片21〇及中 之一者通常係困難的。 揭不一用於製造鰭式場效電晶體（FinFET)裝 部分的第五說明性實施例且大體上將其指定 參看圖5， 置之製程之一 為500。圖5說明在執行第一負型光阻4〇2之 _ 負型光阻-之後的围4中之祕τ裝置。圏二; 型光阻402已移除第三絕緣隔片21G之—部分且第二光四 楊已移除第四絕緣隔片212之一部分。移除第三絕緣隔少 210之-部分使得第三絕緣隔片2職夠用於-單—縛式弟 置。另外’移除第四絕緣^ … 騎"212之—部分使得第四絕續 片212能夠用於—單一鰭式裝置。 參看圖6， 置之製程之一 揭示一用於製造鰭式場效電 部分的第六說明性實施例且 晶體（FinFET)裝 大體上將其指定 144512.doc 201034127 為600。在圖6中，接觸焊墊結構602、接觸焊墊結構604及 接觸焊墊結構606沈積於第一絕緣隔片204之各別部分上。 接觸焊墊結構602、接觸焊墊結構604及接觸焊墊結構606 沈積於第二絕緣隔片206之各別部分上。 接觸焊墊結構608及接觸焊墊結構61 〇可沈積於第三絕緣 隔片210上。接觸焊墊結構612及接觸焊墊結構614可沈積 於第四絕緣隔片212上。接觸焊墊結構616、接觸焊墊結構 618及接觸焊墊結構620可沈積於第五絕緣隔片216上且可 沈積於第六絕緣隔片218上。 參看圖7’揭示一用於製造鰭式場效電晶體（FinFET)裝 置之製程之一部分的第七說明性實施例且大體上將其指定 為700。對圖6中之矽基板1〇4應用蝕刻702以形成經蝕刻之 矽基板704。在一說明性實施例中，蝕刻7〇2可為矽蝕刻。 圖6中之絕緣隔片204、206、210、212 ' 216及218充當 蝕刻遮罩以使得蝕刻702形成複數個鰭。蝕刻7〇2可用以形 成在第一絕緣隔片2〇4下方之第一鰭？12、在第二絕緣隔片 206下方之第二鰭714、在第三絕緣隔片21〇下方之第三鰭 722、在第四絕緣隔片2 12下方之第四鰭728、在第五絕緣 隔片216下方之第五鰭736及在第六絕緣隔片218下方之第 六鰭738。蝕刻702可進一步用以形成在第一及第二絕緣隔 片204及206下方之第七鰭及第八鰭742及744，及在第五及 第六絕緣隔片216及218下方之第九鰭及第十鰭746及748。 因此’钮刻702可使用絕緣隔片204、2〇6、21〇、212、216 及218作為姓刻遮罩以在經蝕刻之矽基板7〇4上形成韓 144512.doc -12- 201034127 712 、 714 、 742 、 744 、 722 、 728 、 736 、 738 、 746及748 。 在一說明性實施例中，鰭712、714、742、744、722、 728、73 6、738、746及748中之至少一者可為小於十五奈 •米寬。 .另外，圖6中之接觸焊墊結構602、604及606充當蝕刻遮 罩以使得蝕刻702分別形成接點706、708及710。此外，在 蝕刻702完成之後，可移除接觸焊墊結構608及610以分別 曝露接點71 8及720。另外，在蝕刻702完成之後，可移除 ® 接觸焊墊結構612及614以分別曝露接點724及726。另外， 在蝕刻702完成之後，可移除接觸焊墊結構616、618及620 以曝露接點730、732及734。 參看圖8,揭示一用於製造鰭式場效電晶體（FinFET)裝 置之製程之一部分的第八說明性實施例且大體上將其指定 為800。圖8說明本文中所描述之FinFET製造過程如何可用 以製造一六-電晶體（6T)靜態隨機存取記憶體（SRAM)位元 ▲ 格。 ❹ 可藉由在經蝕刻之矽基板704上跨越鰭712及714沈積第 一閘極結構804且藉由在第一閘極結構804之一末端處沈積 - 閘極焊墊區域806來形成第一場效電晶體802。閘極焊墊區 域806可使一信號或電壓能夠施加至第一閘極結構804以使 得第一閘極結構804能夠調變通過鰭712及714之電流。在 一說明性實施例中，第一場效電晶體（FET)802可為通過閘 (pass-gate)場效電晶體。 可藉由跨越鰭742、744及722沈積第二閘極結構812且藉 144512.doc •13· 201034127 由在第二閘極結構812之一末端處沈積閘極焊墊區域814來 形成第二場效電晶體808及第三場效電晶體810。閘極焊墊 區域814可使一電壓或信號能夠施加至第二閘極結構812以 使得第二閘極結構812能夠調變經由第二閘極結構812通過 鰭742、744及722之電流。在一說明性實施例中，第二場 效電晶體808為下拉場效電晶體且第三場效電晶體810為上 拉場效電晶體。 可藉由跨越鰭746及748沈積第三閘極結構8 18且藉由在 第三閘極結構81 8之一末端處沈積閘極焊墊區域820來形成 第四場效電晶體816。閘極焊墊區域820可使一信號或電壓 能夠施加至第一閘極結構8丨8以使得能夠調變通過鰭？46及 748之電流。在一說明性實施例中’第四場效電晶體8丨6為 通過閘場效電晶體。 可藉由跨越鰭728、736及738沈積第四閘極結構826且藉 由在第四閘極結構826之一末端處沈積閘極焊墊區域828來 形成第五場效電晶體822及第六場效電晶體824。閘極焊塾 區域828可使一信號或電壓能夠施加至第四閘極結構826以 使得第四閘極結構826能夠調變通過鰭728、736及738之電 流。在一說明性實施例中，第二場效電晶體8〇8為下拉場 效電晶體且第二場效電晶體810為上拉場效電晶體。在一 說明性實施例中，第五場效電晶體為下拉場效電晶體且第 六場效電晶體824為上拉場效電晶體。電晶體8〇2、8〇8、 810、816、822及824可互連以作為一 6T SRAM&元格操 作。 144512.doc -14- 201034127 因此，藉由沈積圖1中的具有大體上大於第一寬度118之 第二寬度124的虛設結構114 ’所得鰭722與728大致隔開第 二寬度124。第二寬度124使得電晶體810及824能夠各自使 用一單一鰭而電晶體802、808、8 16及822各自使用兩個 鰭，因為第二寬度124大體上大於第一寬度118及第三寬度 130。 圖9至圖12描繪一使用具有可變寬度之虛設結構之側壁 轉移方法。參看圖9，揭示一用於製造鰭式場效電晶體 (FinFET)裝置之製程之一部分的第九說明性實施例且大體 上將其指疋為900。圖9使用側視透視圖說明製造FinFET。 在一 δ兑明性實施例中’圖9描緣圖1之製造過程1 〇〇之部分 的側視圖。 微影遮罩902包括第一窗口 906、第二窗口 9〇8及第三窗 口 910。微影遮罩9〇2可用以使用單一微影製程在矽基板 904上同時形成第一虛設結構912、第二虛設結構PM及第 三虛設結構916。 第一虛設結構912具有隔開第一寬度918之第一橫向相對 側壁920與922。第二虛設結構914具有隔開第二寬度924之 第二橫向相對側壁926與928。在一說明性實施例中，第二 寬度924可不同於第—寬度911舉例而言，第二寬度924 可大體上大於第一寬度918。第三虛設結構916具有隔開第 二寬度930之第三橫向相對側壁932與934。 參看圖10，揭示一用於製造鰭式場效電晶體（ΗηρΕτ)裝 置之製程之部分的第十說明性實施例且大體上將其指定 144512.doc •15- 201034127 為1000。在一說明性實施例中，圖1 〇描繪圖2之製造過程 200之部分的側視圖。碎基板904包括具有第一橫向相對側 壁920與922之第一虛設結構912、具有第二橫向相對側壁 926與928之第二虛設結構914及具有第三橫向相對側壁932 與934之第三虚設結構916。在橫向相對側壁920、922、 926、928、932及934上沈積絕緣材料1〇〇2、1〇〇8及1〇14以 分別形成絕緣隔片1004、1 〇〇6、1〇1〇、1012、1016及 1018。 參看圖11，揭示一用於製造鰭式場效電晶體（FjnFET)裝 置之製程之一部分的第十一說明性實施例且大體上將其指 定為1100。在一說明性實施例中’圖丨丨描繪圖3之製造過 程300之部分的側視圖。在圖u中，將第一虛設結構912、 第二虛設結構914及第三虛設結構916自石夕基板904移除。 雖然圖11說明虛設結構912、914及916作為整體結構被移 除’但虛設結構912、9 14及916可經由蚀刻而移除或以其 他方式解除。在移除虛設結構912、91 4及916之後，絕緣 隔片 1004、1006、1010、1〇12、1〇16及 101 8保留在矽基板 904 上。 參看圖12,揭示一用於製造鰭式場效電晶體（FinFET)裝 置之製程之一部分的第十二說明性實施例且大體上將其指 定為1200。在一說明性實施例中，圖12描繪圖7之製造過 程700之側視圖，其中出於說明目的而移除接點。圖丨之中 之FinFET裝置說明應用蝕刻12〇2且將絕緣隔片1〇〇4、 1006、1010、1012、1016 及 1018 自圖 11之矽基板 9〇4移除 144512.doc -16· 201034127 之後的結果。在一說明性實施例中，蝕刻12〇2可為矽蝕 刻。蝕刻1202用以形成在第一絕緣隔片1〇〇4下方之第一鰭 1206、在第一絕緣隔片1〇〇6下方之第二鰭、在第三絕 緣隔片1〇1〇下方之第三鰭1210、在第四絕緣隔片ι〇ΐ2下方 之第四鰭1212、在第五絕緣隔片1〇16下方之第五鰭1214及 在第六絕緣隔片1018下方之第六鰭1216。因此，蝕刻12〇2 使用圖11之絕緣隔片1004、1006、1〇1〇、1〇12、ι〇ΐ6及 1018作為勉刻遮罩以形成鰭丨2〇6、丨2〇8、〗21 〇、12丨2、 1214及1216。在一說明性實施例中，鰭12〇6、、 1210、1212、1214及1216中之至少一者可為小於十五奈米 寬。 每一鰭為經蝕刻之矽基板12〇4上之一突起部。該等鰭成 對形成，諸如，第一對鰭1206與12〇8、第二對鰭121〇與 1212及第二對鰭1214與1216。每一對鰭中之鰭大體上平行 於彼此且隔開對應於圖9之虛設結構912、914及916之寬度 的寬度。第一對鰭1206與1208大致隔開圖1之第一寬度 118，第二對鰭1210與1212大致隔開第二寬度^4，且第三 對錄1214與1216大致隔開第三寬度13〇。第二對鰭121〇與 1212位於第一對鰭1206與1208與第三對鰭Du與1216之間 且可用於單獨的單一鰭式電晶體（諸如，圖8中之電晶體 810及 824)中。 圖13為一製造鰭式場效電晶體（FinF]ET)裝置之方法之第 一說明性實施例的流程圖。在13〇2處，在矽基板上沈積第 一虛設結構。該第一虛設結構具有隔開第一寬度之第一側 144512.doc -17- 201034127 壁及第二側壁。繼續至1304，與沈積該第一虛設結構同時 地在碎基板上沈積第二虛設結構。該第二虛設結構具有隔 開第二寬度之第三侧壁及第四側壁。該第二寬度大體上大 於該第一寬度。移至1306’使用第一虛設結構形成大致隔 開第一寬度之一第一對鰭且使用第二虛設結構形成大致隔 開第二寬度之一第二對鰭。在一特定實施例中，該第一虛 設結構及該第二虛設結構為圖1中之虛設結構106及1〇8。 前進至1308，沈積第一絕緣材料以形成鄰近於第一側壁 之第一絕緣隔片且形成鄰近於第二側壁之第二絕緣隔片。 進行至1310，沈積第一絕緣材料以形成鄰近於第三側壁之 第二絕緣隔片及鄰近於第四側壁之第四絕緣隔片。在一特 定實施例中，該第一絕緣隔片、該第二絕緣隔片、該第三 絕緣隔片及該第四絕緣隔片為圖2中之絕緣隔片2〇4、 206 ' 210及212 ° 繼續至1312，將第一及第二虛設結構自矽基板移除。在 -特定實施例中，藉由使用蝕刻製程或用於解除虛設仕構 之其他製程解除第一及第二虛設結構來移除該等虛設结 構°前進至1314 ’移除第三絕緣隔片及第四絕緣隔片中之 至少一者的一部分。在-特定實施例中，如圖5中所說 明，執行-負型光阻製程以移除第三及第四絕緣隔片中之 至少一者的一部分。 進行至1316，在第—勰谈u '邑緣隔片、第二絕緣隔片、篦=絕 緣隔片及第四絕緣隔片中 罘一、 接觸度…… 者之至少—部分上沈積 接觸焊塾結構。在—姓々途^ 特疋實施例中，如圖6中所說明，可 144512.doc 201034127 在該等絕緣隔片中之至少一者之至少一部分上沈積該等接 觸焊墊結構。 移至1318，使用第一絕緣隔片、第二絕緣隔片、第三絕 緣隔片及第四絕緣隔片作為蝕刻遮罩執行蝕刻以形成複數 個鰭。在一特定實施例中，所執行之蝕刻為矽蝕刻製程。 在圖7中說明該蝕刻之結果的一實例。在一特定實施例 中，將該複數個鰭實施於一六-電晶體（6T)靜態隨機存取記 憶體（SRAM)位元格中。 繼續至1320 ’形成至少一場效電晶體（FET)以使得第一 閘極結構能夠調變通過該複數個鰭中之至少一鰭的電、流β 在一特定實施例中，至少一場效電晶體為如圖8中所說明 之上拉FET、下拉FET及通過閘FET中之一者。在一特定實 施例中，至少一鰭為小於十五奈米寬。 前進至1322，使用第一閘極形成下拉FET以調變通過一 使用第一絕緣隔片及第二絕緣隔片形成之鰭之電流。移至 1324，使用第二閘極形成上拉FET以調變通過一使用第三 絕緣隔片或第四絕緣隔片形成之鰭之電流。該方法在i326 處結束。 •圖14為一製造鰭式場效電晶體（FinFET)裝置之方法之第 二說明性實施例的流程圖。在1402處，使用微影遮罩形成 第一虛設結構。該第一虛設結構具有第一寬度及第一橫向 相對侧壁。繼續至1404 ’與第一虛設結構同時地形成第二 虛设結構。該第一虛設結構具有第二橫向相對側壁。第二 虛設結構可具有大於第一寬度之第二寬度。在一說明性實 144512.doc -19- 201034127 施例中’第二虛設結構具有顯著大於第一寬度之第二寬 度。移至1406，形成第三虛設結構。該第三虛設結構具有 第三橫向相對側壁。第三虛設結構具有第一寬度。在一特 疋實施例中，該第一虛設結構、該第二虛設結構及該第三 虛設結構可為圖1中之虛設結構112、114及116。 前進至1408，在第一橫向相對側壁上沈積第一絕緣材料 以形成第一絕緣隔片及第二絕緣隔片。移至141〇，在第二 才κ向相對侧壁上沈積第二絕緣材料以形成第三絕緣隔片及 第四絕緣隔片。進行至1412，在第三橫向相對側壁上沈積 第三絕緣材料以形成第五絕緣隔片及第六絕緣隔片。在一 特定實施例中，第-橫向相對側壁、第二橫向相對侧壁及 第三橫向相對侧壁可為圖2中之侧壁204、206、210、 212、216及218。繼續至1414,移除第一虛設結構、第二 虛設結構及第三虛設結構。 如進至141 6，執行姓刻以形成在第一絕緣隔片下方之第 -韓、在第二絕緣隔片下方之第二鰭、在第三絕緣隔片下 方之第三H、在第四絕緣隔片下方之第間、在第五絕緣 隔片下方之第五鰭及在第六絕緣隔片下 7^714^22. 728 "736：73S^ 742、744、746及748係經由如圖7中所說明之钱刻观形 成0 移至1418’使用第一閘極形成下知 取卜拉％效電晶體（FET)以 調變通過第一錯及通過第二鰭之雷法 界 机’使用第二閘極形成 上拉FET以調變通過第三鰭或通過第 、幻乐四鰭之電流，且使用 J44512.doc •20· 201034127 第三閘極形成通過閘FET以調變通過第五鰭及通過第六韓 之電流。在一特定實施例中，下拉FET為圖8中之FET 808，上拉FET為FET 810，且推閘為FET 802。該方法在 1420處結束。 圖I5為一製造縛式場效電晶體（FinFET)裝置之方法之第 二說明性實施例的流程圖。在1502處，在石夕基板上沈積第 一虛設結構。該第一虛設結構具有隔開第一寬度之第一側 ❿ 壁及第二侧壁。繼續至1504，與沈積該第一虛設結構同時 地在矽基板上沈積第二虛設結構。該第二虛設結構具有隔 開第二寬度之第三侧壁及第四側壁，其中該第二寬度大體 上大於該第一寬度。在一特定實施例中，第一寬度在1〇奈 米與30奈米之間且第二寬度在4〇奈米與7〇奈米之間。在一 特疋實施例中，第一虛設結構為圖丨中之虛設結構丨12或 116且第二虛設結構為虛設結構114。 進行至1506，沈積第一絕緣材料以形成鄰近於第一側壁 • 之第一絕緣隔片且形成鄰近於第二側壁之第二絕緣隔片。 移至1508，沈積第二絕緣材料以形成鄰近於第三側壁之第 三絕緣隔片及鄰近於第四側壁之第四絕緣隔片。 月J進至1 5 1 0，將第一虛設結構自矽基板移除。繼續至 12將第一虛没結構自矽基板移除。在一特定實施例 可將圖1中之第-及第二虛設結構i 12及i 14自石夕基板 1〇4移除。 f行至1 5 14移除第二絕緣隔片及第四絕緣隔片中之至 者之刀。在一特定實施例中，如圖5〇〇中，移除 144512.doc •21· 201034127 絕緣隔片210及212之一部分。在一說明性實施例中，使用 一諸如負型光阻製程之光阻製程來移除該等絕緣隔片。前 進至15 16 ’在第一絕緣隔片、第二絕緣隔片、第三絕緣隔 片及第四絕緣隔片中之至少一者之至少一部分上沈積接觸 焊墊結構。在一特定實施例中，如圖6中，在絕緣隔片 204、206、210、212、216及218上沈積接觸焊墊結構 602、604、606、608、610、612、614、616、618及620。 移至1518，使用第一絕緣隔片、第二絕緣隔片、第三絕 緣隔片及第四絕緣隔片作為餘刻遮罩而執行飯刻以形成複 _ 數個鰭。在一特定實施例中，姓刻702為石夕姓刻，且姓刻 702用以形成如圖7中之鰭712、714、722、728、730、 73 8、742、744、746及748。該方法在1520處結束。 熟習此項技術者應進一步瞭解，結合本文中所揭示之實 施例所描述之各種說明性邏輯區塊、組態、模組、電路及 演算法步驟可實施為電子硬體、電腦軟體或兩者之組合。 為了清楚地說明硬體與軟體之此互換性，上文已大體上在 功能性方面描述了各種說明性組件、區塊、組態、模組、_ 電路及步驟。將該功能性實施為硬體或是軟體端視特定應 用及強加於整個系統上之設計約束而定。熟習此項技術者 可針對每一特定應用以變化之方式實施所描述之功能性， 但不應將該等實施決策解譯為會引起偏離本發明之範疇。 結合本文中所揭示之實施例所描述之方法或演算法的步 驟可直接體現於硬體中、由處理器執行之軟體模組中，或 硬體與軟體模組之組合中。軟體模組可駐留於隨機存取記 144512.doc -22· 201034127 憶體（RAM)、快閃記憶體、唯讀記憶體（r〇m)、可程式化 唯讀記憶體（PR〇M)、可抹除可程式化唯讀記憶體 (㈣OM)、電可抹除可程式化唯讀記憶體(EEpR〇M)、暫 存器、硬碟、抽取式磁碟、光碟唯讀記憶體仰-麵）或 &項技術中已知之任何其他形式之儲存媒體中。將例示性 儲存媒體麵接至處理器，以使得該處理器可自該儲存媒體 讀取資訊及將資訊寫入至該儲存媒體。在替代例中，儲存 ❿#體可正。至處理器。處理器及健存媒體可駐留於特殊應 用積體電路（ASIC)中。八批可駐留於計算裝置或使用者終 端機中。在替代例中，處理器及儲存媒體可作為離散組件 而駐留於計算裝置或使用者終端機中。 提供對所揭示之實施例之先前描述以使得任何熟習此項 技術者能夠製造或使用所揭示之實施例。對此等實施例之 各種修改對於熟習此項技術者而言將顯而易見，且在不偏 離本發明之範相情況下可將本文中所定義之原理應用於 ❹ 其他實施例。因此，本發明並不意欲限於本文中所展示之 實施例’而應符合可能與如由以下申請專利範圍定義之原 理及新穎特徵一致之最廣泛範嘴。 【圖式簡單說明】 圖1為製造鰭式場效電晶體（FinFET)裝置之第一說明性 實施例的方塊圖； 圖2為製造FinFET裝置之第二說明性實施例的方塊圖； 圖3為製造FinFET裝置之第三說明性實施例的方塊圖； 圖4為製造FinFET裝置之第四說明性實施例的方塊圖； 144512.doc •23- 201034127 圖5為製造FinFET裝置之第五說明性實施例的方塊圖； 圖6為製造FinFET裝置之第六說明性實施例的方塊圖； 圖7為製造FinFET裝置之第七說明性實施例的方塊圖； 圖8為製造FinFET裝置之第八說明性實施例的方塊圖； 圖9為製造FinFET裝置之第九說明性實施例的方塊圖； 圖10為製造FinFET裝置之第十說明性實施例的方塊圖； 圖11為製造FinFET裝置之第十一說明性實施例的方塊 圖； 圖12為製造FinFET裝置之第十二說明性實施例的方塊 園， 圖13為製造FinFET裝置之方法之第一說明性實施例的流 程圖； 圖14為製造靜態隨機存取記憶體（SRAM)裝置之方法之 第二說明性實施例的流程圖；及 圖15為製造靜態隨機存取記憶體（SRAM)裝置之方法之 第三說明性實施例的流程圖。 【主要元件符號說明】 100 102 104 106 108 110 用於製造縛式場效電晶體（FinFET)裝置之製 程之一部分的第-說明性實施例 微影遮罩 矽基板 第一窗口 第二窗口 第三窗口 144512.doc -24- 201034127 112 第一虛設結構 114 第二虛設結構 116 第三虛設結構 • 118 第一寬度 . 120 第一側壁 122 第二側壁 124 第二寬度 126 第三側壁 w 128 第四側壁 130 第三寬度 132 第五側壁 134 第六側壁 200 用於製造鰭式場效電晶體（FinFET)裝置之製 程之一部分的第二說明性實施例 202 第一絕緣材料 A 204 o 第一絕緣隔片 206 第二絕緣隔片 208 第二絕緣材料 • 210 第三絕緣隔片 212 第四絕緣隔片 214 第三絕緣材料 216 第五絕緣隔片 218 第六絕緣隔片 300 用於製造鰭式場效電晶體（FinFET)裝置之製 144512.doc -25· 201034127 400 402 404 500 600 602 604 606 608 610 612 614 616 618 620 700 702 704 程之一部分的第三說明性實施例 用於製造鰭式場效電晶體（FinFET)裝置之製 程之一部分的第四說明性實施例 第一負型光阻 第二負型光阻 用於製造鰭式場效電晶體（FinFET)裝置之製 程之一部分的第五說明性實施例 用於製造鰭式場效電晶體（FinFET)裝置之製 程之一部分的第六說明性實施例 接觸焊墊結構 接觸焊墊結構 接觸焊墊結構 接觸焊墊結構 接觸焊墊結構 接觸焊墊結構 接觸焊墊結構 接觸焊墊結構 接觸焊墊結構 接觸焊墊結構 用於製造鰭式場效電晶體（FinFET)裝置之製 程之一部分的第七說明性實施例 姓刻 經蝕刻之矽基板 接點 144512.doc -26- 706 201034127
708 710 712 714 718 720 722 724 726 728 730 732 734 736 738 742 744 746 748 800 802 804 806 接點 接點 第一縛 第二鰭 接點 接點 第三鰭 接點 接點 第四鰭 接點 接點 接點 第五藉 第六鰭 第七鰭 第八鰭 第九鰭 第十鰭 用於製造鰭式場效電晶體（FinFET)裝置之製 程之一部分的第八說明性實施例 第一場效電晶體 第一閘極結構 閘極焊墊區域 144512.doc -27- 201034127 808 810 812 814 816 818 820 822 824 826 828 900 902 904 906 908 910 912 914 916 918 920 922 第二場效電晶體 第二場效電晶體 第二閘極結構 閘極焊墊區域 第四場效電晶體 第三閘極結構 閘極焊墊區域 第五場效電晶體 第六場效電晶體 第四閘極結構 閘極焊墊區域 用於製造鰭式場效電晶體（FinFET)裝置之製 程之一部分的第九說明性實施例 微影遮罩 ^夕基板 第一窗口 第二窗口 第三窗口 第一虛設結構 第二虛設結構 第三虛設結構 第一寬度 第一橫向相對側壁 第一橫向相對側壁 144512.doc -28 - 201034127 924 第二寬度 926 第二橫向相對側壁 928 第二橫向相對側壁 - 930 第三寬度 - 932 第三橫向相對側壁 934 第三橫向相對側壁 1000 用於製造鰭式場效電晶體（FinFET)裝置之製 程之一部分的第十說明性實施例 1002 絕緣材料 1004 絕緣隔片 1006 絕緣隔片 1008 絕緣材料 1010 絕緣隔片 1012 絕緣隔片 1014 絕緣材料 • 1016 絕緣隔片 1018 絕緣隔片 1100 用於製造鰭式場效電晶體（FinFET)裝置之製 - 程之—部分的第十一說明性實施例 - 1200 用於製造鰭式場效電晶體（FinFET)裝置之製 程之—部分的第十二說明性實施例 1202 姓刻 1204 經蝕刻之矽基板 1206 第一韓 144512.doc -29· 201034127 1208 1210 1212 1214 1216 第二鰭 第三鰭 第四鰭 第五鰭 第六鰭 144512.doc

Claims (1)

  1. 201034127 七、申請專利範圍·· 1. 一種方法，其包含： 在矽基板上沈積一第一虛設結構，該第一虛設結構 具有隔開-第-寬度之-第-側壁及-第二側壁； . ^尤積°亥第一虛设結構同時地在該矽基板上沈積一第 虛叹’纟。構，該第二虛設結構具有隔開一第二寬度之一 第-側壁及一第四側壁，其中該第二寬度大體上大於該 第一寬度； 其中該第一虛設結構係用以形成大致隔開該第一寬度 之一第—對鰭；且 其中該第二虛設結構係用以形成大致隔開該第二寬度 之一第二對鰭。 2_如請求項1之方法，其進一步包含： 沈積一第一絕緣材料以形成一鄰近於該第—側壁之第 絕緣隔片且形成-鄰近於該第二側壁之第二絕緣隔 片； 沈積一第二絕緣材料以形成一鄰近於該第三側壁之第 絕緣隔片及一鄰近於該第四側壁之第四絕緣隔片； 將該第—虚設結構自該矽基板移除；及 將该第二虛設結構自該矽基板移除。 3. 如请求項2之方法’其進一步包含移除該第三絕緣隔片 及該第四絕緣隔片中之至少一者之一部分。 4. 如清求項3之方法，其進一步包含在該第一絕緣隔片、 該第二絕緣 吧緣h片、該第三絕緣隔片及該第四絕緣隔片中 144512.doc 201034127 之至少一者之至少— 如請求項4之方法， 片、該第二絕緣隔片 片作為蝕刻遮罩執行 5. 部分上沈積接觸焊墊結構。 其進一步包含使用該第—絕緣隔 、該第二絕緣隔片及該第四絕緣隔 一矽蝕刻以形成複數個鰭。 6. 7. 8. 9. 10. 11. 如請求項5之方法’其中將該複數個_實施於-六·電 體（6T)靜態隨機存取記憶體（SRAM)位元格中。 如吻求項6之方法’其進一步包含形成具有一第—閘極 結構以調變—通過該複數個韓中之至少—_之電流的至 少一場效電晶體（FET)。 如蛸求項7之方法’其中該至少一場效電晶體為—上拉 FET、一下拉FET及一通過閘FEt中之一者。 如請求項5之方法，其中該複數個鰭中之至少—鰭為小 於十五奈米寬。 如請求項5之方法，其進一步包含： 使用一第一閘極形成一下拉FET以調變一通過一鰭之 電流，該鰭係使用該第一絕緣隔片及該第二絕緣隔片形 成；及 使用一第二閘極形成一上拉FET以調變一通過一鰭之 電流，該鰭係使用該第三絕緣隔片或該第四絕緣隔片形 成0 一種電子裝置，其包含： 一第一對鰭，其包含在一經蝕刻之矽基板上的第一及 第一突起部，該第一突起部大體上平行於該第二突起部 且隔開一第一寬度； 144512.doc • 2 · 201034127 一第二對鰭，其包含在該經蝕刻之矽基板上的隔開一 第二寬度之第三及第四突起部，其中該第二寬度不同於 該第一寬度； 一第三對鰭，其包含在該經蝕刻之矽基板上的隔開一 第三寬度之第五及第六突起部； 其中該第二對鰭位於該第一對鰭與該第三對鰭之間； 其中該第一對鰭及該第二對鰭係藉由應用一微影遮罩 與具有不同尺寸之虛設結構而形成。 φ 胃 12.如請求項11之電子裝置，其中該第二寬度大體上大於該 第一寬度且其中該第二寬度大於該第三寬度。 13. 如請求項11之電子裝置，其中該第三寬度與該第一寬度 相同。 14. 如請求項11之電子裝置，其進一步包含耦接至該第一對 鰭、該第二對鰭及該第三對鰭中之至少一者之至少一部 分的接觸焊墊結構。 φ 15·如請求項11之電子裝置，其進一步包含： 下拉％政電晶體（FET) ’其使用一第一閘極以調變 一通過該第一突起部及該第二突起部或通過該第五突起 部及該第六突起部之電流；及 一上拉FET，其係使用一第二閘極而形成以調變一通 過該第三突起部或該第四突起部之電流。 16. 如請求項U之電子裝置，其進一步包含一具有一閘極以 調變一通過該第一對鰭之電流的上拉FET。 17. 如請求項η之電子裝置，其進一步包含一具有一閘極以 144512.doc 201034127 調變一通過該第二對鰭之電流的下拉fet。 18. 如請求項11之電子裝置’其進一步包含一具有一間極以 調變一通過該第一對鰭之電流的通過閘FET，其與一下 拉FET並聯。 19. 一種製造一靜態隨機存取記憶體（SRam)之方法，該方法 包含： 使用一微影遮罩形成一第一虛設結構，該第一虛設機 構具有一第一寬度及第一橫向相對側壁； 與形成該第一虛設結構同時地形成一第二虛設結構，❹ 該第一虛设結構具有一大體上大於該第一寬度之第二寬 度’該第一虛設機構具有第二橫向相對側壁； 與該第一虛設結構同時地形成一第三虛設結構，該第 三虛設機構具有該第一寬度，該第三虛設結構具有第三 橫向相對側壁； 將一第一絕緣材料沈積於該等第一橫向相對側壁上以 形成一第一絕緣隔片及一第二絕緣隔片；
    將一第二絕緣材料沈積於該等第二橫向相對側壁上以 形成一第二絕緣隔片及一第四絕緣隔片； 將-第三絕緣材料沈積於該等第三橫向相對側壁上以 形成一第四絕緣隔片及一第五絕緣隔片； 移除該第一虛設結構； 移除該第二虛設結構；及 移除該第三虛設機構。 20. 包含執行一蝕刻以形成在 如請求項19之方法’其進一步 144512.doc 201034127 該第一絕緣隔片 方之一第二鰭、 下方之一第一鰭、在該第二絕緣隔片下 在該第三絕緣隔片下方之一第三鰭、在 下 該第四絕緣隔片下方之一第四鰭、在該第五絕緣隔片 方之一第五鰭，及在該第六絕緣隔片下方之一第六鰭 21.如請求項20之方法，其進一步包含： 使用一第一閘極形成一第—下拉場效電晶體（FET)以 調變一通過該第一鰭及通過該第二鰭之第一電流；
    使用一第一閘極形成一第一通過閘FET以調變一通過 該第一鰭及通過該第二鰭之第二電流，該第一通過閘 FET與該第一下拉FET並聯； 使用該第二閘極形成一第一上拉FET以調變一通過該 第三鰭之第三電流； 使用一第三閘極形成一第二上拉FET以調變一通過該 第四鰭之第四電流； 使用該第二閘極形成一第二下拉FET以調變—通過今 第五鰭及通過該第六鰭之第五電流；及 使用一第四閘極形成一第二通過閘FET以調變一通過 該第五鰭及通過該第六鰭之第六電流，該第二通過閑 FET與該第二下拉FET並聯。 22. 如請求項20之方法，其進一步包含移除該第三韓及該第 四鰭中之至少一者之至少一部分。 23. —種方法，其包含： 在一石夕基板上沈積一第虛設結構’該第—虛役、社構 具有隔開一第一寬度之一第一侧壁及一第二側壁，其中 144512.doc 201034127 該第一寬度在10奈米與30奈米之間； 與沈積該第一虛設結構同時地在該矽基板上沈積一第 一虛°又結構，該第二虛設結構具有隔開一第二寬度之一 第三側壁及一第四側壁，其中該第二寬度在4〇奈米與7〇 奈米之間； 侧壁之第 二絕緣隔 沈積一第一絕緣材料以形成一鄰近於該第一 一絕緣隔片且形成—鄰近於該第二侧壁之第 片； 沈積一第二絕緣材料以形成一鄰近於該第三側壁之第❹ 三絕緣隔片及一鄰近於該第四側壁之第四絕緣隔片； 將該第一虛設結構自該矽基板移除；及 將該第二虛設結構自該矽基板移除。 24. 如請求項23之方法，其進一步包含： 移除該第三絕緣隔片及該第四絕緣隔片中 之一部分；及 ^ 在該第-絕緣隔片、該第二絕緣隔片、該第三絕緣隔 片及該第四絕緣隔片中之至少—者之至少一部分上沈積〇 接觸焊墊結構。 25. 如咕求項24之方法’其進一步包含使用該第一絕緣隔 片、該第二絕緣隔片、該第三絕緣隔片及該第四絕緣隔、 片作為姓刻遮罩而執行一触刻以形成複數個韓。 144512.doc -6-
TW098137814A 2008-11-06 2009-11-06 A method of fabricating a fin field effect transistor (FINFET) device TW201034127A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/266,183 US7829951B2 (en) 2008-11-06 2008-11-06 Method of fabricating a fin field effect transistor (FinFET) device

Publications (1)

Publication Number Publication Date
TW201034127A true TW201034127A (en) 2010-09-16

Family

ID=41463196

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098137814A TW201034127A (en) 2008-11-06 2009-11-06 A method of fabricating a fin field effect transistor (FINFET) device

Country Status (7)

Country Link
US (1) US7829951B2 (zh)
EP (1) EP2353178A1 (zh)
JP (1) JP5377654B2 (zh)
KR (1) KR101225086B1 (zh)
CN (1) CN102197467B (zh)
TW (1) TW201034127A (zh)
WO (1) WO2010054139A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI509669B (zh) * 2011-11-28 2015-11-21 Globalfoundries Us Inc 使用多重側壁影像移轉技術於結構中圖案化特徵之方法

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8110466B2 (en) * 2009-10-27 2012-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cross OD FinFET patterning
US8258572B2 (en) * 2009-12-07 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with FinFETs having multiple fins
US9362290B2 (en) * 2010-02-08 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell layout
US8399931B2 (en) * 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8964455B2 (en) * 2010-03-10 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a SRAM circuit
US9130058B2 (en) 2010-07-26 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Forming crown active regions for FinFETs
US9472550B2 (en) 2010-11-23 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Adjusted fin width in integrated circuitry
US8633076B2 (en) * 2010-11-23 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for adjusting fin width in integrated circuitry
US8377754B1 (en) 2011-10-10 2013-02-19 International Business Machines Corporation Stress enhanced junction engineering for latchup SCR
US8669186B2 (en) * 2012-01-26 2014-03-11 Globalfoundries Inc. Methods of forming SRAM devices using sidewall image transfer techniques
CN103367152B (zh) * 2012-03-31 2016-05-25 中芯国际集成电路制造(上海)有限公司 半导体器件、鳍式场效应管的形成方法
KR101912582B1 (ko) * 2012-04-25 2018-12-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8697515B2 (en) 2012-06-06 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9059292B2 (en) 2012-08-02 2015-06-16 International Business Machines Corporation Source and drain doping profile control employing carbon-doped semiconductor material
US9093556B2 (en) 2012-08-21 2015-07-28 Stmicroelectronics, Inc. Multi-fin FINFET device including epitaxial growth barrier on outside surfaces of outermost fins and related methods
US8841188B2 (en) 2012-09-06 2014-09-23 International Business Machines Corporation Bulk finFET with controlled fin height and high-K liner
KR101953240B1 (ko) 2012-09-14 2019-03-04 삼성전자 주식회사 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로
US9012287B2 (en) * 2012-11-14 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Cell layout for SRAM FinFET transistors
US8987790B2 (en) 2012-11-26 2015-03-24 International Business Machines Corporation Fin isolation in multi-gate field effect transistors
US8779528B2 (en) * 2012-11-30 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell comprising FinFETs
US8889561B2 (en) * 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
JP2014120661A (ja) * 2012-12-18 2014-06-30 Tokyo Electron Ltd ダミーゲートを形成する方法
US8941189B2 (en) * 2013-01-07 2015-01-27 International Business Machines Corporation Fin-shaped field effect transistor (finFET) structures having multiple threshold voltages (Vt) and method of forming
US9184101B2 (en) * 2013-03-11 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for removing semiconductor fins using alternating masks
US8846490B1 (en) 2013-03-12 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8999792B2 (en) * 2013-03-15 2015-04-07 Qualcomm Incorporated Fin-type semiconductor device
KR102054302B1 (ko) 2013-06-21 2019-12-10 삼성전자 주식회사 반도체 장치 및 그 제조 방법
CN104465751B (zh) * 2013-09-16 2018-08-31 联华电子股份有限公司 半导体装置
US9761594B2 (en) * 2013-10-02 2017-09-12 Globalfoundries Inc. Hardmask for a halo/extension implant of a static random access memory (SRAM) layout
KR20150058597A (ko) 2013-11-18 2015-05-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102193674B1 (ko) 2014-01-22 2020-12-21 삼성전자주식회사 반도체 장치의 레이아웃 디자인을 생성하는 레이아웃 디자인 시스템
US9257439B2 (en) * 2014-02-27 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET SRAM
US9647113B2 (en) 2014-03-05 2017-05-09 International Business Machines Corporation Strained FinFET by epitaxial stressor independent of gate pitch
US9196612B2 (en) 2014-03-26 2015-11-24 International Business Machines Corporation Semiconductor device including merged-unmerged work function metal and variable fin pitch
US9318574B2 (en) * 2014-06-18 2016-04-19 International Business Machines Corporation Method and structure for enabling high aspect ratio sacrificial gates
KR102230450B1 (ko) * 2014-10-01 2021-03-23 삼성전자주식회사 반도체 장치의 설계 방법 및 설계 시스템
US9842182B2 (en) * 2014-10-01 2017-12-12 Samsung Electronics Co., Ltd. Method and system for designing semiconductor device
TWI642110B (zh) * 2014-12-03 2018-11-21 聯華電子股份有限公司 半導體元件及其製作方法
JP6502705B2 (ja) * 2015-03-03 2019-04-17 キヤノン株式会社 形成方法
KR102352153B1 (ko) 2015-03-25 2022-01-17 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
KR102455433B1 (ko) 2015-07-03 2022-10-17 삼성전자주식회사 수직 정렬된 2차원 물질을 포함하는 소자 및 수직 정렬된 2차원 물질의 형성방법
US9793271B1 (en) 2016-04-29 2017-10-17 International Business Machines Corporation Semiconductor device with different fin pitches
TWI750316B (zh) 2018-02-09 2021-12-21 聯華電子股份有限公司 1-1強制性鰭狀堆疊反向器及形成強制性鰭狀堆疊反向器的方法
CN110828460B (zh) * 2018-08-14 2022-07-19 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6872647B1 (en) 2003-05-06 2005-03-29 Advanced Micro Devices, Inc. Method for forming multiple fins in a semiconductor device
US6894326B2 (en) 2003-06-25 2005-05-17 International Business Machines Corporation High-density finFET integration scheme
CN1929260A (zh) 2003-07-29 2007-03-14 发那科株式会社 电机及电机制造装置
US6924560B2 (en) 2003-08-08 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Compact SRAM cell with FinFET
US6970373B2 (en) * 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
JP2005142289A (ja) 2003-11-05 2005-06-02 Toshiba Corp 半導体記憶装置
US6933183B2 (en) * 2003-12-09 2005-08-23 International Business Machines Corporation Selfaligned source/drain FinFET process flow
US7098477B2 (en) * 2004-04-23 2006-08-29 International Business Machines Corporation Structure and method of manufacturing a finFET device having stacked fins
US6951784B1 (en) 2004-08-05 2005-10-04 International Business Machines Corporation Three-mask method of constructing the final hard mask used for etching the silicon fins for FinFETs
US20070024917A1 (en) 2005-07-29 2007-02-01 Lexmark International, Inc. Device access area illumination in an imaging apparatus
US8299400B2 (en) 2005-08-04 2012-10-30 Guardian Industries Corp. Heatable vehicle window utilizing silver inclusive epoxy electrical connection and method of making same
US7323374B2 (en) 2005-09-19 2008-01-29 International Business Machines Corporation Dense chevron finFET and method of manufacturing same
US7301210B2 (en) 2006-01-12 2007-11-27 International Business Machines Corporation Method and structure to process thick and thin fins and variable fin to fin spacing
JP2008117816A (ja) 2006-10-31 2008-05-22 Toshiba Corp 半導体装置の製造方法
JP2008177278A (ja) * 2007-01-17 2008-07-31 Toshiba Corp スタティック型半導体記憶装置
US7812373B2 (en) 2007-02-12 2010-10-12 Infineon Technologies Ag MuGFET array layout
JP4445521B2 (ja) * 2007-06-15 2010-04-07 株式会社東芝 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI509669B (zh) * 2011-11-28 2015-11-21 Globalfoundries Us Inc 使用多重側壁影像移轉技術於結構中圖案化特徵之方法

Also Published As

Publication number Publication date
US20100109086A1 (en) 2010-05-06
WO2010054139A1 (en) 2010-05-14
KR20110092299A (ko) 2011-08-17
KR101225086B1 (ko) 2013-01-22
JP5377654B2 (ja) 2013-12-25
CN102197467A (zh) 2011-09-21
CN102197467B (zh) 2014-10-22
EP2353178A1 (en) 2011-08-10
US7829951B2 (en) 2010-11-09
JP2012505552A (ja) 2012-03-01

Similar Documents

Publication Publication Date Title
TW201034127A (en) A method of fabricating a fin field effect transistor (FINFET) device
CN106030814B (zh) 用于在单个管芯上实现多个晶体管鳍部尺寸的技术
US9941173B2 (en) Memory cell layout
JP4490927B2 (ja) 半導体装置
US7842558B2 (en) Masking process for simultaneously patterning separate regions
TW522558B (en) Semiconductor device
US8569125B2 (en) FinFET with improved gate planarity
TWI323010B (en) Semiconductor device with a surrounded channel transistor
US9196623B2 (en) Semiconductor circuit structure and process of making the same
TW200939404A (en) Method for integrating NVM circuitry with logic circuitry
TW201642466A (zh) 具有多層順應基底之非平面半導體裝置
KR20090097887A (ko) 반도체 장치 구조물
TWI269426B (en) Semiconductor memory device and semiconductor device group
TW201118953A (en) FET with replacement gate structure and method of fabricating the same
TW200910531A (en) Method of forming a self-aligned finFET structure
JP2008117816A (ja) 半導体装置の製造方法
TWI840110B (zh) 積體電路及其形成方法
JPH11238889A (ja) 半導体デバイス及びその製造方法