JP2005019891A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】高誘電率絶縁膜をゲート絶縁膜に用いた半導体装置の性能を向上させる。
【解決手段】高誘電率絶縁膜からなる第一の絶縁膜６ａの上に、窒素を含む第二の絶縁膜７ａを形成する。第二の絶縁膜７ａは原子化学気相成長法または窒化ガスを用いたプラズマ処理により形成し、第二の絶縁膜の膜厚は、第一の絶縁膜の膜厚の１／２０〜２／３の範囲になるように形成し、第二の絶縁膜に含まれる窒素のピーク濃度は、５ａｔｏｍｉｃ％以上となるようにする。また、第一の絶縁膜６ａおよび第二の絶縁膜７ａの緻密化処理温度をトランジスタの活性化の熱処理温度よりも高くする。以上のように形成することにより、不純物の拡散を抑え、かつ、ゲート絶縁膜とゲート電極の相互反応を抑える。
【選択図】 図１
【解決手段】高誘電率絶縁膜からなる第一の絶縁膜６ａの上に、窒素を含む第二の絶縁膜７ａを形成する。第二の絶縁膜７ａは原子化学気相成長法または窒化ガスを用いたプラズマ処理により形成し、第二の絶縁膜の膜厚は、第一の絶縁膜の膜厚の１／２０〜２／３の範囲になるように形成し、第二の絶縁膜に含まれる窒素のピーク濃度は、５ａｔｏｍｉｃ％以上となるようにする。また、第一の絶縁膜６ａおよび第二の絶縁膜７ａの緻密化処理温度をトランジスタの活性化の熱処理温度よりも高くする。以上のように形成することにより、不純物の拡散を抑え、かつ、ゲート絶縁膜とゲート電極の相互反応を抑える。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に高誘電率絶縁膜をゲート絶縁膜に用いた半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
大規模集積回路の微細化に伴い、ゲート絶縁膜の薄膜化が要求されている。従来用いられているシリコン酸化膜やシリコン酸窒化膜では、リーク電流増大のため、薄膜化に限界があり、サブ０．１ミクロン世代においては、酸化膜換算膜厚で、１．５ｎｍ以下の性能を要求することが困難になってきている。
【０００３】
このため、シリコン酸化膜やシリコン酸窒化膜と比較して比誘電率の高い金属酸化膜、金属シリケート膜あるいは金属アルミネート膜をゲート絶縁膜に用いて、物理的膜厚を厚くすることによりリーク電流を抑制するという提案がなされている。しかしながら、これら金属酸化膜、金属シリケート膜、あるいは金属アルミネート膜をゲート絶縁膜として用い、ゲート電極としてポリシリコン電極を用いた場合、トランジスタ特性を良好に動作させるのに必須な高温活性化熱処理時に導入したボロン、リンなどの不純物がゲート絶縁膜を通して基板方向に拡散してしまい、トランジスタ特性を劣化させる問題がある。
【０００４】
図１３は、Ｐ型チャネル型の金属酸化膜半導体（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、以下、ＭＯＳと称する）キャパシタにおけるゲート電圧―ゲート容量（以下、Ｃ−Ｖと称する）特性の活性化熱処理温度依存性を示した結果である。図１３より、Ｃ−Ｖ特性は活性化熱処理温度（９５０〜１０５０℃）の増加に伴い、右側にシフトしており、ゲート電極であるポリシリコン膜中に導入したボロンがゲート酸化膜を通して基板方向へ拡散していることを示している。これは、金属酸化膜、金属シリケート膜、あるいは金属アルミネート膜の拡散に対する障壁が十分でないため、熱処理温度の増加に伴って、ボロンの拡散が顕著になるためである。
【０００５】
このような問題に対し、近年では金属酸化膜、金属シリケート膜、あるいは金属アルミネート膜に窒素を導入させる技術が提案されている。例えば、従来の技術の一例では、シリコン基板上へＳｉＯ２層などの酸化物層を形成した後、該酸化物層の上にスパッタ法あるいはプラズマＣＶＤ法などにより、ジルコニウムあるいはハフニウムよりなる金属膜を蒸着し、その後、該金属膜に対して、例えばＮＯなどのガスを用いた酸窒化処理を行い、オキシ窒化ジリコニウム（ＺｒＯｘＮｙ）あるいはオキシ窒化ハフニウム（ＨｆＯｘＮｙ）によりなる高誘電率ゲート絶縁膜を形成できるとされている（特許文献１参照）。
【０００６】
また、従来の技術の他の一例では、スパッタ法あるいはＣＶＤ法を用いて、下部バリア膜、金属シリケート膜、上部バリア膜からなる高誘電率ゲート絶縁膜を形成する。ここで、金属（Ｍ）、酸素（Ｏ）、窒素（Ｎ）、シリコン（Ｓｉ）の組成（例えばＭｘＳｉｙＯ膜を０．２３≦ｙ／（ｘ＋ｙ）≦０．９０、ＭｘＳｉｙＯＮ膜をｘ／（ｘ＋ｙ）≧０．１０）を制御することで熱的安定性に優れたゲート絶縁膜が形成できるとされている（特許文献２参照）。
【０００７】
【特許文献１】
特開２０００−５８８３２号公報
【特許文献２】
特開２００３−８０１１号公報
【０００８】
【発明が解決しようとする課題】
上述した従来技術により高誘電率絶縁膜を形成した場合、図１３に示したような現象は小さくなり、不純物拡散によるＶｆｂシフトは非常に小さくなることが確認されている。これは、高誘電率絶縁膜が窒化することにより緻密化され、不純物拡散を抑制したためと推測される。
【０００９】
しかしながら、従来の高誘電率絶縁膜においては、図１４に示すように、初期のＶｆｂシフトが大きく、特にＰ型チャネルＭＯＳトランジスタにおいて顕著となり、トランジスタ特性を良好に動作させることが困難とされる。
【００１０】
例えば、従来の技術を用いて高誘電率絶縁膜を窒化すると、高誘電率絶縁膜の窒素濃度は制御可能となるが、窒化される膜厚を制御することが困難となる。これは、ＮＯなどの酸窒化処理では、処理温度の増加に伴い窒素濃度は増加するが、窒化される領域が処理温度に伴い増加し、高誘電率絶縁膜全体が窒化される、もしくは高誘電率絶縁膜とシリコン基板界面まで窒化されるためである（特許文献１参照）。
【００１１】
結果として窒化された膜厚や濃度に依存してＣ−Ｖ特性のシフト量が変化し、窒化される膜厚が厚くなった場合や窒化される濃度が高くなるのに依存し、高誘電率絶縁膜中にプラス（＋）の電荷が増えるため、Ｃ−Ｖ特性が理想曲線と比較してマイナス側にシフトする結果となる。
【００１２】
また、従来の他の技術を用いた場合、スパッタ法あるいは化学気相成長（ＣＶＤ）法を用いているため、窒化される膜の膜厚および濃度の制御が十分でないという問題がある（特許文献２参照）。
【００１３】
本発明は、以上の状況に鑑みなされたもので、高い比誘電率が確保され、熱的に安定である高誘電率絶縁膜を用いた半導体装置を実現できるようにすることを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置は、高誘電率絶縁膜をゲート絶縁膜に用いる半導体装置において、高誘電率絶縁膜からなる第一の絶縁膜の上に、原子化学気相成長法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、以下ＡＬＤと称する）、あるいは窒化プラズマにより窒素を含む第二の絶縁膜を形成し、ゲート電極の不純物の拡散を抑制するようにしたものである。
【００１５】
すなわち、本発明の半導体装置は、シリコン基板と、前記シリコン基板の主面上に形成したシリコン酸化膜と、前記シリコン酸化膜の上に形成した第一の絶縁膜と、前記第一の絶縁膜の上に形成した第二の絶縁膜と、前記第二の絶縁膜の上に形成したゲート電極とを備えた半導体装置であって、前記第一の絶縁膜は、金属及び酸素からなる金属酸化膜、金属、酸素及びシリコンからなる金属シリケート膜、またはアルミニウム以外の金属、酸素及びアルミニウムからなる金属アルミネート膜からなる高誘電率絶縁膜であり、前記絶縁膜は、金属、酸素、シリコン及び窒素を有する絶縁膜、または、アルミニウム以外の金属、酸素、アルミニウム及び窒素を有する絶縁膜からなることを特徴とする。
【００１６】
また、本発明の半導体装置の製造方法は、シリコン基板主面上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜の上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜の上に第二の絶縁膜を形成する工程と、前記シリコン酸化膜、前記第一の絶縁膜および前記第二の絶縁膜を熱処理により緻密化する工程と、前記緻密化された第二の絶縁膜の上にゲート電極を形成する工程とを備えたことを特徴とする。
【００１７】
また、前記第一の絶縁膜および前記第二の絶縁膜は、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）およびルテチウム（Ｌｕ）のいずれか一つの金属を含むことを特徴としている。
【００１８】
また、第二の絶縁膜は、ＡＬＤ法、あるいは窒化ガスによるプラズマ処理により形成し、第一の絶縁膜の膜厚の１／２０〜２／３の範囲の膜厚で形成し、第二の絶縁膜の窒素（Ｎ）ピーク濃度が５ａｔｏｍｉｃ％以上となるように形成する。
【００１９】
このように、高誘電率絶縁膜をゲート絶縁膜として用いる半導体装置において、高誘電率絶縁膜からなる第一の絶縁膜の上に、窒素を含む第二の絶縁膜を形成するようにして、ゲート絶縁膜を緻密な膜にすることができる。
また、シリコン酸化膜、第一の絶縁膜および第二の絶縁膜の緻密化処理を、トランジスタの拡散層を活性化する熱処理温度よりも高い温度で行うようにして、高誘電率絶縁膜およびＭＯＳトランジスタを形成する。
このようにすると、高誘電率絶縁膜の極表面に高誘電率絶縁膜で用いた金属の導電性膜（例えばシリサイド膜など）が形成されず、高い比誘電率を保ちながら、第一の絶縁膜および第二の絶縁膜を非常に緻密な膜にすることができるので、熱的に安定であり、且つＶｆｂシフトが理想曲線とほぼ同等となるゲート絶縁膜を形成できる。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００２１】
図１は、本発明の実施の形態を説明するＭＯＳトランジスタの構成例を示した断面図である。また、図２〜１０は、本発明の実施の形態による半導体装置の製造方法を、半導体装置の断面により、順を追って説明する工程説明図である。
【００２２】
通常は、同一基板上にＮ型チャネルＭＯＳ（以下、ＮＭＯＳと称する）およびＰ型チャネルＭＯＳ（以下、ＰＭＯＳと称する）を形成するが、両者の断面構造は同一であるので、ＰＭＯＳの断面のみを示す。
【００２３】
図１において、Ｐ型シリコン基板１に浅い素子分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ、以下ＳＴＩと称する）２を形成する。Ｐ型チャネルＭＯＳトランジスタを形成する領域（以下、ＰＭＯＳ領域と称する）３にＮ型ウェル４を形成する。
ＰＭＯＳ領域３において、Ｐ型シリコン基板１の主面に０．５ｎｍ程度のシリコン酸化膜５ａを形成し、シリコン酸化膜５ａの上に、３ｎｍ程度のハフニウム酸化膜からなる第一の絶縁膜６ａを形成する。さらに、第一の絶縁膜６ａの上に、第二の絶縁膜７ａを形成し、さらに第二の絶縁膜７ａの上にポリシリコン膜からなるゲート電極８ａを形成する。
【００２４】
また、積層されたシリコン酸化膜５ａ、第一の絶縁膜６ａ、第二の絶縁膜７ａ、およびゲート電極８ａの側面に、シリコン酸化膜またはシリコン窒化膜などからなるサイドウォール１１を形成する。
【００２５】
また、Ｐ型シリコン基板１のＰＭＯＳ領域３には、Ｐ型不純物を低濃度に導入したＰＭＯＳの低濃度拡散層領域（以下、エクステンション領域と称する）１０ａと、Ｐ型不純物を高濃度に導入したＰＭＯＳの高濃度拡散層領域（以下、ソース／ドレイン領域と称する）１２ａを自己整合的に形成する。
【００２６】
さらに、Ｐ型シリコン基板１、ＳＴＩ２、ＰＭＯＳ領域３全体を覆うように、第１の層間絶縁膜１３を形成する。第１の層間絶縁膜１３の上に金属電極１５を形成し、金属電極１５および第１の層間絶縁膜１３全体を覆うように、第２の層間絶縁膜１６を形成する。
金属電極１５は、層間絶縁膜１３に開口された埋め込みコンタクト１４を通してＰＭＯＳのソース／ドレイン領域１２ａに接続されている。
【００２７】
図２〜９は、本発明の実施の形態による、ＭＯＳトランジスタの製造方法を工程順に示す断面図である。ＮＭＯＳとＰＭＯＳは断面構造が同じであるので、ＰＭＯＳの断面のみを示す。
【００２８】
まず、図２に示すように、Ｐ型シリコン基板１の主面に、いわゆるＳＴＩ分離法によりＳＴＩ２を形成する。次に、リソグラフィおよびイオン注入により、ＰＭＯＳ領域３にＮ型ウェル４を形成する。
【００２９】
次に、図３に示すように、Ｐ型シリコン基板１の表面を希釈弗酸などにより洗浄後、Ｐ型シリコン基板１の主面に、０．５ｎｍ程度の薄いシリコン酸化膜５を形成する。次に、シリコン酸化膜５の上に、３ｎｍ程度のハフニウム酸化膜からなる高誘電率の第一の絶縁膜６を形成する。
【００３０】
シリコン酸化膜５の形成方法として、例えばランプアニールによる急速加熱処理を行い、酸素ガスや水素ガスを適用することにより、膜質の優れた１ｎｍ以下の極薄シリコン酸化膜を形成できる。また、ハフニウム酸化膜の形成方法としては、たとえば化学気相成長法（ＣＶＤ法）あるいは、ＡＬＤ法を用いる。
【００３１】
さらに、第一の絶縁膜６を形成後、第一の絶縁膜６を緻密化する処理を行ってもよい。緻密化する方法として、例えば１０００℃、３０秒程度のランプアニールによる急速加熱処理を用い、窒素ガスあるいは窒素ガス中に微量添加した酸素ガスを適用することで効果がある。
【００３２】
この実施の形態では、第一の絶縁膜６として、ハフニウム酸化膜を用いた場合について述べたが、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）およびルテチウム（Ｌｕ）のいずれか一つの金属からなる金属酸化膜、または前記いずれか一つの金属、酸素、シリコンからなる高誘電率絶縁膜、または前記いずれか一つの金属、酸素、アルミニウムからなる高誘電率絶縁膜を用いても良い。
【００３３】
さらに、図４に示すように、第一の絶縁膜６の上に、窒素を含む第二の絶縁膜７をハフニウム、酸素、シリコンおよび窒素を含む原料を用いたＣＶＤ法、あるいはＡＬＤ法により形成する。
【００３４】
ここで、第二の絶縁膜７は、ハフニウム、酸素、アルミニウムおよび窒素を有する原料を用いたＣＶＤ法、あるいはＡＬＤ法により形成するようにしても良い。
【００３５】
また、第一の絶縁膜６として、ハフニウム、酸素およびシリコンからなる高誘電率絶縁膜、またはハフニウム、酸素、アルミニウムからなる高誘電率絶縁膜のいずれかを用いた場合、第二の絶縁膜７の形成には、窒素ガスを用いたプラズマ処理を用いても良い。
【００３６】
また、第二の絶縁膜７は、第一の絶縁膜６の膜厚の１／２０から２／３の範囲の膜厚で形成することが好ましい。
【００３７】
この理由は、第二の絶縁膜７の膜厚を、第一の絶縁膜６の膜厚の１／２０よりも薄く形成した場合、後に形成するソース／ドレイン領域にイオン注入された不純物の活性化熱処理において、ゲート電極であるポリシリコンへ導入したリンあるいはボロンなどの不純物の拡散抑制が困難となり、また２／３よりも厚く形成すると膜中電荷が大きくなり、Ｖｆｂシフトが大きくなるためである。
【００３８】
さらに、第二の絶縁膜７の窒素ピーク濃度は、５ａｔｏｍｉｃ％以上であることが好ましい。
【００３９】
この理由は、窒素ピーク値がこの値よりも小さい場合、第二の絶縁膜７の緻密化が不十分となり、後に形成するソース／ドレイン領域にイオン注入された不純物の活性化熱処理において、ゲート電極であるポリシリコンへ導入したリンあるいはボロンなどの不純物の拡散抑制が困難となるためである。
【００４０】
次に、第二の絶縁膜７を熱処理により緻密化する。熱処理の方法としては、例えばランプアニールにより１０００℃、３０秒の急速加熱処理を行う。このとき、窒素ガスあるいは窒素ガス中に微量添加した酸素ガスを適用することが好ましい。
【００４１】
さらに、図５に示すように、ゲート電極としてポリシリコン膜８を１５０ｎｍ程度の膜厚で形成する。次に、ＰＭＯＳ領域３以外の位置に、リソグラフィによりレジストパターン９を形成する。これをマスクとして、ＰＭＯＳ領域３のポリシリコン膜８にボロンをイオン注入する。
【００４２】
また、図示しないが、ＮＭＯＳ領域以外の位置にレジストパターンを形成し、ＮＭＯＳ領域のポリシリコン膜にリンをイオン注入する。
【００４３】
ここでは、ゲート電極としてポリシリコン膜を用いた場合について述べたが、シリコンゲルマニウム（ＳｉＧｅｘ）膜を用いても良い。
【００４４】
次に、図６に示すように、ＰＭＯＳ領域３にリソグラフィによりレジストパターン９を形成し、これをマスクとしてポリシリコン膜８、第二の絶縁膜７、第一の絶縁膜６、およびゲート酸化膜５をエッチングする。
これにより、ゲート電極８ａ、第二の絶縁膜７ａ、第一の絶縁膜６ａ、およびゲート酸化膜５ａを形成する。
【００４５】
次に、図７に示すように、ＰＭＯＳ領域３以外の位置にリソグラフィによりレジストパターン９を形成する。これをマスクとして、ＰＭＯＳ領域３に、二弗化ボロンのイオン注入を行い、ＰＭＯＳ領域３にＰ型不純物の低濃度イオン注入層１０を形成する。
【００４６】
次に、図示しないが、ＮＭＯＳ領域以外の位置にリソグラフィによりレジストパターンを形成し、ＮＭＯＳ領域にヒ素をイオン注入し、Ｎ型不純物の低濃度イオン注入層を形成する。
【００４７】
次に、図８に示すように、Ｐ型シリコン基板１の主面全体を覆うように、シリコン窒化膜を１００ｎｍ程度の膜厚で形成し、異方性エッチングを行うことにより、積層されたゲート電極８ａ、第二の絶縁膜７ａ、第一の絶縁膜６ａ、およびゲート酸化膜５ａの側面にシリコン窒化膜からなるサイドウォール１１を形成する。
【００４８】
次に、図９に示すように、ＰＭＯＳ領域３以外の位置にレジストパターン９をリソグラフィにより形成し、ＰＭＯＳ領域３にボロンのイオン注入を行い、ＰＭＯＳ領域３にＰ型不純物の高濃度イオン注入層１２を形成する。
【００４９】
次に、図示しないが、ＮＭＯＳ領域以外の位置にレジストパターンをリソグラフィにより形成し、ＮＭＯＳ領域にリンのイオン注入を行い、ＮＭＯＳ領域にＮ型不純物の高濃度イオン注入層を形成する。
【００５０】
次に、図１０に示すように、Ｐ型シリコン基板１に対して、ランプアニールにより９８０℃で３０秒、急速加熱処理を行う。このランプアニールにより、ＰＭＯＳ領域３では、Ｐ型不純物の低濃度イオン注入層１０、Ｐ型不純物の高濃度イオン注入層１２（図９参照）をそれぞれ活性化し、Ｐ型の低濃度エクステンション領域１０ａとＰ型の高濃度ソース・ドレイン領域１２ａを形成する。また、このときゲート電極８ａも同時に活性化される。
【００５１】
なお、図示しないが、前記急速加熱処理において、ＮＭＯＳ領域においてもＮ型不純物の低濃度イオン注入層、Ｎ型不純物の高濃度イオン注入層をそれぞれ活性化してＮ型の低濃度エクステンション領域と、高濃度ソース／ドレイン領域を形成する。また、ＮＭＯＳ領域のゲート電極も同時に活性化されている。
【００５２】
ここで、第一の絶縁膜６形成後および、第二の絶縁膜７形成後に行われる熱処理は、１０００℃で行われていたのに対し、各イオン注入層およびゲート電極８ａの活性化のための熱処理は、９８０℃で行われている。このように、第一の絶縁膜６形成後の緻密化熱処理温度、および第二の絶縁膜７の緻密化熱処理温度を、活性化熱処理温度と比較して少なくとも１０℃以上高くする設定する必要がある。
【００５３】
以上の工程により、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを形成する。その後、図１に示すように、トランジスタ全体を覆うように、Ｐ型シリコン基板１主面上に層間絶縁膜１３を形成し、層間絶縁膜１３に導電膜を埋め込んだコンタクト１４を形成し、金属電極１５を形成することによりＭＯＳトランジスタを形成する。なお、１６は、第２の層間絶縁膜である。
【００５４】
以上述べたように、この実施の形態では、高誘電率絶縁膜をゲート絶縁膜として用いる半導体装置において、高誘電率絶縁膜からなる第一の絶縁膜の上に、窒素を含む第二の絶縁膜を形成するようにした。第二の絶縁膜は、窒素を含む原料を用いたＡＬＤ法あるいは窒化ガスを用いたプラズマ処理によって形成した。
【００５５】
これらの方法を用いて第二の絶縁膜を形成することにより、第二の絶縁膜の膜厚が、第一の絶縁膜の膜厚の１／２０〜２／３の範囲になるように制御することが可能となり、かつ、窒素ピーク濃度を５ａｔｏｍｉｃ％以上に制御することが容易となる。
このように形成することにより、高い比誘電率を保ちながら、第一の絶縁膜および第二の絶縁膜を非常に緻密な膜にすることができる。
【００５６】
また、第一の絶縁膜を緻密化する工程と、第二の絶縁膜を緻密化する工程において、熱処理の温度が、トランジスタのイオン注入層およびゲート電極を活性化する熱処理温度よりも１０℃以上高くなるようにした。このように形成することで、第一のゲート絶縁膜である高誘電率絶縁膜と、ゲート電極であるポリシリコンとの相互反応が抑制される。
以上のように形成することにより、熱的に安定で、ゲート電極に含まれる不純物拡散を抑制したゲート絶縁膜を形成することができる。
【００５７】
本発明の実施形態により作製されたＰ型ＭＯＳキャパシタのＣ−Ｖ特性を図１１に示す。図１１から、実際に得られたＣ−Ｖ特性は、理想のＣ−Ｖ特性とほぼ一致しており、従来技術で見られたような、Ｖｆｂシフトの問題を解決することができた。
これは、本発明の実施形態を用いた場合、第一の絶縁膜および第二の絶縁膜を非常に緻密な膜で形成し、且つ第一の絶縁膜および第二の絶縁膜の緻密化処理であるランプアニール処理を、ＭＯＳトランジスタを形成するのに用いた活性化のランプアニール処理温度より低い温度で行うようにしたので、高誘電率絶縁膜とゲート電極であるポリシリコンとで相互反応が抑制されたためと考えられる。
【００５８】
さらに、図１２は本発明の実施形態により作製されたＰ型ＭＯＳキャパシタのＣ−Ｖ特性の活性化熱処理温度依存性を示した結果である。ここで、活性化熱処理は、ランプアニールを用いた９５０、１０００℃および１０５０℃、１０秒間、窒素雰囲気中で行った。
図１２から、熱処理温度によるＣ−Ｖ特性の変化は見られず、ボロン不純物拡散が十分抑制できたことが確認された。これらの結果から、ゲート絶縁膜は高い比誘電率を保ちなから、熱的に安定であり、結果としてトランジスタ特性を良好に動作させることが実現できた。
【００５９】
【発明の効果】
本発明によれば、高誘電率絶縁膜をゲート絶縁膜に用いた半導体装置において、高い比誘電率が確保され、熱的に安定である良好なＭＯＳトランジスタ特性を有する半導体装置およびその製造方法を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態の半導体装置の構成例を示す断面図。
【図２】本発明の実施形態の半導体装置の製造方法を示す断面図。
【図３】本発明の実施形態の半導体装置の製造方法を示す断面図。
【図４】本発明の実施形態の半導体装置の製造方法を示す断面図。
【図５】本発明の実施形態の半導体装置の製造方法を示す断面図。
【図６】本発明の実施形態の半導体装置の製造方法を示す断面図。
【図７】本発明の実施形態の半導体装置の製造方法を示す断面図。
【図８】本発明の実施形態の半導体装置の製造方法を示す断面図。
【図９】本発明の実施形態の半導体装置の製造方法を示す断面図。
【図１０】本発明の実施形態の半導体装置の製造方法を示す断面図。
【図１１】本発明の半導体装置による容量−電圧特性。
【図１２】本発明の半導体装置による容量−電圧特性。
【図１３】従来の半導体装置による容量−電圧特性。
【図１４】従来の半導体装置による容量−電圧特性。
【符号の説明】
１ Ｐ型シリコン基板、 ２ ＳＴＩ、 ５ シリコン酸化膜、 ６ 第一の絶縁膜、 ７ 第二の絶縁膜、 ８ ポリシリコン膜、 １０ ＮＭＯＳのエクステンション、 １１ サイドウォール、 １２ ＮＭＯＳのソース／ドレイン、 １３ 層間絶縁膜、 １４ 埋め込みコンタクト、 １５ 金属電極、 １６ 第２の層間絶縁膜。
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に高誘電率絶縁膜をゲート絶縁膜に用いた半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
大規模集積回路の微細化に伴い、ゲート絶縁膜の薄膜化が要求されている。従来用いられているシリコン酸化膜やシリコン酸窒化膜では、リーク電流増大のため、薄膜化に限界があり、サブ０．１ミクロン世代においては、酸化膜換算膜厚で、１．５ｎｍ以下の性能を要求することが困難になってきている。
【０００３】
このため、シリコン酸化膜やシリコン酸窒化膜と比較して比誘電率の高い金属酸化膜、金属シリケート膜あるいは金属アルミネート膜をゲート絶縁膜に用いて、物理的膜厚を厚くすることによりリーク電流を抑制するという提案がなされている。しかしながら、これら金属酸化膜、金属シリケート膜、あるいは金属アルミネート膜をゲート絶縁膜として用い、ゲート電極としてポリシリコン電極を用いた場合、トランジスタ特性を良好に動作させるのに必須な高温活性化熱処理時に導入したボロン、リンなどの不純物がゲート絶縁膜を通して基板方向に拡散してしまい、トランジスタ特性を劣化させる問題がある。
【０００４】
図１３は、Ｐ型チャネル型の金属酸化膜半導体（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、以下、ＭＯＳと称する）キャパシタにおけるゲート電圧―ゲート容量（以下、Ｃ−Ｖと称する）特性の活性化熱処理温度依存性を示した結果である。図１３より、Ｃ−Ｖ特性は活性化熱処理温度（９５０〜１０５０℃）の増加に伴い、右側にシフトしており、ゲート電極であるポリシリコン膜中に導入したボロンがゲート酸化膜を通して基板方向へ拡散していることを示している。これは、金属酸化膜、金属シリケート膜、あるいは金属アルミネート膜の拡散に対する障壁が十分でないため、熱処理温度の増加に伴って、ボロンの拡散が顕著になるためである。
【０００５】
このような問題に対し、近年では金属酸化膜、金属シリケート膜、あるいは金属アルミネート膜に窒素を導入させる技術が提案されている。例えば、従来の技術の一例では、シリコン基板上へＳｉＯ２層などの酸化物層を形成した後、該酸化物層の上にスパッタ法あるいはプラズマＣＶＤ法などにより、ジルコニウムあるいはハフニウムよりなる金属膜を蒸着し、その後、該金属膜に対して、例えばＮＯなどのガスを用いた酸窒化処理を行い、オキシ窒化ジリコニウム（ＺｒＯｘＮｙ）あるいはオキシ窒化ハフニウム（ＨｆＯｘＮｙ）によりなる高誘電率ゲート絶縁膜を形成できるとされている（特許文献１参照）。
【０００６】
また、従来の技術の他の一例では、スパッタ法あるいはＣＶＤ法を用いて、下部バリア膜、金属シリケート膜、上部バリア膜からなる高誘電率ゲート絶縁膜を形成する。ここで、金属（Ｍ）、酸素（Ｏ）、窒素（Ｎ）、シリコン（Ｓｉ）の組成（例えばＭｘＳｉｙＯ膜を０．２３≦ｙ／（ｘ＋ｙ）≦０．９０、ＭｘＳｉｙＯＮ膜をｘ／（ｘ＋ｙ）≧０．１０）を制御することで熱的安定性に優れたゲート絶縁膜が形成できるとされている（特許文献２参照）。
【０００７】
【特許文献１】
特開２０００−５８８３２号公報
【特許文献２】
特開２００３−８０１１号公報
【０００８】
【発明が解決しようとする課題】
上述した従来技術により高誘電率絶縁膜を形成した場合、図１３に示したような現象は小さくなり、不純物拡散によるＶｆｂシフトは非常に小さくなることが確認されている。これは、高誘電率絶縁膜が窒化することにより緻密化され、不純物拡散を抑制したためと推測される。
【０００９】
しかしながら、従来の高誘電率絶縁膜においては、図１４に示すように、初期のＶｆｂシフトが大きく、特にＰ型チャネルＭＯＳトランジスタにおいて顕著となり、トランジスタ特性を良好に動作させることが困難とされる。
【００１０】
例えば、従来の技術を用いて高誘電率絶縁膜を窒化すると、高誘電率絶縁膜の窒素濃度は制御可能となるが、窒化される膜厚を制御することが困難となる。これは、ＮＯなどの酸窒化処理では、処理温度の増加に伴い窒素濃度は増加するが、窒化される領域が処理温度に伴い増加し、高誘電率絶縁膜全体が窒化される、もしくは高誘電率絶縁膜とシリコン基板界面まで窒化されるためである（特許文献１参照）。
【００１１】
結果として窒化された膜厚や濃度に依存してＣ−Ｖ特性のシフト量が変化し、窒化される膜厚が厚くなった場合や窒化される濃度が高くなるのに依存し、高誘電率絶縁膜中にプラス（＋）の電荷が増えるため、Ｃ−Ｖ特性が理想曲線と比較してマイナス側にシフトする結果となる。
【００１２】
また、従来の他の技術を用いた場合、スパッタ法あるいは化学気相成長（ＣＶＤ）法を用いているため、窒化される膜の膜厚および濃度の制御が十分でないという問題がある（特許文献２参照）。
【００１３】
本発明は、以上の状況に鑑みなされたもので、高い比誘電率が確保され、熱的に安定である高誘電率絶縁膜を用いた半導体装置を実現できるようにすることを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置は、高誘電率絶縁膜をゲート絶縁膜に用いる半導体装置において、高誘電率絶縁膜からなる第一の絶縁膜の上に、原子化学気相成長法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、以下ＡＬＤと称する）、あるいは窒化プラズマにより窒素を含む第二の絶縁膜を形成し、ゲート電極の不純物の拡散を抑制するようにしたものである。
【００１５】
すなわち、本発明の半導体装置は、シリコン基板と、前記シリコン基板の主面上に形成したシリコン酸化膜と、前記シリコン酸化膜の上に形成した第一の絶縁膜と、前記第一の絶縁膜の上に形成した第二の絶縁膜と、前記第二の絶縁膜の上に形成したゲート電極とを備えた半導体装置であって、前記第一の絶縁膜は、金属及び酸素からなる金属酸化膜、金属、酸素及びシリコンからなる金属シリケート膜、またはアルミニウム以外の金属、酸素及びアルミニウムからなる金属アルミネート膜からなる高誘電率絶縁膜であり、前記絶縁膜は、金属、酸素、シリコン及び窒素を有する絶縁膜、または、アルミニウム以外の金属、酸素、アルミニウム及び窒素を有する絶縁膜からなることを特徴とする。
【００１６】
また、本発明の半導体装置の製造方法は、シリコン基板主面上にシリコン酸化膜を形成する工程と、前記シリコン酸化膜の上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜の上に第二の絶縁膜を形成する工程と、前記シリコン酸化膜、前記第一の絶縁膜および前記第二の絶縁膜を熱処理により緻密化する工程と、前記緻密化された第二の絶縁膜の上にゲート電極を形成する工程とを備えたことを特徴とする。
【００１７】
また、前記第一の絶縁膜および前記第二の絶縁膜は、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）およびルテチウム（Ｌｕ）のいずれか一つの金属を含むことを特徴としている。
【００１８】
また、第二の絶縁膜は、ＡＬＤ法、あるいは窒化ガスによるプラズマ処理により形成し、第一の絶縁膜の膜厚の１／２０〜２／３の範囲の膜厚で形成し、第二の絶縁膜の窒素（Ｎ）ピーク濃度が５ａｔｏｍｉｃ％以上となるように形成する。
【００１９】
このように、高誘電率絶縁膜をゲート絶縁膜として用いる半導体装置において、高誘電率絶縁膜からなる第一の絶縁膜の上に、窒素を含む第二の絶縁膜を形成するようにして、ゲート絶縁膜を緻密な膜にすることができる。
また、シリコン酸化膜、第一の絶縁膜および第二の絶縁膜の緻密化処理を、トランジスタの拡散層を活性化する熱処理温度よりも高い温度で行うようにして、高誘電率絶縁膜およびＭＯＳトランジスタを形成する。
このようにすると、高誘電率絶縁膜の極表面に高誘電率絶縁膜で用いた金属の導電性膜（例えばシリサイド膜など）が形成されず、高い比誘電率を保ちながら、第一の絶縁膜および第二の絶縁膜を非常に緻密な膜にすることができるので、熱的に安定であり、且つＶｆｂシフトが理想曲線とほぼ同等となるゲート絶縁膜を形成できる。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００２１】
図１は、本発明の実施の形態を説明するＭＯＳトランジスタの構成例を示した断面図である。また、図２〜１０は、本発明の実施の形態による半導体装置の製造方法を、半導体装置の断面により、順を追って説明する工程説明図である。
【００２２】
通常は、同一基板上にＮ型チャネルＭＯＳ（以下、ＮＭＯＳと称する）およびＰ型チャネルＭＯＳ（以下、ＰＭＯＳと称する）を形成するが、両者の断面構造は同一であるので、ＰＭＯＳの断面のみを示す。
【００２３】
図１において、Ｐ型シリコン基板１に浅い素子分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ、以下ＳＴＩと称する）２を形成する。Ｐ型チャネルＭＯＳトランジスタを形成する領域（以下、ＰＭＯＳ領域と称する）３にＮ型ウェル４を形成する。
ＰＭＯＳ領域３において、Ｐ型シリコン基板１の主面に０．５ｎｍ程度のシリコン酸化膜５ａを形成し、シリコン酸化膜５ａの上に、３ｎｍ程度のハフニウム酸化膜からなる第一の絶縁膜６ａを形成する。さらに、第一の絶縁膜６ａの上に、第二の絶縁膜７ａを形成し、さらに第二の絶縁膜７ａの上にポリシリコン膜からなるゲート電極８ａを形成する。
【００２４】
また、積層されたシリコン酸化膜５ａ、第一の絶縁膜６ａ、第二の絶縁膜７ａ、およびゲート電極８ａの側面に、シリコン酸化膜またはシリコン窒化膜などからなるサイドウォール１１を形成する。
【００２５】
また、Ｐ型シリコン基板１のＰＭＯＳ領域３には、Ｐ型不純物を低濃度に導入したＰＭＯＳの低濃度拡散層領域（以下、エクステンション領域と称する）１０ａと、Ｐ型不純物を高濃度に導入したＰＭＯＳの高濃度拡散層領域（以下、ソース／ドレイン領域と称する）１２ａを自己整合的に形成する。
【００２６】
さらに、Ｐ型シリコン基板１、ＳＴＩ２、ＰＭＯＳ領域３全体を覆うように、第１の層間絶縁膜１３を形成する。第１の層間絶縁膜１３の上に金属電極１５を形成し、金属電極１５および第１の層間絶縁膜１３全体を覆うように、第２の層間絶縁膜１６を形成する。
金属電極１５は、層間絶縁膜１３に開口された埋め込みコンタクト１４を通してＰＭＯＳのソース／ドレイン領域１２ａに接続されている。
【００２７】
図２〜９は、本発明の実施の形態による、ＭＯＳトランジスタの製造方法を工程順に示す断面図である。ＮＭＯＳとＰＭＯＳは断面構造が同じであるので、ＰＭＯＳの断面のみを示す。
【００２８】
まず、図２に示すように、Ｐ型シリコン基板１の主面に、いわゆるＳＴＩ分離法によりＳＴＩ２を形成する。次に、リソグラフィおよびイオン注入により、ＰＭＯＳ領域３にＮ型ウェル４を形成する。
【００２９】
次に、図３に示すように、Ｐ型シリコン基板１の表面を希釈弗酸などにより洗浄後、Ｐ型シリコン基板１の主面に、０．５ｎｍ程度の薄いシリコン酸化膜５を形成する。次に、シリコン酸化膜５の上に、３ｎｍ程度のハフニウム酸化膜からなる高誘電率の第一の絶縁膜６を形成する。
【００３０】
シリコン酸化膜５の形成方法として、例えばランプアニールによる急速加熱処理を行い、酸素ガスや水素ガスを適用することにより、膜質の優れた１ｎｍ以下の極薄シリコン酸化膜を形成できる。また、ハフニウム酸化膜の形成方法としては、たとえば化学気相成長法（ＣＶＤ法）あるいは、ＡＬＤ法を用いる。
【００３１】
さらに、第一の絶縁膜６を形成後、第一の絶縁膜６を緻密化する処理を行ってもよい。緻密化する方法として、例えば１０００℃、３０秒程度のランプアニールによる急速加熱処理を用い、窒素ガスあるいは窒素ガス中に微量添加した酸素ガスを適用することで効果がある。
【００３２】
この実施の形態では、第一の絶縁膜６として、ハフニウム酸化膜を用いた場合について述べたが、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）およびルテチウム（Ｌｕ）のいずれか一つの金属からなる金属酸化膜、または前記いずれか一つの金属、酸素、シリコンからなる高誘電率絶縁膜、または前記いずれか一つの金属、酸素、アルミニウムからなる高誘電率絶縁膜を用いても良い。
【００３３】
さらに、図４に示すように、第一の絶縁膜６の上に、窒素を含む第二の絶縁膜７をハフニウム、酸素、シリコンおよび窒素を含む原料を用いたＣＶＤ法、あるいはＡＬＤ法により形成する。
【００３４】
ここで、第二の絶縁膜７は、ハフニウム、酸素、アルミニウムおよび窒素を有する原料を用いたＣＶＤ法、あるいはＡＬＤ法により形成するようにしても良い。
【００３５】
また、第一の絶縁膜６として、ハフニウム、酸素およびシリコンからなる高誘電率絶縁膜、またはハフニウム、酸素、アルミニウムからなる高誘電率絶縁膜のいずれかを用いた場合、第二の絶縁膜７の形成には、窒素ガスを用いたプラズマ処理を用いても良い。
【００３６】
また、第二の絶縁膜７は、第一の絶縁膜６の膜厚の１／２０から２／３の範囲の膜厚で形成することが好ましい。
【００３７】
この理由は、第二の絶縁膜７の膜厚を、第一の絶縁膜６の膜厚の１／２０よりも薄く形成した場合、後に形成するソース／ドレイン領域にイオン注入された不純物の活性化熱処理において、ゲート電極であるポリシリコンへ導入したリンあるいはボロンなどの不純物の拡散抑制が困難となり、また２／３よりも厚く形成すると膜中電荷が大きくなり、Ｖｆｂシフトが大きくなるためである。
【００３８】
さらに、第二の絶縁膜７の窒素ピーク濃度は、５ａｔｏｍｉｃ％以上であることが好ましい。
【００３９】
この理由は、窒素ピーク値がこの値よりも小さい場合、第二の絶縁膜７の緻密化が不十分となり、後に形成するソース／ドレイン領域にイオン注入された不純物の活性化熱処理において、ゲート電極であるポリシリコンへ導入したリンあるいはボロンなどの不純物の拡散抑制が困難となるためである。
【００４０】
次に、第二の絶縁膜７を熱処理により緻密化する。熱処理の方法としては、例えばランプアニールにより１０００℃、３０秒の急速加熱処理を行う。このとき、窒素ガスあるいは窒素ガス中に微量添加した酸素ガスを適用することが好ましい。
【００４１】
さらに、図５に示すように、ゲート電極としてポリシリコン膜８を１５０ｎｍ程度の膜厚で形成する。次に、ＰＭＯＳ領域３以外の位置に、リソグラフィによりレジストパターン９を形成する。これをマスクとして、ＰＭＯＳ領域３のポリシリコン膜８にボロンをイオン注入する。
【００４２】
また、図示しないが、ＮＭＯＳ領域以外の位置にレジストパターンを形成し、ＮＭＯＳ領域のポリシリコン膜にリンをイオン注入する。
【００４３】
ここでは、ゲート電極としてポリシリコン膜を用いた場合について述べたが、シリコンゲルマニウム（ＳｉＧｅｘ）膜を用いても良い。
【００４４】
次に、図６に示すように、ＰＭＯＳ領域３にリソグラフィによりレジストパターン９を形成し、これをマスクとしてポリシリコン膜８、第二の絶縁膜７、第一の絶縁膜６、およびゲート酸化膜５をエッチングする。
これにより、ゲート電極８ａ、第二の絶縁膜７ａ、第一の絶縁膜６ａ、およびゲート酸化膜５ａを形成する。
【００４５】
次に、図７に示すように、ＰＭＯＳ領域３以外の位置にリソグラフィによりレジストパターン９を形成する。これをマスクとして、ＰＭＯＳ領域３に、二弗化ボロンのイオン注入を行い、ＰＭＯＳ領域３にＰ型不純物の低濃度イオン注入層１０を形成する。
【００４６】
次に、図示しないが、ＮＭＯＳ領域以外の位置にリソグラフィによりレジストパターンを形成し、ＮＭＯＳ領域にヒ素をイオン注入し、Ｎ型不純物の低濃度イオン注入層を形成する。
【００４７】
次に、図８に示すように、Ｐ型シリコン基板１の主面全体を覆うように、シリコン窒化膜を１００ｎｍ程度の膜厚で形成し、異方性エッチングを行うことにより、積層されたゲート電極８ａ、第二の絶縁膜７ａ、第一の絶縁膜６ａ、およびゲート酸化膜５ａの側面にシリコン窒化膜からなるサイドウォール１１を形成する。
【００４８】
次に、図９に示すように、ＰＭＯＳ領域３以外の位置にレジストパターン９をリソグラフィにより形成し、ＰＭＯＳ領域３にボロンのイオン注入を行い、ＰＭＯＳ領域３にＰ型不純物の高濃度イオン注入層１２を形成する。
【００４９】
次に、図示しないが、ＮＭＯＳ領域以外の位置にレジストパターンをリソグラフィにより形成し、ＮＭＯＳ領域にリンのイオン注入を行い、ＮＭＯＳ領域にＮ型不純物の高濃度イオン注入層を形成する。
【００５０】
次に、図１０に示すように、Ｐ型シリコン基板１に対して、ランプアニールにより９８０℃で３０秒、急速加熱処理を行う。このランプアニールにより、ＰＭＯＳ領域３では、Ｐ型不純物の低濃度イオン注入層１０、Ｐ型不純物の高濃度イオン注入層１２（図９参照）をそれぞれ活性化し、Ｐ型の低濃度エクステンション領域１０ａとＰ型の高濃度ソース・ドレイン領域１２ａを形成する。また、このときゲート電極８ａも同時に活性化される。
【００５１】
なお、図示しないが、前記急速加熱処理において、ＮＭＯＳ領域においてもＮ型不純物の低濃度イオン注入層、Ｎ型不純物の高濃度イオン注入層をそれぞれ活性化してＮ型の低濃度エクステンション領域と、高濃度ソース／ドレイン領域を形成する。また、ＮＭＯＳ領域のゲート電極も同時に活性化されている。
【００５２】
ここで、第一の絶縁膜６形成後および、第二の絶縁膜７形成後に行われる熱処理は、１０００℃で行われていたのに対し、各イオン注入層およびゲート電極８ａの活性化のための熱処理は、９８０℃で行われている。このように、第一の絶縁膜６形成後の緻密化熱処理温度、および第二の絶縁膜７の緻密化熱処理温度を、活性化熱処理温度と比較して少なくとも１０℃以上高くする設定する必要がある。
【００５３】
以上の工程により、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを形成する。その後、図１に示すように、トランジスタ全体を覆うように、Ｐ型シリコン基板１主面上に層間絶縁膜１３を形成し、層間絶縁膜１３に導電膜を埋め込んだコンタクト１４を形成し、金属電極１５を形成することによりＭＯＳトランジスタを形成する。なお、１６は、第２の層間絶縁膜である。
【００５４】
以上述べたように、この実施の形態では、高誘電率絶縁膜をゲート絶縁膜として用いる半導体装置において、高誘電率絶縁膜からなる第一の絶縁膜の上に、窒素を含む第二の絶縁膜を形成するようにした。第二の絶縁膜は、窒素を含む原料を用いたＡＬＤ法あるいは窒化ガスを用いたプラズマ処理によって形成した。
【００５５】
これらの方法を用いて第二の絶縁膜を形成することにより、第二の絶縁膜の膜厚が、第一の絶縁膜の膜厚の１／２０〜２／３の範囲になるように制御することが可能となり、かつ、窒素ピーク濃度を５ａｔｏｍｉｃ％以上に制御することが容易となる。
このように形成することにより、高い比誘電率を保ちながら、第一の絶縁膜および第二の絶縁膜を非常に緻密な膜にすることができる。
【００５６】
また、第一の絶縁膜を緻密化する工程と、第二の絶縁膜を緻密化する工程において、熱処理の温度が、トランジスタのイオン注入層およびゲート電極を活性化する熱処理温度よりも１０℃以上高くなるようにした。このように形成することで、第一のゲート絶縁膜である高誘電率絶縁膜と、ゲート電極であるポリシリコンとの相互反応が抑制される。
以上のように形成することにより、熱的に安定で、ゲート電極に含まれる不純物拡散を抑制したゲート絶縁膜を形成することができる。
【００５７】
本発明の実施形態により作製されたＰ型ＭＯＳキャパシタのＣ−Ｖ特性を図１１に示す。図１１から、実際に得られたＣ−Ｖ特性は、理想のＣ−Ｖ特性とほぼ一致しており、従来技術で見られたような、Ｖｆｂシフトの問題を解決することができた。
これは、本発明の実施形態を用いた場合、第一の絶縁膜および第二の絶縁膜を非常に緻密な膜で形成し、且つ第一の絶縁膜および第二の絶縁膜の緻密化処理であるランプアニール処理を、ＭＯＳトランジスタを形成するのに用いた活性化のランプアニール処理温度より低い温度で行うようにしたので、高誘電率絶縁膜とゲート電極であるポリシリコンとで相互反応が抑制されたためと考えられる。
【００５８】
さらに、図１２は本発明の実施形態により作製されたＰ型ＭＯＳキャパシタのＣ−Ｖ特性の活性化熱処理温度依存性を示した結果である。ここで、活性化熱処理は、ランプアニールを用いた９５０、１０００℃および１０５０℃、１０秒間、窒素雰囲気中で行った。
図１２から、熱処理温度によるＣ−Ｖ特性の変化は見られず、ボロン不純物拡散が十分抑制できたことが確認された。これらの結果から、ゲート絶縁膜は高い比誘電率を保ちなから、熱的に安定であり、結果としてトランジスタ特性を良好に動作させることが実現できた。
【００５９】
【発明の効果】
本発明によれば、高誘電率絶縁膜をゲート絶縁膜に用いた半導体装置において、高い比誘電率が確保され、熱的に安定である良好なＭＯＳトランジスタ特性を有する半導体装置およびその製造方法を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態の半導体装置の構成例を示す断面図。
【図２】本発明の実施形態の半導体装置の製造方法を示す断面図。
【図３】本発明の実施形態の半導体装置の製造方法を示す断面図。
【図４】本発明の実施形態の半導体装置の製造方法を示す断面図。
【図５】本発明の実施形態の半導体装置の製造方法を示す断面図。
【図６】本発明の実施形態の半導体装置の製造方法を示す断面図。
【図７】本発明の実施形態の半導体装置の製造方法を示す断面図。
【図８】本発明の実施形態の半導体装置の製造方法を示す断面図。
【図９】本発明の実施形態の半導体装置の製造方法を示す断面図。
【図１０】本発明の実施形態の半導体装置の製造方法を示す断面図。
【図１１】本発明の半導体装置による容量−電圧特性。
【図１２】本発明の半導体装置による容量−電圧特性。
【図１３】従来の半導体装置による容量−電圧特性。
【図１４】従来の半導体装置による容量−電圧特性。
【符号の説明】
１ Ｐ型シリコン基板、 ２ ＳＴＩ、 ５ シリコン酸化膜、 ６ 第一の絶縁膜、 ７ 第二の絶縁膜、 ８ ポリシリコン膜、 １０ ＮＭＯＳのエクステンション、 １１ サイドウォール、 １２ ＮＭＯＳのソース／ドレイン、 １３ 層間絶縁膜、 １４ 埋め込みコンタクト、 １５ 金属電極、 １６ 第２の層間絶縁膜。
Claims (13)
- シリコン基板と、
前記シリコン基板の主面上に形成したシリコン酸化膜と、
前記シリコン酸化膜の上に形成した第一の絶縁膜と、
前記第一の絶縁膜の上に形成した第二の絶縁膜と、
前記第二の絶縁膜の上に形成したゲート電極とを備えた半導体装置であって、前記第一の絶縁膜は、金属及び酸素からなる金属酸化膜、金属、酸素及びシリコンからなる金属シリケート膜、またはアルミニウム以外の金属、酸素及びアルミニウムからなる金属アルミネート膜からなる高誘電率絶縁膜であり、
前記第二の絶縁膜は、金属、酸素、シリコン及び窒素を有する絶縁膜、または、アルミニウム以外の金属、酸素、アルミニウム及び窒素を有する絶縁膜からなることを特徴とする半導体装置。 - 前記シリコン酸化膜を、１ｎｍ以下の膜厚で形成することを特徴とする請求項１に記載の半導体装置。
- 前記第一の絶縁膜および前記第二の絶縁膜は、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジウム（Ｐｒ）、ネオジウム（Ｎｄ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）およびルテチウム（Ｌｕ）金属元素のいずれか一つを含むことを特徴とする請求項１または２に記載の半導体装置。
- 前記ゲート電極は、ポリシリコン膜またはシリコンゲルマニウム膜からなることを特徴とする請求項１または２に記載の半導体装置。
- 前記第二の絶縁膜の膜厚を、前記第一の絶縁膜の膜厚の１／２０から２／３の範囲内の膜厚で形成することを特徴とする請求項１または２に記載の半導体装置。
- 前記第二の絶縁膜は、窒素ピーク濃度が５ａｔｏｍｉｃ％以上となるように形成することを特徴とする請求項１または２に記載の半導体装置。
- シリコン基板主面上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜の上に高誘電率絶縁膜からなる第一の絶縁膜を形成する工程と、
前記第一の絶縁膜の上に窒素を含む第二の絶縁膜を形成する工程と、
前記シリコン酸化膜、前記第一の絶縁膜および前記第二の絶縁膜を熱処理により緻密化する工程と、
前記緻密化された第二の絶縁膜の上にゲート電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。 - 前記第一の絶縁膜を形成する工程において、金属および酸素、または金属、酸素およびシリコン、またはアルミニウム以外の金属、酸素およびアルミニウムのいずれかの組み合わせの原料を用いた化学気相成長法により形成することを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記第一の絶縁膜を形成する工程において、金属および酸素、または金属、酸素およびシリコン、またはアルミニウム以外の金属、酸素およびアルミニウムのいずれかの組み合わせの原料を用いた原子化学気相成長法により形成することを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記第二の絶縁膜を形成する工程において、窒化ガスを用いたプラズマ処理することを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記第二の絶縁膜を形成する工程において、金属、シリコン、酸素および窒素、またはアルミニウム以外の金属、アルミニウム、酸素および窒素のいずれかの組み合わせの原料を用いた原子化学気相成長法により形成することを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記シリコン酸化膜、前記第一の絶縁膜および前記第二の絶縁膜を熱処理により緻密化する工程における熱処理温度が、前記ゲート電極および前記イオン注入層を活性化する熱処理を行う工程における熱処理温度よりも高くなるように処理することを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記シリコン酸化膜、前記第一の絶縁膜および前記第二の絶縁膜を熱処理により緻密化する工程が、ランプアニールによる急速加熱処理により行われることを特徴とする請求項１２に記載の半導体装置の製造方法。
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