KR100689675B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 누설전류 감소 및 열화를 방지할 수 있는 게이트 절연막을 형성함과 동시에 게이트 전극의 기생 정전전하를 줄일수 있는 반도체 소자의 제조 방법에 관한 것으로, 기판 상에 형성되며, 게이트전극 패턴 형성 영역을 정의하는 트렌치를 갖는 절연막; 상기 트렌치의 저면과 내벽에 형성된 게이트 절연막; 상기 게이트절연막 상에 형성된 게이트 금속막; 상기 게이트 금속막 상에 형성되며, 상기 트렌치에 매립되어 상기 절연막과 실질적으로 평탄화된 하드마스크; 및 상기 트렌치의 측면에 얼라인 되는 기판의 하부에 형성된 소스/드레인 영역을 포함한다.
누설전류, 음각법, 트렌치(Trench)

Description

반도체 소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATING METHOD FOR THE SAME}
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 게이트 전극 형성 방법을 도시한 공정단면도.
도 2는 본 발명의 바람직한 실시예에 따라 제조된 반도체 소자의 구조를 나타낸 도면.
도 3a 내지 도 3k은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정단면도.
*도면의 주요 부분에 대한 부호의 설명*
20 : 기판 21 : 절연막
22 : 게이트절연막 23 : 게이트금속막
24 : 하드마스크 25 : 소스/드레인 영역
26 : 스페이서 27 : 버퍼산화막
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 누설전류 감소 및 열화를 방지할 수 있는 게이트 절연막을 형성함과 동시에 게이트 전극의 기생 정전전하를 줄일수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자의 게이트 전극을 형성하는 일반적인 방법은 기판 상에 게이트산화막, 도전막 및 하드마스크용 절연막을 차례로 증착시킨후 이를 선택적으로 패터닝하여 게이트 패턴을 형성한후, 게이트 패턴의 측벽에 스페이서를 형성하는 방법이 이용되고 있다. 이하, 종래기술의 게이트 전극 형성 방법을 구체적으로 살펴보겠다.
도 1a 내지 도 1d는 종래기술에 따른 반도체 소자의 게이트 전극 형성 방법을 도시한 공정단면도이다.
도 1a를 참조하면, 기판(10) 상에 열산화방법을 이용하여 게이트산화막(11)을 형성하고, 게이트산화막(11) 상에 폴리실리콘(12), 금속(13) 및 하드마스크용 절연막(14)을 차례로 형성한다.
이어서, 도 1b에 도시된 바와 같이, 하드마스크용 절연막(14) 상에 게이트전극 패턴형성을 위한 포토레지스트 패턴(15)을 형성하고, 포토레지스트(15)를 식각마스크로 하드마스크용 절연막(14)을 식각하여 하드마스크(14)를 형성한다.
이어서, 하드마스크(14)를 식각마스크로 금속(13), 폴리실리콘(12) 및 게이트산화막(11)을 차례로 식각하여 게이트전극 패턴(G1)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 게이트전극 패턴(G1)이 형성된 프로파일을 따라 실리콘산화막(16)을 형성하고, 실리콘산화막(16) 상에 실리콘질화막(17)을 형성한다.
이어서, 도 1d에 도시된 바와 같이, 실리콘질화막(17) 및 실리콘 산화막(16)을 하드마스크(14a)가 노출되는 타겟으로 전면식각하여 실리콘질화막(17)/실리콘산화막(16)구조의 측벽스페이서(18)를 형성한다. 이어서, 소스/드레인영역(19)을 형성하기 위한 불순물 이온주입 및 후속 열처리 공정이 진행된다.
상기와 같은 종래기술에 의한 반도체 소자의 게이트 전극은 반도체 소자의 디자인룰 감소에 따라 두께가 3nm 이하로 낮아지게 되면 누설전류가 급격히 증가하게 되고 게이트 전극 형성 후에 소스/드레인 영역을 형성하므로 이온 주입후 행해지는 고온 열처리 공정을 통해 게이트산화막이 열화되는 문제점이 발생한다.
또한, 금속/폴리실리콘의 이중구조의 도전막은 높이가 높아 이후 콘택형성을 위한 식각 및 플러그 형성 공정 중에 게이트 측벽이 손상을 받거나 보이드(Void)를 형성시킬 뿐만 아니라 게이트 전극의 기생 정전전하도 높아지게 되는 문제점이 발생하였다.
본 발명은 상기한 종래의 문제를 해결하기 위한 것으로, 누설전류 감소 및 열화를 방지할 수 있는 게이트 절연막을 형성함과 동시에 게이트 전극의 기생 정전전하를 줄일수 있는 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명은 기판 상에 형성되며, 게이트전극 패턴 형성 영역을 정의하는 트렌치를 갖는 절연막; 상기 트렌치의 저면과 내벽에 형성된 게이트 절연막; 상기 게이트절연막 상에 형성된 게이트 금속막; 상기 게이트 금속막 상에 형성되며, 상기 트렌치에 매립되어 상기 절연막과 실질적으로 평탄화된 하드마스크; 및 상기 트렌치의 측면에 얼라인 되는 기판의 하부에 형성된 소스/드레인 영역을 포함하는 반도체 소자를 제공한다.
또한, 본 발명은 기판 상에 게이트전극 패턴 형상의 희생막 패턴을 형성하는 단계; 상기 희생막의 측면에 얼라인 되는 기판의 하부에 소스/드레인 영역을 형성하는 단계; 상기 희생막 패턴을 포함한 기판의 전면에 절연막을 형성하는 단계; 상기 희생막 패턴의 폭과 적어도 오버랩되도록 상기 절연막 및 상기 희생막을 제거하여 게이트전극 패턴 형성 영역을 정의하는 트렌치를 형성하는 단계; 상기 트렌치가 형성된 프로파일을 따라 게이트 절연막을 형성하는 단계; 상기 게이트절연막 상에 게이트 금속막 및 하드마스크용 절연막을 차례로 형성하는 단계; 상기 절연막이 노출되는 타겟으로 상기 하드마스크용 절연막 및 상기 게이트 절연막을 화학적기계적연마하여 하드마스크/게이트금속막/게이트 절연막이 적층되고, 상기 절연막과 상기 하드마스크가 실질적으로 평탄화된 게이트전극 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 2는 본 발명의 바람직한 실시예에 따라 제조된 반도체 소자의 구조를 나타낸 도면이다.
도 2를 참조하면, 기판(20) 상에 게이트전극 패턴 형성 영역을 정의하는 트렌치를 갖는 절연막(21)이 형성되어 있다.
트렌치의 저면과 내벽에 게이트 절연막(22)이 형성되어 있다. 게이트 절연막은 제1알루미늄산화막/하프늄산화막/제2알루미늄산화막의 적층구조이다. 게이트절연막(22) 상에 게이트 금속막(23)이 형성되며, 게이트 금속막(23) 상에는 트렌치에 매립되어 절연막(21)과 실질적으로 평탄화된 하드마스크(24)가 형성되어 있다.
트렌치의 측면에 얼라인 되는 기판의 하부에 소스/드레인 영역(25)이 형성되어 있다. 게이트 절연막(22)이 형성된 트렌치의 외벽에 문턱전압 조절을 위한 스페이서(26)가 형성되고, 기판(20)과 스페이서(26) 사이에 버퍼산화막(27)이 형성되어 있다.
도 3a 내지 도 3k은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 도시한 공정단면도이다.
도 3a를 참조하면, 기판(30) 상에 실리콘산화막(31)을 형성하고, 실리콘산화막(31) 상에 게이트전극 패턴 형성을 위한 제1포토레지스트 패턴(32)을 형성한다. 여기서, 실리콘산화막(31)의 두께는 최종 완성된 게이트 전극 보다 충분히 높은 두께이어야 한다. 바람직한 실리콘산화막(31)의 두께는 20∼25nm이다.
이어서, 도 3b에 도시된 바와 같이, 제1포토레지스트 패턴(32)을 식각마스크로 실리콘산화막(31)을 식각하여 오픈부(P)를 형성한다.
이어서, 도 3c에 도시된 바와 같이, 오픈부(P)의 내부에 희생막(33)을 형성한다. 실리콘을 결정성장법으로 성장시켜 오픈부(P) 내부에만 희생막(33)이 성장되도록 할 수 있다.
이어서, 도 3d에 도시된 바와 같이, 희생막(33)을 제외한 실리콘산화막(31)을 제거하여 희생막 패턴(33a)을 형성한다. 이때, 실리콘산화막(31)의 제거는 건식식각으로 제거하는 것이 바람직하다.
이어서, 도 3e에 도시된 바와 같이, 희생막 패턴(33a)이 형성된 프로파일을 따라 버퍼산화막(34)을 형성할 수 있다. 바람직한 버퍼산화막(34)의 두께는 5∼7nm이다. 이어서, 버퍼산화막(34) 상에 실리콘질화물질로 이루어진 문턱전압조절을 위한 스페이서용 절연막(35)을 형성할 수 있다. 바람직한 스페이서용 절연막(35)의 두께는 10∼30nm이다.
이어서, 도 3f에 도시된 바와 같이, 스페이서용 절연막(35)의 일부가 남는 타겟으로 스페이서용 절연막(35)을 전면식각하여 희생막 패턴(33a)의 측벽에 스페이서(35a)를 형성한다. 이어서, 희생막 패턴(33a)의 측면에 얼라인 되는 상기 기판(30)의 표면 하부에 불순물을 이온주입하여 소스/드레인영역(36)을 형성한 후, 이온주입된 전자나 정공의 활성화를 위해 고온열처리를 실시한다.
이어서, 도 3g에 도시된 바와 같이, 스페이서(35a)가 형성된 기판(30)의 전면에 절연막(37)을 형성한 후, 절연막(37) 상에 게이트전극 패턴형성을 위한 제2포토레지스트 패턴(38)을 형성한다. 절연막(37)은 BPSG막으로 형성할 수 있으며, 750∼850℃의 온도에서 10∼30분 동안 열처리를 실시하여 30∼35nm의 두께로 형성할 수 있다. 또한, 제2포토레지스트 패턴(38)의 바람직한 두께는 2∼2.5㎛이다.
이어서, 도 3h에 도시된 바와 같이, 제2포토레지스트 패턴(38)을 식각마스크로 절연막(37), 스페이서(35a), 버퍼산화막(34) 및 희생막(33a)을 차례로 식각하여 트렌치(T)를 형성한다.
이어서, 도 3i에 도시된 바와 같이, 제2포토레지스트 패턴(38)을 제거한 후, 트렌치(T)가 형성된 프로파일을 따라 게이트절연막(39)을 형성한다. 이때, 게이트절연막(39)은 0.5∼1.5nm두께의 제1알루미늄산화막을 증착하고, 3∼5nm두께의 하프늄산화막을 증착한 후, 0.5∼1.5nm두께의 제2알루미늄산화막을 증착하여 형성하는 것이 바람직하다. 이와 같이 다중막으로 게이트 절연막(39)을 형성하면 유전율이 높은 하프늄산화막을 사이에 두어 게이트 전극의 유효산화막의 두께를 줄여줌과 동시에 하프늄산화막의 아래와 위에 치밀한 알루미늄산화막을 증착하여 누설전류 특성을 향상시킬 수 있다. 또한, 소스/드레인 영역을 형성하기 위한 불순물의 이온주입 및 열처리공정이 게이트 절연막(39)이 형성되기 전에 진행함으로 산화막인 게이트 절연막(39)의 열화를 방지할 수 있다.
이어서, 도 3j에 도시된 바와 같이, 트렌치(T)에 화학기상증착법을 이용하여 게이트 금속막(40)을 60∼130nm의 두께로 형성한다. 게이트 금속막(40)은 여러물질로 형성될 수 있으나 바람직하게는 텅스텐질화막으로 형성한다. 게이트 금속막(40)을 텅스텐질화막으로 형성하는 경우, 게이트 금속막(40)을 형성 후, 700∼900℃온도에서 20∼60초 동안 급속열처리를 실시하여 게이트 금속막(40)인 텅스텐질화막을 텅스텐으로 변환시킨다. 이때, 텅스텐질화막을 구성하던 질소의 일부가 게이트절연막(39)을 구성하는 알루미늄과 하프늄의 적층막으로 침투하여 산소가 결핍된 위치를 차지함으로써 산화막을 더욱 치밀하게 만들어 준다.
여기서, 금속막으로만 게이트 전도막을 형성함으로써, PMOS트랜지스터와 NMOS트랜지스터를 단일 종류의 전극을 써서 동작시킬수 있으며, 게이트의 높이를 낮추어 기생 정전전하를 낮추어 소자의 감지마진을 높여줄 수 있다.
이어서, 열처리된 게이트 금속막(40)을 일부를 제거하여 트렌치(T)의 내부에만 40∼60nm의 두께로 남게 한 후, 게이트 금속막(40) 상에 하드마스크용 절연막(41)을 100∼150nm의 두께로 형성한다.
이어서, 도 3k에 도시된 바와 같이, 절연막(37)이 노출되는 타겟으로 하드마스크용 절연막(41) 및 게이트 절연막(39)을 화학적기계적연마하여 하드마스크(41)/게이트 금속막(40)/게이트 절연막(39)이 적층되고, 절연막(37)과 하드마스크(41)가 실질적으로 평탄화된 게이트전극 패턴을 형성한다.
상술한 바와 같이 본 발명은 소스/드레인 영역을 형성하기 위한 불순물의 이온주입 및 열처리공정을 실시한 후, 음각법을 이용하여 게이트 절연막을 형성하여 게이트 절연막의 열화를 방지할 수 있다.
또한, 본 발명은 고유전물질의 산화막을 이용하여 게이트 절연막을 형성함으 로써, 누설전류를 감소시킬 수 있다.
또한, 본 발명은 금속막의 단일막으로 게이트 전도막을 형성함으로써, 게이트전극의 높이를 낮추어 기생 정전용량을 줄일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의해야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진자라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의하면 게이트 도전막의 높이를 낮추어 게이트 전극의 기생 정전전하를 줄임과 동시에 게이트 절연막의 열화 및 누설전류를 감소시킬 수 있어 신뢰성 있는 반도체 소자를 제조할 수 있다.

Claims (20)

  1. 기판 상에 형성되며, 게이트전극 패턴 형성 영역을 정의하는 트렌치를 갖는 절연막;
    상기 트렌치의 저면과 내벽에 형성된 게이트 절연막;
    상기 게이트절연막 상에 형성된 게이트 금속막;
    상기 게이트 금속막 상에 형성되며, 상기 트렌치에 매립되어 상기 절연막과 실질적으로 평탄화된 하드마스크; 및
    상기 트렌치의 측면에 얼라인 되는 기판의 하부에 형성된 소스/드레인 영역
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 절연막이 형성된 트렌치의 외벽에 형성된 문턱전압 조절을 위한 스페이서를 더 포함하는 반도체 소자.
  3. 제2항에 있어서, 상기 기판과 스페이서 사이에 버퍼산화막을 더 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 게이트 절연막은 제1알루미늄산화막/하프늄산화막/제2알루미늄산화막의 적층구조를 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1알루미늄산화막 및 제2알루미늄산화막은 0.5nm 내지 1.5nm의 두께인 반도체 소자.
  6. 제4항에 있어서,
    상기 하프늄산화막은 3nm 내지 5nm의 두께인 반도체 소자.
  7. 제1항에 있어서,
    상기 게이트 금속막은 텅스텐막을 포함하는 반도체 소자.
  8. 기판 상에 게이트전극 패턴 형상의 희생막 패턴을 형성하는 단계;
    상기 희생막 패턴의 측면에 얼라인 되는 기판의 하부에 소스/드레인 영역을 형성하는 단계;
    상기 희생막 패턴을 포함한 기판의 전면에 절연막을 형성하는 단계;
    상기 희생막 패턴의 폭과 적어도 오버랩되도록 상기 절연막 및 상기 희생막을 제거하여 게이트전극 패턴 형성 영역을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 프로파일을 따라 게이트 절연막을 형성하는 단계;
    상기 게이트절연막 상에 게이트 금속막 및 하드마스크용 절연막을 차례로 형성하는 단계;
    상기 절연막이 노출되는 타겟으로 상기 하드마스크용 절연막 및 상기 게이트 절연막을 화학적기계적연마하여 하드마스크/게이트금속막/게이트 절연막이 적층되고, 상기 절연막과 상기 하드마스크가 실질적으로 평탄화된 게이트전극 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 희생막 패턴은 실리콘막을 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 희생막 패턴을 형성하는 단계는,
    기판 상에 실리콘 산화막을 형성하는 단계와, 상기 실리콘 산화막을 식각하여 게이트전극 패턴영역을 정의하는 오픈부를 형성하는 단계와, 상기 오픈부에 실리콘막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 실리콘막을 형성하는 단계에서, 결정성장법을 이용하여 상기 오픈부에만 상기 실리콘막을 형성하는 반도체 소자의 제조 방법.
  12. 제8항에 있어서,
    상기 희생막 패턴을 형성하는 단계 후, 상기 희생막 패턴이 형성된 프로파일을 따라 버퍼산화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 버퍼산화막을 형성하는 단계 후, 상기 버퍼 산화막 상에 문턱전압 조절을 위한 스페이서용 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 스페이서용 절연막을 형성하는 단계 후, 상기 스페이서용 절연막의 일부가 남는 타겟으로 상기 스페이서용 절연막을 전면식각하여 희생막 패턴의 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 트렌치를 형성하는 단계에서, 상기 희생막 패턴 및 상기 버퍼산화막의 폭과 적어도 오버랩되도록 상기 절연막, 상기 스페이서, 상기 버퍼산화막 및 상기 희생막을 제거하여 게이트전극 패턴 형성 영역을 정의하는 트렌치를 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  16. 제8항에 있어서,
    상기 게이트 금속막은 텅스텐막을 포함하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 게이트 금속막을 형성하는 단계에서,
    상기 게이트 절연막 상에 텅스텐질화막을 형성하는 단계와 열처리를 통하여 상기 텅스텐질화막을 텅스텐막으로 변경하는 단계를 포함하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 텅스텐질화막을 형성하는 단계에서, 상기 텅스텐질화막을 60nm 내지 130nm의 두께로 형성하는 반도체 소자의 제조 방법.
  19. 제17항 또는 제18항에 있어서,
    상기 텅스텐질화막을 텅스텐막으로 변경하는 단계에서,
    상기 열처리를 700℃ 내지 900℃의 온도에서, 20초 내지 60초 동안 실시하는 반도체 소자의 제조 방법.
  20. 제8항에 있어서,
    상기 게이트 절연막을 형성하는 단계에서,
    상기 게이트 절연막은 제1알루미늄산화막/하프늄산화막/제2알루미늄산화막의 적층구조를 포함하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20010060833A (ko) * 1999-12-28 2001-07-07 박종섭 알루미늄산화막 재질의 게이트 절연막을 갖는 반도체소자의 제조방법
KR20010065192A (ko) * 1999-12-29 2001-07-11 박종섭 반도체 소자의 트랜지스터 제조방법
JP2003008004A (ja) 2001-06-22 2003-01-10 Fujitsu Ltd 半導体装置及びその製造方法
KR20040011912A (ko) * 2002-07-31 2004-02-11 동부전자 주식회사 반도체 소자의 트랜지스터 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010060833A (ko) * 1999-12-28 2001-07-07 박종섭 알루미늄산화막 재질의 게이트 절연막을 갖는 반도체소자의 제조방법
KR20010065192A (ko) * 1999-12-29 2001-07-11 박종섭 반도체 소자의 트랜지스터 제조방법
JP2003008004A (ja) 2001-06-22 2003-01-10 Fujitsu Ltd 半導体装置及びその製造方法
KR20040011912A (ko) * 2002-07-31 2004-02-11 동부전자 주식회사 반도체 소자의 트랜지스터 형성 방법

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