KR20030002428A - 금속 게이트 제조 방법 - Google Patents
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Abstract
본 발명은 배리어 질화막 CMP 공정을 이용하여 길이가 0.1㎛ 이하인 게이트를 형성하는 방법에 관한 것으로 층간 절연막을 이중으로 형성함으로써 층간 절연막의 높이를 게이트의 높이만큼 높일 수 있으며, 반도체 기판 전면에 걸쳐 높은 균일도의 층간 절연막 디싱이 없는 질화막을 생성할 수 있고, 또한 후속 공정인 SAC와 호환되는 다마신 금속 게이트를 형성할 수 있는 효과가 있다.
Description
본 발명은 반도체 소자의 금속 게이트를 형성하는 방법에 관한 것으로서, 특히 배리어 질화막 CMP 공정을 이용하여 길이가 0.1㎛ 이하인 게이트를 형성하는 방법에 관한 것이다.
종래의 반도체 소자에는 폴리실리콘 전극이나 폴리 실리사이드 게이트 전극이 이용되어 왔으나, 길이가 0.1㎛이하인 게이트 전극을 가지는 반도체 소자에서는 폴리실리콘 전극 등으로는 저저항값을 구현할 수 없다는 문제점이 있었다. 이러한 문제로 인하여 최근에는 금속 게이트 전극이 사용되고 있는데 금속 게이트 전극을 패터닝한 후 소오스/드레인 영역을 형성하는 종래의 공정은 금속 게이트 전극 식각의 어려움, 식각 및 이온 주입 과정에서의 플라즈마 손상, 소오스/드레인 형성을 위한 후속 열공정에 의한 열적 손상 등의 문제점이 있다. 이러한 문제점을 해결하기 위해 새로운 구조의 금속 전극 제조공정인 다마신 금속 게이트 제조 방법이 제안되었는데, 이러한 다마신 금속 게이트 제조공정에 의해 제조된 반도체 소자의 단면도를 도시한 도 1a 내지 도 1g를 참조하여 설명한다.
도 1a 내지 도 1g를 참조하면, 반도체 기판(1) 상에 게이트 산화막(2)을 형성한 후, 폴리실리콘막(3)을 증착하여 패터닝한다. 게이트 산화막은 SiO2, Al2O3, Ta2O5, 또는 ZrO2로 형성하는 것이 바람직하다. 그 다음에 LDD 구조의 트랜지스터를 형성하기 위해 이온 주입 공정과 측벽 스페이서(4)형성 공정 및 소오스/드레인 영역(5)의 도펀트를 활성화시키기 위해 열공정을 수행한 후 제1 층간 절연막(6)을 형성한다(도 1a 참조). 제1 층간 절연막(6)을 CMP 공정에 의해 연마하여 폴리실리콘막(3)의 표면을 노출시킨 후 선택적 식각공정에 의해 폴리실리콘막(3) 및 실리콘산화막(2)을 제거한다(도 1b 및 도 1c 참조). 다음에는, 게이트 절연막(7) 및금속층(8)을 순차적으로 형성(도 1d 참조)하고 제1 층간 절연막(6) 상부에 존재하는 게이트 절연막(7) 및 금속층(8)을 CMP 공정에 의해 제거한다(도 1e 참조). 금속층(8)은 텅스텐으로 형성하는 것이 바람직하며 게이트 절연막(7)은 SiO2, Al2O3, Ta2O5, 또는 ZrO2로 형성하는 것이 바람직하다. 게이트 금속(8-1)을 부분적으로 식각(도 1f 참조)하여 질화막을 증착하고 CMP 공정 처리하여 후속 SAC 공정에 대한 배리어 질화막(9)을 형성한다(도 1g 참조).
금속 게이트 형성 후에 후속 공정인 SAC 공정을 위해 배리어 질화막이 필수적인데, 다마신 금속 게이트 제조공정에서 질화막을 CMP 처리하는 경우 통상의 슬러리를 가지고 행하게 되면, 산화물의 디싱(dishing)이 발생하게 되는데, 이러한 ILD 손실은 후속하는 포토 또는 식각공정에 좋지 않은 영향을 주게되어 CMP 공정을 이용한 배리어 질화막 형성이 거의 불가능하다는 문제점이 있었다.
본 발명은 상기 문제점을 해결하기 위해 통상의 슬러리로 CMP공정을 수행하여 ILD 상의 질화막을 모두 제거하고 새로운 ILD를 추가적으로 증착한 후 질화막에 대해 높은 선택비를 갖는 STI용 고선택비 슬러리를 수행함으로써 층간 절연막의 높이를 게이트의 높이만큼 높일 수 있으며, 반도체 기판 전면에 걸쳐 높은 균일도의 층간 절연막 디싱이 없는 질화막을 생성하는 것을 그 목적으로 한다.
도 1a 내지 도 1g는 종래의 다마신 금속 게이트 제조공정에 의해 제조된 반도체 소자의 단면도.
도 2a 내지 도 22는 본 발명에 따른 금속 게이트 제조 방법에 의해 제조된 반도체 소자의 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
1 : 반도체 기판2 : 게이트 산화막
3 : 폴리실리콘막4 : 측벽 스페이서
5 : 소오스/드레인 영역6 : 제1 층간 절연막
7 : 게이트 절연막8 : 금속층
8-1 : 게이트 금속9 : 배리어 질화막
60 : 제2 층간 절연막90 : 질화막
본 발명에 따른 금속 게이트 제조 방법은 반도체 기판 상에 제1 게이트 절연막 및 폴리실리콘막의 적층 구조로 된 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 측벽에 절연막 스페이서를 형성하는 단계와, 상기 게이트 전극의 양측의 반도체 기판에 소오스/드레인 영역을 형성하는 단계와, 상기 반도체 기판 전면에 제1 층간 절연막을 형성하는 단계와, 상기 폴리실리콘막의 표면이 노출되도록 상기 제1 층간 절연막을 연마하는 단계와, 상기 폴리실리콘막 및 제1 게이트 절연막을 제거하는 단계와, 상기 반도체 기판 전면에 균일한 두께의 제2 게이트 절연막을 형성하는 단계와, 상기 반도체 기판 전면에 금속층을 형성하는 단계와, 상기 제1 층간 절연막이 노출되도록 상기 제2 게이트 절연막 및 금속층을 연마하여 게이트 금속을 형성하는 단계와, 상기 제1 게이트 절연막 및 게이트 금속을 소정의 깊이만큼 식각하는 단계와, 반도체 기판 전면에 질화막을 형성하는 단계와, 상기 질화막 및 제1 층간 절연막을 연마하는 단계와, 상기 반도체 기판 전면에 제2 층간 절연막을 형성하는 단계 및 상기 질화막이 노출되도록 상기 제2 층간 절연막을 연마하는 단계를 포함하는 것을 그 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 다마신 금속 게이트 형성 방법에 의해 제조된 반도체 소자를 도시한 단면도이다. 도 2a 내지 도 2e를 참조하면, 도 1a 내지 도 1f의 공정을 수행한 후(도 2a 참조)에 질화막(90)을 증착한다(도 2b 참조). 여기서 게이트 금속(8-1)은 약 500 내지 1200Å 정도 식각하는 것이 바람직하며 질화막(90)은 약 1500 내지 3000Å의 두께로 형성하는 것이 바람직하다. 또한질화막(90)은 열 CVD(thermal CVD)법 또는 플라즈마 인핸스드 CVD(plasma enhanced CVD)법을 이용하여 증착할 수 있다. 그 다음에 통상의 슬러리를 이용하여 질화막(90)을 연마한다(도 2c 참조). 연마 속도는 약 1000 내지 2000Å으로 하는 것이 바람직하다. 이 때 산화물의 연마 속도가 질화막의 연마 속도보다 빠르므로 층간 절연막 산화물 디싱이 발생하게 된다. 다음에는, 바람직하게는 1000 내지 3500Å의 두께로 제2 층간 절연막(60)을 증착(도 2d 참조)하고 질화막에 대해 선택비를 갖는 고선택비 슬러리를 이용하여 질화막 정지 CMP(nitride stop CMP)를 수행한다(도 2e 참조). 이 경우 층간 절연막과 질화막의 연마 선택비는 20 이상인 것이 바람직하며, 슬러리는 pH 3 내지 11의 세리아를 포함하는 것이 바람직하다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 금속 게이트 제조 방법은 층간 절연막의 높이를 게이트의 높이만큼 높일 수 있으며, 반도체 기판 전면에 걸쳐 높은 균일도의 층간 절연막 디싱이 없는 질화막을 생성할 수 있으며, 또한 후속 공정인 SAC와 호환되는 다마신 금속 게이트를 형성할 수 있다는 이점이 있다.
Claims (11)
- 반도체 기판 상에 제1 게이트 절연막 및 폴리실리콘막의 적층 구조로 된 게이트 전극을 형성하는 단계;상기 게이트 전극의 측벽에 절연막 스페이서를 형성하는 단계;상기 게이트 전극의 양측의 반도체 기판에 소오스/드레인 영역을 형성하는 단계;상기 반도체 기판 전면에 제1 층간 절연막을 형성하는 단계;상기 폴리실리콘막의 표면이 노출되도록 상기 제1 층간 절연막을 연마하는 단계;상기 폴리실리콘막 및 제1 게이트 절연막을 제거하는 단계;상기 반도체 기판 전면에 균일한 두께의 제2 게이트 절연막을 형성하는 단계;상기 반도체 기판 전면에 금속층을 형성하는 단계;상기 제1 층간 절연막이 노출되도록 상기 제2 게이트 절연막 및 금속층을 연마하여 게이트 금속을 형성하는 단계;상기 제1 게이트 절연막 및 게이트 금속을 소정의 깊이만큼 식각하는 단계;반도체 기판 전면에 질화막을 형성하는 단계;상기 질화막 및 제1 층간 절연막을 연마하는 단계;상기 반도체 기판 전면에 제2 층간 절연막을 형성하는 단계; 및상기 질화막이 노출되도록 상기 제2 층간 절연막을 연마하는 단계;를 포함하는 것을 특징으로 하는 금속 게이트 제조 방법.
- 제 1 항에 있어서,상기 제1 게이트 절연막 또는 제2 게이트 절연막은 SiO2, Al2O3, Ta2O5또는 ZrO2로 구성되는 것을 특징으로 하는 금속 게이트 제조 방법.
- 제 1 항에 있어서,상기 게이트 금속을 소정의 깊이만큼 식각하는 단계는 500 내지 1200Å의 깊이만큼 식각되는 것을 특징으로 하는 금속 게이트 제조 방법.
- 제 1 항에 있어서,상기 질화막은 1500 내지 3000Å의 두께를 갖는 것을 특징으로 하는 금속 게이트 제조 방법.
- 제 1 항에 있어서,상기 질화막은 열 CVD법 또는 플라즈마 인핸스드 CVD법을 이용하여 형성되는 것을 특징으로 하는 금속 게이트 제조 방법.
- 제 1 항에 있어서,상기 질화막을 연마하는 단계는 질화막을 분당 1000 내지 2000Å의 속도로 연마하는 것을 특징으로 하는 금속 게이트 제조 방법.
- 제 1 항에 있어서,상기 제2 층간 절연막은 1000 내지 3500Å의 두께로 형성되는 것을 특징으로 하는 금속 게이트 제조 방법.
- 제 1 항에 있어서,상기 금속층은 텅스텐을 이용하여 형성하는 것을 특징으로 하는 금속 게이트 제조 방법.
- 제 1 항에 있어서,상기 제2 층간 절연막을 연마하는 단계는 상기 제2 층간 절연막과 질화막의 연마선택비가 20 이상인 것을 특징으로 하는 금속 게이트 제조 방법.
- 제 1 항에 있어서,상기 제2 층간 절연막을 연마하는 단계는 세리아를 포함하는 슬러리를 사용하여 수행되는 것을 특징으로 하는 금속 게이트 제조 방법.
- 제 8 항에 있어서,상기 세리아를 포함하는 슬러리의 pH는 3 내지 11인 것을 특징으로 하는 금속 게이트 제조 방법.
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