KR20020015168A - 반도체 장치의 자기 정렬 콘택 형성 방법 - Google Patents

반도체 장치의 자기 정렬 콘택 형성 방법 Download PDF

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Abstract

인접한 콘택 패드 간의 단락을 방지할 수 있는 반도체 장치의 자기 정렬 콘택 형성 방법을 개시한다. 반도체 기판에 복수개의 게이트 패턴들을 형성하고 제 1 식각저지막을 형성한다. 제 1 식각저지막 상에 층간절연막을 형성하고 패터닝하여 제 1 식각저지막을 노출시키는 콘택홀을 형성한다. 이때, 게이트 패턴들의 상부에는 층간절연막 패턴들이 형성된다. 제 1 식각저지막 및 층간절연막 패턴 상에 제 2 식각저지막을 형성한다. 제 2 및 제 1 식각저지막을 식각하여 게이트 패턴 및 층간절연막 패턴 양측벽에 스페이서를 형성한 후 습식 세정 공정으로 콘택홀 내부의 오염물들을 제거한다. 콘택홀을 채우는 도전막을 형성한 후 평탄화 식각하여 콘택 패드를 형성한다. 이에 따르면, 층간절연막 패턴의 양측벽에 스페이서가 형성되므로 후속 식각 및 세정 공정에서 층간절연막 패턴이 식각되는 것을 감소시킬 수 있다.

Description

반도체 장치의 자기 정렬 콘택 형성 방법{METHOD FOR FORMING SELF ALIGNED CONTAT OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀더 구체적으로는 반도체 장치의 자기 정렬 콘택 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 디자인 룰에 의해 메모리 셀의 면적은 점점 감소하고 있다. 이로 인해, 단위 셀 내에서 하부 도전막과 상부 도전막을 접속시키기 위해 형성되는 콘택의 면적도 감소하고 있으며, 면적의 감소에 비례하여 콘택 저항이 증가하고 오정렬 마진(margin)이 감소하는 문제가 야기되고 있다.
이를 해결하기 위해, 고밀도의 DRAM 셀에서는 자기 정렬 콘택(self aligned contact; SAC) 형성 공정을 사용하고 있다. 자기 정렬 콘택 공정을 사용하여 콘택 패드를 형성함으로써, 하부 도전막과의 접촉 면적을 증가시키면서 후속 공정시 좀더 충분한 오정렬 마진을 확보할 수 있게 되었다.
이하, 도 1을 참조하여 종래 기술의 문제점을 설명한다.
도 1a 내지 도 1e는 종래 기술에 의헤 자기 정렬 콘택을 형성하기 위한 단면도들이다.
도 1a를 참조하면, 셀 영역과 주변 회로 영역을 갖는 반도체 기판(10)의 소정 영역을 활성 영역으로 한정하기 위한 트렌치 소자분리막(12)을 형성한다. 소자분리막(12)이 형성된 반도체 기판(10) 전면에 게이트 산화막(14), 게이트 전극막(15) 및 게이트 캡핑막(16)을 차례로 형성한 후 패터닝하여 게이트 패턴(17)을 형성한다. 게이트 패턴(17) 양옆에 도전형의 불순물 이온을 주입하여 소오스/드레인(20) 영역을 형성한다.
도 1b를 참조하면, 게이트 패턴(17)을 포함하는 반도체 기판(10) 전면에 실리콘 질화막(22)을 형성한다. 셀 영역을 덮는 포토레지스트 패턴을 형성한 후 주변회로 영역의 실리콘 질화막(22)을 이방성 식각하여 주변 회로 영역에 형성된 게이트 패턴(17)의 양측벽에 스페이서(22a)를 형성한다.
도 1c 및 도 1d를 참조하면, 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판(10) 전면에 게이트 패턴(17)을 덮는 층간절연막(26)을 형성한다. 셀 영역의 층간절연막(26)을 패터닝하여 게이트 패턴(17)들 사이의 실리콘 질화막(22)을 노출시키는 콘택홀(27)을 형성한다. 이때, 게이트 패턴(17)들 상부에는 층간절연막 패턴(26a)이 남아있게 된다. 콘택홀(27)이 형성된 결과물 전면을 이방성 식각하여 소오스/드레인(20) 영역을 노출시키고, 게이트 패턴(17)의 양측벽에 스페이서(22b)를 형성한다. 이후, 콘택홀(27)을 형성하는 식각 공정에서 발생한 부산물들을 제거하기 위하여 습식 세정 공정을 실시한다.
도 1e를 참조하면, 콘택홀(27)이 형성된 결과물 전면에 콘택홀(27)을 채우는 폴리실리콘막을 형성한다. 층간절연막(26a, 26)이 노출되도록 폴리실리콘막을 평탄화 식각하여 콘택 패드(30)를 형성한다.
이와 같은 종래 기술에 의하면, 스페이서(22b)를 형성하는 식각 공정 및 후속 습식 세정 공정에서 게이트 패턴(17)들 상에 남아있는 층간절연막 패턴(26a)들이 과도하게 식각되어 인접한 콘택 패드(30) 사이에 전기적인 단락이 발생되는 문제가 있다.
또한, 이를 방지하기 위해 세정 시간을 감소시키면, 콘택홀(27) 내부에 존재하는 식각 부산물들이나 이물질들이 완전히 제거되지 못하고 잔류하게 된다. 그러면, 콘택 패드(30) 내에 보이드가 형성될 뿐만 아니라 패드(30) 계면에 존재하는이물질들이 저항을 증가시키게 되므로, 셀의 오동작을 유발시키는 원인이 된다.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 인접한 콘택 패드들을 절연시키기 위한 층간절연막 패턴이 식각되는 것을 최소화할 수 있는 자기 정렬 콘택 형성 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1e는 종래 기술에 의한 자기 정렬 콘택 형성 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2i는 본 발명의 실시예에 의한 자기 정렬 콘택 형성 방법을 설명하기 위한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 소자분리막
17, 107 : 게이트 패턴 20, 110 : 소오스/드레인
22, 112 : 제 1 식각저지막 22a, 22b, 112a, 112b : 스페이서
114, 118 : 포토레지스트 패턴 26, 116 : 층간절연막
26a, 116a :층간절연막 패턴 27, 119 : 콘택홀
120a : 스페이서 30, 123a :콘택 패드
(구성)
상술한 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 복수개의 게이트 패턴들을 형성하고, 게이트 패턴들을 포함하는 반도체 기판 상에 제 1 식각저지막을 형성한다. 제 1 식각저지막 상에 층간절연막을 형성한다. 층간절연막을 패터닝하여 게이트 패턴들 사이의 제 1 식각저지막을 노출시키는 오프닝을 형성하고, 게이트 패턴들 상부에는 층간절연막 패턴을 형성한다. 제 1 식각저지막 및 층간절연막 패턴 상에 제 2 식각저지막을 형성한다. 제 2 식각저지막 및 제 1 식각저지막을 이방성 식각하여 게이트 패턴 및 층간절연막 패턴의 양측벽에 스페이서를 형성한다. 스페이서가 형성된 결과물 전면에 오프닝을 채우는 도전막을 형성한 후 평탄화 식각하여 콘택 패드를 형성한다.
여기서, 상기 오프닝을 채우는 도전막을 형성하기 전에 상기 오프닝의 내부에 잔류하는 식각 부산물들을 제거하기 위한 세정 공정을 실시하는 단계를 더 포함하는 것이 바람직하다.
(실시예)
이하, 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2i는 본 발명의 실시예에 의한 자기 정렬 콘택 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판(100)의 소정 영역을 활성 영역으로 한정하기 위한 소자분리막(102)을 형성한다. 소자분리막(102)은 통상적인 LOCOS(local oxidation of silicon) 공정 또는 트렌치 소자분리 공정에 의해 형성한다. 소자분리막(102)이 형성된 반도체 기판(100) 전면에 게이트 산화막(104), 게이트 전극막(105) 및 게이트 캡핑막(106)을 차례로 형성한 후 패터닝하여 게이트 패턴(107)을 형성한다. 게이트 산화막은 예를 들어, 도핑된 폴리실리콘막으로 형성하고, 게이트 캡핑막은 예를 들어, 실리콘 산화막 또는 실리콘 질화막으로 형성한다. 활성 영역 상에 형성된 게이트 패턴(107) 양옆의 반도체 기판(100)에 도전형의 불순물 이온을 주입하여 소오스/드레인(110) 영역을 형성한다.
도 2b를 참조하면, 게이트 패턴(107)을 포함하는 반도체 기판(100) 전면에 콘포말한 제 1 식각저지막(112), 예를 들어 실리콘 질화막을 형성한다. 셀 영역에 형성된 제 1 식각저지막(112)은 콘택홀을 형성하기 위한 후속 식각 공정에서 게이트 패턴(107)이 노출되는 것을 방지하는 작용을 한다.
도 2c를 참조하면, 제 1 식각저지막(112) 상에 포토레지스트막을 형성한 후 패터닝하여 셀 영역을 덮는 포토레지스트 패턴(114)을 형성한다. 포토레지스트 패턴(114)을 식각마스크로 사용하여 주변 회로 영역의 제 1 식각저지막(112)을 이방성 식각하여 주변 회로 영역의 게이트 패턴(107) 양측벽에 스페이서(112a)를 형성한다. 이후, 셀 영역에 형성된 포토레지스트 패턴(114)을 제거한다.
도 2d를 참조하면, 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판 전면(100)에 게이트 패턴(107)을 덮는 층간절연막(116)을 형성한다. 층간절연막(116)을 예를 들어, BPSG(borophosphosilicate glass)막, USG(undoped silicate glass)막 및 플라즈마 산화막으로 형성한다. 층간절연막(116) 상에 포토레지스트막을 형성한 후 패터닝하여 셀 영역에서 콘택홀을 형성하기 위한 포토레지스트 패턴(118)을 형성한다. 동시에, 주변 회로 영역의 층간절연막(116) 상에는 후속 식각 공정시 주변 회로 영역을 보호하기 위한 포토레지스트 패턴(118)을 형성한다.
도 2e를 참조하면, 포토레지스트 패턴(118)을 식각마스크로 사용하여 제 1 식각저지막(112)이 노출되도록 층간절연막(116)을 식각하여 콘택홀(119)을 형성한다. 이때, 게이트 패턴(107)의 상부에는 인접한 콘택 패드들을 전기적으로 절연시키는 층간절연막 패턴(116a)들이 남아있게 된다.
도 2f를 참조하면, 포토레지스트 패턴(118)을 제거한 후 콘택홀(119)이 형성된 반도체 기판(100) 전면에 본 발명의 특징인 제 2 식각저지막(120)을 콘포말하게 형성한다. 제 2 식각저지막(120)은 층간절연막(116)과 식각선택비를 갖는 물질, 예를 들어 실리콘 질화막으로 형성하는 것이 바람직하다.
도 2g를 참조하면, 소오스/드레인(110) 영역이 노출될 때까지 반도체 기판(100) 전면의 제 2 식각저지막(120) 및 제 1 식각저지막(112)을 이방성 식각하여 셀 영역에 형성된 게이트 패턴(107) 및 층간절연막 패턴(116a)의 양측벽에 스페이서(112b,120a)를 형성한다. 이후, 콘택홀(119)을 형성하기 위한 식각 공정에서 발생한 각종 부산물들 및 오염 물질들을 제거하기 위한 습식 세정 공정을 실시한다. 이때, 층간절연막 패턴(116a)의 양측벽에 스페이서(120a)가 형성되어 있으므로, 습식 세정 공정시 층간절연막 패턴(116a)이 식각되는 것이 방지된다.
도 2h 및 도 2i를 참조하면, 스페이서(112b,120a)가 형성된 반도체 기판(100) 상에 콘택홀(119) 내부를 채우는 도전막(123)을 형성한다. 도전막(123)은 예를 들어, 폴리실리콘막으로 형성한다. 셀 영역 및 주변 회로 영역의 층간절연막(116)이 노출될 때까지 도전막(123)을 평탄화 식각하여 셀 영역의 게이트 패턴(107)들 사이에 소오스/드레인(110) 영역과 전기적으로 접속되는 콘택 패드(123a)를 형성한다. 이때, 평탄화 식각은 CMP(chemical mechanical polishing) 또는 에치백(etch-back) 공정을 사용하여 수행한다.
이와 같은 방법에 의하면, 층간절연막 패턴(116a) 및 제 1 식각저지막(112) 상에 추가로 제 2 식각저지막(120)을 형성한 후 스페이서 형성 공정을 진행하게 된다. 따라서, 층간절연막 패턴(116a) 양측벽에 식각저지막 스페이서(120a)를 형성하여 후속 식각 공정 및 세정 공정에서 층간절연막 패턴(116a)이 식각되는 것을 방지할 수 있을 뿐만 아니라 셀 영역의 게이트 패턴(107)의 측벽에 형성되는 스페이서(112b)의 두께를 주변 회로 영역의 스페이서(112a)와는 별도로 조절할 수 있게 된다.
본 발명은 인접한 콘택 패드들을 절연시키기 위한 층간절연막 패턴의 양측벽에 식각저지막 스페이서를 형성함으로써, 후속 식각 공정 및 세정 공정에서 층간절연막 패턴들이 식각되는 것을 감소시킬 수 있게 된다. 이에 따라, 인접한 콘택 패드들 간의 전기적이 단락을 방지할 수 있어 소자의 신뢰성 및 생산성을 향상시키는 효과가 있다. 또한, 콘택홀 내부에 존재하는 오염 물질들을 제거하기 위한 충분한 세정 공정이 가능해지므로, 콘택 패드의 불량을 감소시킬 수 있고 전기적인 특성을 향상시키는 효과가 있다.

Claims (3)

  1. 반도체 기판 상에 복수개의 게이트 패턴들을 형성하는 단계;
    상기 게이트 패턴들을 포함하는 상기 반도체 기판 상에 제 1 식각저지막을 형성하는 단계;
    상기 제 1 식각저지막 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 게이트 패턴들 사이의 상기 제 1 식각저지막을 노출시키는 오프닝을 형성하고, 상기 게이트 패턴들 상부에는 층간절연막 패턴을 형성하는 단계;
    상기 제 1 식각저지막 및 상기 층간절연막 패턴 상에 제 2 식각저지막을 형성하는 단계;
    상기 제 2 식각저지막 및 제 1 식각저지막을 이방성 식각하여 상기 게이트 패턴 및 상기 층간절연막 패턴의 양측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서가 형성된 결과물 전면에 상기 오프닝을 채우는 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 자기 정렬 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 식각저지막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치의 자기 정렬 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 오프닝을 채우는 도전막을 형성하기 전에 상기 오프닝의 내부에 잔류하는 식각 부산물들을 제거하기 위한 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 자기 정렬 콘택 형성 방법.
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