JP2000133785A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 コンタクトホールの底面に現れた導電性の部
分と、その周囲の絶縁性の部分との高さが相違し、段差
が形成されている場合に、その導電性の部分と上層配線
とを電気的に容易に接続することができる半導体装置を
提供する。 【解決手段】 主表面を有する半導体基板の主表面上に
層間絶縁膜絶縁膜が形成されている。この層間絶縁膜に
コンタクトホールが設けられている。導電性部材が、コ
ンタクトホールの底面の一部を構成する。この導電性部
材の上端面とその周囲の絶縁性の底面との高さが異な
り、段差が形成されている。段差緩和部材が、この段差
の側面を覆う。段差緩和部材の側面、導電性部材の上
面、及びコンタクトホールの内面を覆うように、導電膜
が配置されている。
分と、その周囲の絶縁性の部分との高さが相違し、段差
が形成されている場合に、その導電性の部分と上層配線
とを電気的に容易に接続することができる半導体装置を
提供する。 【解決手段】 主表面を有する半導体基板の主表面上に
層間絶縁膜絶縁膜が形成されている。この層間絶縁膜に
コンタクトホールが設けられている。導電性部材が、コ
ンタクトホールの底面の一部を構成する。この導電性部
材の上端面とその周囲の絶縁性の底面との高さが異な
り、段差が形成されている。段差緩和部材が、この段差
の側面を覆う。段差緩和部材の側面、導電性部材の上
面、及びコンタクトホールの内面を覆うように、導電膜
が配置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に下層の導電領域と上層の導電領
域とを、層間絶縁膜に形成されたコンタクトホールを介
して接続する層間接続構造を有する半導体装置及びその
製造方法に関する。
の製造方法に関し、特に下層の導電領域と上層の導電領
域とを、層間絶縁膜に形成されたコンタクトホールを介
して接続する層間接続構造を有する半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】図７（Ａ）は、従来のダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）の断面図を示す。ｐ型
シリコン基板１００の表面上に素子分離構造体１０１が
形成され、活性領域が画定されている。１つの活性領域
内に、２つのＭＩＳＦＥＴ１０２が形成されている。各
ＭＩＳＦＥＴ１０２は、ｎ型不純物が添加されたストレ
ージ領域１０４とビットコンタクト領域１０５、及びそ
の間のチャネル領域上にゲート絶縁膜を介して形成され
たワード線１０３を含んで構成される。ワード線１０３
がゲート電極として作用する。ワード線１０３の上方及
び側方は、ＳｉＯ 2 からなる被覆絶縁膜１１０で覆われ
ている。
ダムアクセスメモリ（ＤＲＡＭ）の断面図を示す。ｐ型
シリコン基板１００の表面上に素子分離構造体１０１が
形成され、活性領域が画定されている。１つの活性領域
内に、２つのＭＩＳＦＥＴ１０２が形成されている。各
ＭＩＳＦＥＴ１０２は、ｎ型不純物が添加されたストレ
ージ領域１０４とビットコンタクト領域１０５、及びそ
の間のチャネル領域上にゲート絶縁膜を介して形成され
たワード線１０３を含んで構成される。ワード線１０３
がゲート電極として作用する。ワード線１０３の上方及
び側方は、ＳｉＯ 2 からなる被覆絶縁膜１１０で覆われ
ている。
【０００３】ＭＩＳＦＥＴ１０２を覆うように、シリコ
ン基板１００の上に層間絶縁膜１１１が形成されてい
る。層間絶縁膜１１１の、ストレージ領域１０４に対応
する位置にストレージコンタクトホール１１２が形成さ
れている。ストレージコンタクトホール１１２の内面上
に、アモルファスシリコンからなる蓄積電極１１４が形
成され、その表面が誘電体膜１１５で覆われている。蓄
積電極１１４は、ストレージ領域１０４に電気的に接続
されている。誘電体膜１１５の表面上にアモルファスシ
リコンからなる対向電極１１６が形成され、蓄積電極１
１４と対向電極１１６とがキャパシタを構成している。
ン基板１００の上に層間絶縁膜１１１が形成されてい
る。層間絶縁膜１１１の、ストレージ領域１０４に対応
する位置にストレージコンタクトホール１１２が形成さ
れている。ストレージコンタクトホール１１２の内面上
に、アモルファスシリコンからなる蓄積電極１１４が形
成され、その表面が誘電体膜１１５で覆われている。蓄
積電極１１４は、ストレージ領域１０４に電気的に接続
されている。誘電体膜１１５の表面上にアモルファスシ
リコンからなる対向電極１１６が形成され、蓄積電極１
１４と対向電極１１６とがキャパシタを構成している。
【０００４】層間絶縁膜１１１の、ビットコンタクト領
域１０５に対応する位置に、ビットコンタクトホール１
１３が形成されている。ビットコンタクトホール１１３
の内面上に導電膜１２０が形成され、その表面を誘電体
膜１２１が覆っている。誘電体膜１２１の表面上に導電
膜１２２が形成されている。導電膜１２０は、蓄積電極
１１４と同時に堆積され、誘電体膜１２１は、誘電体膜
１１５と同時に堆積され、導電膜１２２は対向電極１１
６と同時に堆積される。
域１０５に対応する位置に、ビットコンタクトホール１
１３が形成されている。ビットコンタクトホール１１３
の内面上に導電膜１２０が形成され、その表面を誘電体
膜１２１が覆っている。誘電体膜１２１の表面上に導電
膜１２２が形成されている。導電膜１２０は、蓄積電極
１１４と同時に堆積され、誘電体膜１２１は、誘電体膜
１１５と同時に堆積され、導電膜１２２は対向電極１１
６と同時に堆積される。
【０００５】対向電極１１６の上に、層間絶縁膜１３０
が形成されている。層間絶縁膜１３０の、ビットコンタ
クトホール１１３に対応する位置にコンタクトホール１
３１が形成されている。コンタクトホール１３１は、基
板法線方向から見たとき、ビットコンタクトホール１１
３を内包する。
が形成されている。層間絶縁膜１３０の、ビットコンタ
クトホール１１３に対応する位置にコンタクトホール１
３１が形成されている。コンタクトホール１３１は、基
板法線方向から見たとき、ビットコンタクトホール１１
３を内包する。
【０００６】図７（Ｂ）は、コンタクトホール１３１の
底面の拡大断面図を示す。コンタクトホール１３１の底
面に、導電膜１２０及び１２２の上端が突出している。
この突出部は、導電膜１２０及び１２２が、層間絶縁膜
１１１、１３０及び誘電体膜１２１よりもエッチングさ
れにくいために形成される。
底面の拡大断面図を示す。コンタクトホール１３１の底
面に、導電膜１２０及び１２２の上端が突出している。
この突出部は、導電膜１２０及び１２２が、層間絶縁膜
１１１、１３０及び誘電体膜１２１よりもエッチングさ
れにくいために形成される。
【０００７】層間絶縁膜１３０の上面及びコンタクトホ
ール１３１の内面を覆うように、Ｔｉ膜１４０、ＴｉＮ
膜１４１、及びＷ膜１４２が形成されている。この３層
をパターニングすることにより、ビット線１４３が形成
される。ビット線１４３は、導電膜１２０の突出部にお
いて、導電膜１２０に接触する。Ｔｉ膜１４０は両者の
接触抵抗を低減するためのものである。ＴｉＮ膜１４１
は、Ｗ膜１４２と導電膜１２０との間の原子の相互拡散
を防止するバリア層として機能する。ビット線１４３
は、導電膜１２０を介してビットコンタクト領域１０５
に電気的に接続される。
ール１３１の内面を覆うように、Ｔｉ膜１４０、ＴｉＮ
膜１４１、及びＷ膜１４２が形成されている。この３層
をパターニングすることにより、ビット線１４３が形成
される。ビット線１４３は、導電膜１２０の突出部にお
いて、導電膜１２０に接触する。Ｔｉ膜１４０は両者の
接触抵抗を低減するためのものである。ＴｉＮ膜１４１
は、Ｗ膜１４２と導電膜１２０との間の原子の相互拡散
を防止するバリア層として機能する。ビット線１４３
は、導電膜１２０を介してビットコンタクト領域１０５
に電気的に接続される。
【０００８】
【発明が解決しようとする課題】図７（Ｂ）に示す従来
例では、コンタクトホール１３１の底面に、導電膜１２
０の上端が突出している。この突出部の段差のために、
ＴｉＮ膜１４１が局所的に薄くなり、バリア層としての
機能が低下する場合がある。Ｗ膜１４２がＴｉ膜１４０
又は導電膜１２０と反応すると、接触抵抗が増大してし
まう。
例では、コンタクトホール１３１の底面に、導電膜１２
０の上端が突出している。この突出部の段差のために、
ＴｉＮ膜１４１が局所的に薄くなり、バリア層としての
機能が低下する場合がある。Ｗ膜１４２がＴｉ膜１４０
又は導電膜１２０と反応すると、接触抵抗が増大してし
まう。
【０００９】本発明の目的は、コンタクトホールの底面
に現れた導電性の部分と、その周囲の絶縁性の部分との
高さが相違し、段差が形成されている場合に、その導電
性の部分と上層配線とを電気的に容易に接続することが
できる半導体装置及びその製造方法を提供することであ
る。
に現れた導電性の部分と、その周囲の絶縁性の部分との
高さが相違し、段差が形成されている場合に、その導電
性の部分と上層配線とを電気的に容易に接続することが
できる半導体装置及びその製造方法を提供することであ
る。
【００１０】
【課題を解決するための手段】本発明の一観点による
と、主表面を有する半導体基板と、前記半導体基板の主
表面上に形成され、コンタクトホールが設けられた層間
絶縁膜と、前記コンタクトホールの底面の一部を構成す
る導電性部材であって、該導電性部材の上端面とその周
囲の絶縁性の底面との高さが異なり、段差を形成してい
る前記導電性部材と、前記段差の側面を覆う段差緩和部
材と、前記段差緩和部材の側面、前記導電性部材の上
面、及び前記コンタクトホールの内面を覆うように配置
され、前記導電性部材に電気的に接続された導電膜とを
有する半導体装置が提供される。
と、主表面を有する半導体基板と、前記半導体基板の主
表面上に形成され、コンタクトホールが設けられた層間
絶縁膜と、前記コンタクトホールの底面の一部を構成す
る導電性部材であって、該導電性部材の上端面とその周
囲の絶縁性の底面との高さが異なり、段差を形成してい
る前記導電性部材と、前記段差の側面を覆う段差緩和部
材と、前記段差緩和部材の側面、前記導電性部材の上
面、及び前記コンタクトホールの内面を覆うように配置
され、前記導電性部材に電気的に接続された導電膜とを
有する半導体装置が提供される。
【００１１】段差の側面上に段差緩和部材が配置されて
いるため、段差が緩和される。このため、導電膜と導電
性部材との間の良好な電気的接続を確保することができ
る。
いるため、段差が緩和される。このため、導電膜と導電
性部材との間の良好な電気的接続を確保することができ
る。
【００１２】本発明の他の観点によると、主表面を有す
る半導体基板と、前記半導体基板の主表面上に形成さ
れ、コンタクトホールが設けられた層間絶縁膜と、前記
コンタクトホールの底面の一部を構成する導電性部材で
あって、該導電性部材の上端面と、その周囲の絶縁性の
底面との高さが異なり、段差を形成している前記導電性
部材と、前記コンタクトホール内を埋め込み、導電性材
料で形成された埋込部材と、前記埋込部材の上面におい
て、該埋込部材に接触する導電膜とを有する半導体装置
が提供される。
る半導体基板と、前記半導体基板の主表面上に形成さ
れ、コンタクトホールが設けられた層間絶縁膜と、前記
コンタクトホールの底面の一部を構成する導電性部材で
あって、該導電性部材の上端面と、その周囲の絶縁性の
底面との高さが異なり、段差を形成している前記導電性
部材と、前記コンタクトホール内を埋め込み、導電性材
料で形成された埋込部材と、前記埋込部材の上面におい
て、該埋込部材に接触する導電膜とを有する半導体装置
が提供される。
【００１３】埋込部材を介して、導電膜が導電性部材に
電気的に接続される。埋込部材は、段差部分をも埋め込
んでいるため、導電性部材に安定して接続される。この
ため、導電膜を導電性材料との良好な電気的接続を確保
することができる。
電気的に接続される。埋込部材は、段差部分をも埋め込
んでいるため、導電性部材に安定して接続される。この
ため、導電膜を導電性材料との良好な電気的接続を確保
することができる。
【００１４】本発明の他の観点によると、主表面を有す
る半導体基板と、前記半導体基板の主表面上に形成され
た複数のＭＩＳＦＥＴであって、該ＭＩＳＦＥＴの各々
は、ソース領域、ドレイン領域、両者の間のチャネル領
域上のゲート絶縁膜、及び該ゲート絶縁膜上のゲート電
極を含んで構成される前記ＭＩＳＦＥＴと、前記ＭＩＳ
ＦＥＴを覆うように、前記半導体基板上に形成された第
１の層間絶縁膜と、前記第１の層間絶縁膜に各々複数形
成された第１及び第２のコンタクトホールであって、該
第１のコンタクトホールの各々は前記ＭＩＳＦＥＴのソ
ース／ドレイン領域のうち一方の第１の領域に整合する
ように配置され、該第２のコンタクトホールの各々は前
記ＭＩＳＦＥＴのソース／ドレイン領域のうち他方の第
２の領域に整合するように配置された前記第１及び第２
のコンタクトホールと、前記第１のコンタクトホールの
内面上に配置され、該第１のコンタクトホールの内面に
整合した形状を有し、前記第１の領域に電気的に接続さ
れた第１の導電性部材と、前記第２のコンタクトホール
の内面上に配置され、該第２のコンタクトホールの内面
に整合した形状を有し、前記第２の領域に電気的に接続
された第２の導電性部材と、前記第１の導電性部材の表
面のうち、前記第１のコンタクトホールの内周面及び底
面に対応する部分を覆う第１の誘電体膜であって、該第
１の誘電体膜の上側の縁が前記第１の導電性部材の上側
の縁よりも低い前記第１の誘電体膜と、前記第１の誘電
体膜の表面のうち、前記第１のコンタクトホールの内周
面及び底面に対応する部分を覆う第３の導電性部材であ
って、該第３の導電性部材の上側の縁が前記第１の導電
性部材の上側の縁よりも低い前記第３の導電性部材と、
前記第２の導電性部材の表面を覆う第２の誘電体膜と、
前記第２の誘電体膜上に配置された対向電極層であっ
て、該対向電極層は前記第２の導電性部材とともにキャ
パシタを構成し、前記第２の導電性部材の各々に対向す
る対向電極層の各々が相互に接続されており、前記半導
体基板の法線方向から見たとき、該対向電極層に、前記
第１のコンタクトホールの開口部を内包する開口が設け
られている前記対向電極層と、前記対向電極層の上に配
置された第２の層間絶縁膜と、前記第２の層間絶縁膜に
設けられた第２のコンタクトホールであって、前記半導
体基板の法線方向から見たとき、該第２のコンタクトホ
ールが、前記対向電極層の開口内に配置され、かつ前記
第１のコンタクトホールの開口部を内包し、該第２のコ
ンタクトホールの底面のうち前記第１の導電性部材の外
周面よりも外側の部分が該第１の導電性部材の上側の縁
よりも低い前記第２のコンタクトホールと、前記第２の
コンタクトホールの内周面上に配置されたサイドウォー
ル膜であって、該サイドウォール膜の内周面が前記第１
の導電性部材の上側の端面に連続する前記サイドウォー
ル膜と、前記第１の導電性部材の内周面のうち、前記第
１の誘電体膜の上側の縁よりも上側の部分の表面上に配
置され、前記第１の導電性部材の内周面よりも緩い斜面
を有する段差緩和部材と、前記２の層間絶縁膜の上面上
に配置された配線であって、該配線が、前記サイドウォ
ール膜の内周面、前記第１の導電性部材の上端面、及び
前記段差緩和部材の斜面を経由して、前記開口の底面ま
での領域を連続的に覆い、前記第１の導電性部材に電気
的に接続された前記配線とを有する半導体装置が提供さ
れる。
る半導体基板と、前記半導体基板の主表面上に形成され
た複数のＭＩＳＦＥＴであって、該ＭＩＳＦＥＴの各々
は、ソース領域、ドレイン領域、両者の間のチャネル領
域上のゲート絶縁膜、及び該ゲート絶縁膜上のゲート電
極を含んで構成される前記ＭＩＳＦＥＴと、前記ＭＩＳ
ＦＥＴを覆うように、前記半導体基板上に形成された第
１の層間絶縁膜と、前記第１の層間絶縁膜に各々複数形
成された第１及び第２のコンタクトホールであって、該
第１のコンタクトホールの各々は前記ＭＩＳＦＥＴのソ
ース／ドレイン領域のうち一方の第１の領域に整合する
ように配置され、該第２のコンタクトホールの各々は前
記ＭＩＳＦＥＴのソース／ドレイン領域のうち他方の第
２の領域に整合するように配置された前記第１及び第２
のコンタクトホールと、前記第１のコンタクトホールの
内面上に配置され、該第１のコンタクトホールの内面に
整合した形状を有し、前記第１の領域に電気的に接続さ
れた第１の導電性部材と、前記第２のコンタクトホール
の内面上に配置され、該第２のコンタクトホールの内面
に整合した形状を有し、前記第２の領域に電気的に接続
された第２の導電性部材と、前記第１の導電性部材の表
面のうち、前記第１のコンタクトホールの内周面及び底
面に対応する部分を覆う第１の誘電体膜であって、該第
１の誘電体膜の上側の縁が前記第１の導電性部材の上側
の縁よりも低い前記第１の誘電体膜と、前記第１の誘電
体膜の表面のうち、前記第１のコンタクトホールの内周
面及び底面に対応する部分を覆う第３の導電性部材であ
って、該第３の導電性部材の上側の縁が前記第１の導電
性部材の上側の縁よりも低い前記第３の導電性部材と、
前記第２の導電性部材の表面を覆う第２の誘電体膜と、
前記第２の誘電体膜上に配置された対向電極層であっ
て、該対向電極層は前記第２の導電性部材とともにキャ
パシタを構成し、前記第２の導電性部材の各々に対向す
る対向電極層の各々が相互に接続されており、前記半導
体基板の法線方向から見たとき、該対向電極層に、前記
第１のコンタクトホールの開口部を内包する開口が設け
られている前記対向電極層と、前記対向電極層の上に配
置された第２の層間絶縁膜と、前記第２の層間絶縁膜に
設けられた第２のコンタクトホールであって、前記半導
体基板の法線方向から見たとき、該第２のコンタクトホ
ールが、前記対向電極層の開口内に配置され、かつ前記
第１のコンタクトホールの開口部を内包し、該第２のコ
ンタクトホールの底面のうち前記第１の導電性部材の外
周面よりも外側の部分が該第１の導電性部材の上側の縁
よりも低い前記第２のコンタクトホールと、前記第２の
コンタクトホールの内周面上に配置されたサイドウォー
ル膜であって、該サイドウォール膜の内周面が前記第１
の導電性部材の上側の端面に連続する前記サイドウォー
ル膜と、前記第１の導電性部材の内周面のうち、前記第
１の誘電体膜の上側の縁よりも上側の部分の表面上に配
置され、前記第１の導電性部材の内周面よりも緩い斜面
を有する段差緩和部材と、前記２の層間絶縁膜の上面上
に配置された配線であって、該配線が、前記サイドウォ
ール膜の内周面、前記第１の導電性部材の上端面、及び
前記段差緩和部材の斜面を経由して、前記開口の底面ま
での領域を連続的に覆い、前記第１の導電性部材に電気
的に接続された前記配線とを有する半導体装置が提供さ
れる。
【００１５】サイドウォール膜及び段差緩和部材によ
り、第２のコンタクトホールの底面の段差が緩和され
る。このため、配線と第１の導電性部材との間の良好な
電気的接続を確保することができる。
り、第２のコンタクトホールの底面の段差が緩和され
る。このため、配線と第１の導電性部材との間の良好な
電気的接続を確保することができる。
【００１６】本発明の他の観点によると、半導体基板の
表面層の一部に、不純物を添加した不純物添加領域を形
成する工程と、前記半導体基板の表面上に、第１の層間
絶縁膜を形成する工程と、前記第１の層間絶縁膜に、前
記不純物添加領域の表面を露出させる第１のコンタクト
ホールを形成する工程と、前記第１のコンタクトホール
の内面上に、該第１のコンタクトホールの内面に整合し
た形状を有する第１の導電性部材を形成する工程と、前
記第１のコンタクトホール内及び前記第１の層間絶縁膜
の上に、第２の層間絶縁膜を形成する工程と、前記第２
の層間絶縁膜に、前記半導体基板の法線方向から見て前
記第１のコンタクトホールを内包するように第２のコン
タクトホールを形成し、前記第１の導電性部材の上端部
を、前記第２のコンタクトホールの底面から突出させる
工程と、前記第２のコンタクトホールの内面及び前記第
２の層間絶縁膜の上面を覆う第１の膜を形成する工程
と、前記第１の膜を異方性エッチングすることにより、
前記第２の層間絶縁膜の上面上及び前記第１の導電性部
材の上端面上の第１の膜を除去し、前記第１の導電性部
材のうち、前記第２のコンタクトホールの底面から突出
した部分の側面上に前記第１の膜を残す工程と、前記第
２の層間絶縁膜の上面及び前記第２のコンタクトホール
の内面を覆う配線層を形成する工程と、前記配線層をパ
ターニングし、前記第１の導電性部材に電気的に接続さ
れた配線を残す工程とを有する半導体装置の製造方法が
提供される。
表面層の一部に、不純物を添加した不純物添加領域を形
成する工程と、前記半導体基板の表面上に、第１の層間
絶縁膜を形成する工程と、前記第１の層間絶縁膜に、前
記不純物添加領域の表面を露出させる第１のコンタクト
ホールを形成する工程と、前記第１のコンタクトホール
の内面上に、該第１のコンタクトホールの内面に整合し
た形状を有する第１の導電性部材を形成する工程と、前
記第１のコンタクトホール内及び前記第１の層間絶縁膜
の上に、第２の層間絶縁膜を形成する工程と、前記第２
の層間絶縁膜に、前記半導体基板の法線方向から見て前
記第１のコンタクトホールを内包するように第２のコン
タクトホールを形成し、前記第１の導電性部材の上端部
を、前記第２のコンタクトホールの底面から突出させる
工程と、前記第２のコンタクトホールの内面及び前記第
２の層間絶縁膜の上面を覆う第１の膜を形成する工程
と、前記第１の膜を異方性エッチングすることにより、
前記第２の層間絶縁膜の上面上及び前記第１の導電性部
材の上端面上の第１の膜を除去し、前記第１の導電性部
材のうち、前記第２のコンタクトホールの底面から突出
した部分の側面上に前記第１の膜を残す工程と、前記第
２の層間絶縁膜の上面及び前記第２のコンタクトホール
の内面を覆う配線層を形成する工程と、前記配線層をパ
ターニングし、前記第１の導電性部材に電気的に接続さ
れた配線を残す工程とを有する半導体装置の製造方法が
提供される。
【００１７】突出部の側面上に第１の膜が残されている
ため、第２のコンタクトホールの底面の段差を緩和する
ことができる。このため、配線と第１の導電性部材との
間の良好な電気的接続を確保することができる。
ため、第２のコンタクトホールの底面の段差を緩和する
ことができる。このため、配線と第１の導電性部材との
間の良好な電気的接続を確保することができる。
【００１８】
【発明の実施の形態】図１〜図４を参照して、本発明の
第１の実施例について説明する。
第１の実施例について説明する。
【００１９】図１（Ａ）に示す状態に至るまでの工程を
説明する。ｐ型シリコン基板１の表面上に、シリコン局
所酸化（ＬＯＣＯＳ）技術を用いて厚さ２００ｎｍのフ
ィールド酸化膜２を形成する。フィールド酸化膜２によ
り活性領域が画定される。活性領域上に、熱酸化により
厚さ７ｎｍのＳｉＯ2 膜を形成する。このＳｉＯ2 膜
は、ゲート酸化膜３になる。このＳｉＯ2 膜の上に、化
学気相成長（ＣＶＤ）により、リン（Ｐ）を含んだ厚さ
１５０ｎｍのポリシリコン膜を堆積する。このポリシリ
コン膜は、ワード線４になる。ポリシリコン膜の上に、
ＣＶＤにより厚さ１００ｎｍのＳｉＯ2 膜を堆積する。
このＳｉＯ2 膜は、上部保護膜５になる。
説明する。ｐ型シリコン基板１の表面上に、シリコン局
所酸化（ＬＯＣＯＳ）技術を用いて厚さ２００ｎｍのフ
ィールド酸化膜２を形成する。フィールド酸化膜２によ
り活性領域が画定される。活性領域上に、熱酸化により
厚さ７ｎｍのＳｉＯ2 膜を形成する。このＳｉＯ2 膜
は、ゲート酸化膜３になる。このＳｉＯ2 膜の上に、化
学気相成長（ＣＶＤ）により、リン（Ｐ）を含んだ厚さ
１５０ｎｍのポリシリコン膜を堆積する。このポリシリ
コン膜は、ワード線４になる。ポリシリコン膜の上に、
ＣＶＤにより厚さ１００ｎｍのＳｉＯ2 膜を堆積する。
このＳｉＯ2 膜は、上部保護膜５になる。
【００２０】熱酸化ＳｉＯ2 膜、ポリシリコン膜、及び
その上のＳｉＯ2 膜をパターニングし、複数のワード線
４を残す。ワード線４の下にはゲート酸化膜３が残り、
ワード線４の上には上部保護膜５が残る。複数のワード
線４は相互に平行に配置され、１つの活性領域上を２本
のワード線４が通過し、その両側のフィールド酸化膜２
の上にもワード線４が配置される。
その上のＳｉＯ2 膜をパターニングし、複数のワード線
４を残す。ワード線４の下にはゲート酸化膜３が残り、
ワード線４の上には上部保護膜５が残る。複数のワード
線４は相互に平行に配置され、１つの活性領域上を２本
のワード線４が通過し、その両側のフィールド酸化膜２
の上にもワード線４が配置される。
【００２１】ワード線４をマスクとし、活性領域の表面
層にリンイオン（Ｐ+ ）を注入する。イオン注入条件
は、例えば加速エネルギ２０ｋｅＶ、ドーズ量１×１０
14ｃｍ -2である。このイオン注入により、ＭＩＳＦＥＴ
のソース／ドレイン領域が形成される。ソース／ドレイ
ン領域のうち一方をストレージ領域７と呼び、他方をビ
ットコンタクト領域８と呼ぶこととする。１つの活性領
域内に形成される２つのＭＩＳＦＥＴは、１つのビット
コンタクト領域８を共有する。
層にリンイオン（Ｐ+ ）を注入する。イオン注入条件
は、例えば加速エネルギ２０ｋｅＶ、ドーズ量１×１０
14ｃｍ -2である。このイオン注入により、ＭＩＳＦＥＴ
のソース／ドレイン領域が形成される。ソース／ドレイ
ン領域のうち一方をストレージ領域７と呼び、他方をビ
ットコンタクト領域８と呼ぶこととする。１つの活性領
域内に形成される２つのＭＩＳＦＥＴは、１つのビット
コンタクト領域８を共有する。
【００２２】ワード線４と上部保護膜５との側壁上に、
側壁保護膜６を形成する。側壁保護膜６は、厚さ１００
ｎｍのＳｉＯ2 膜を堆積したのち、異方性の反応性イオ
ンエッチング（ＲＩＥ）により形成される。
側壁保護膜６を形成する。側壁保護膜６は、厚さ１００
ｎｍのＳｉＯ2 膜を堆積したのち、異方性の反応性イオ
ンエッチング（ＲＩＥ）により形成される。
【００２３】基板全面上に、ＣＶＤにより厚さ１００ｎ
ｍのＳｉＮ膜９を堆積し、その上にボロフォスフォシリ
ケートガラス（ＢＰＳＧ）からなる層間絶縁膜１０を堆
積する。層間絶縁膜１０は、厚さ２μｍのＢＰＳＧ膜を
堆積した後、温度８５０℃の窒素雰囲気中で１５分間の
熱処理を行い、ＢＰＳＧ膜をリフローさせて形成され
る。
ｍのＳｉＮ膜９を堆積し、その上にボロフォスフォシリ
ケートガラス（ＢＰＳＧ）からなる層間絶縁膜１０を堆
積する。層間絶縁膜１０は、厚さ２μｍのＢＰＳＧ膜を
堆積した後、温度８５０℃の窒素雰囲気中で１５分間の
熱処理を行い、ＢＰＳＧ膜をリフローさせて形成され
る。
【００２４】次に、図１（Ｂ）に示す状態に至るまでの
工程を説明する。層間絶縁膜１０に、ストレージコンタ
クトホール２０とビットコンタクトホール２１を形成す
る。ストレージコンタクトホール２０は、ストレージ領
域７に対応する位置に配置され、ビットコンタクトホー
ル２１は、ビットコンタクト領域８に対応する位置に配
置される。層間絶縁膜１０のエッチングは、例えばＣ4
Ｆ6 、Ａｒ、ＣＯ、及びＯ2 の混合ガスを用いたＲＩＥ
により行う。このとき、ＳｉＮ膜９がエッチング停止層
として働く。
工程を説明する。層間絶縁膜１０に、ストレージコンタ
クトホール２０とビットコンタクトホール２１を形成す
る。ストレージコンタクトホール２０は、ストレージ領
域７に対応する位置に配置され、ビットコンタクトホー
ル２１は、ビットコンタクト領域８に対応する位置に配
置される。層間絶縁膜１０のエッチングは、例えばＣ4
Ｆ6 、Ａｒ、ＣＯ、及びＯ2 の混合ガスを用いたＲＩＥ
により行う。このとき、ＳｉＮ膜９がエッチング停止層
として働く。
【００２５】各コンタクトホールの底面に露出したＳｉ
Ｎ膜９をエッチングし、ストレージ領域７及びビットコ
ンタクト領域８の表面の一部を露出させる。ＳｉＮ膜９
のエッチングは、例えばＣＨＦ3 とＯ2 とを用いたＲＩ
Ｅにより行う。ＳｉＮ膜９のエッチング時には、上部保
護膜５及び側壁保護膜６が、エッチング停止層として働
く。なお、ストレージ領域７及びビットコンタクト領域
８の表面に薄いＳｉＯ 2 膜を形成しておき、ＳｉＮ膜９
を除去した後にこの薄いＳｉＯ2 膜をウェットエッチン
グ等で除去してもよい。この場合、ストレージ領域７及
びビットコンタクト領域８がＳｉＮ膜９のエッチング雰
囲気に直接晒されないため、それらの表面のダメージを
軽減することができる。
Ｎ膜９をエッチングし、ストレージ領域７及びビットコ
ンタクト領域８の表面の一部を露出させる。ＳｉＮ膜９
のエッチングは、例えばＣＨＦ3 とＯ2 とを用いたＲＩ
Ｅにより行う。ＳｉＮ膜９のエッチング時には、上部保
護膜５及び側壁保護膜６が、エッチング停止層として働
く。なお、ストレージ領域７及びビットコンタクト領域
８の表面に薄いＳｉＯ 2 膜を形成しておき、ＳｉＮ膜９
を除去した後にこの薄いＳｉＯ2 膜をウェットエッチン
グ等で除去してもよい。この場合、ストレージ領域７及
びビットコンタクト領域８がＳｉＮ膜９のエッチング雰
囲気に直接晒されないため、それらの表面のダメージを
軽減することができる。
【００２６】ストレージコンタクトホール２０とビット
コンタクトホール２１の内面、及び層間絶縁膜１０の上
面の上に、Ｐを含んだ厚さ１００ｎｍのアモルファスシ
リコン膜をＣＶＤにより堆積する。このアモルファスシ
リコン膜の堆積は、原料ガスとしてＳｉＨ4 とＰＨ3 を
用い、成長温度５００℃の条件で行う。リン濃度は、１
×１０21ｃｍ-3とする。
コンタクトホール２１の内面、及び層間絶縁膜１０の上
面の上に、Ｐを含んだ厚さ１００ｎｍのアモルファスシ
リコン膜をＣＶＤにより堆積する。このアモルファスシ
リコン膜の堆積は、原料ガスとしてＳｉＨ4 とＰＨ3 を
用い、成長温度５００℃の条件で行う。リン濃度は、１
×１０21ｃｍ-3とする。
【００２７】機械化学研磨（ＣＭＰ）により、層間絶縁
膜１０の上のアモルファスシリコン膜を除去する。スト
レージコンタクトホール２０の内面上に、その内面形状
に整合した形状の蓄積電極２２が残り、ビットコンタク
トホール２１の内面上に、その内面形状に整合した形状
の導電性部材２３が残る。
膜１０の上のアモルファスシリコン膜を除去する。スト
レージコンタクトホール２０の内面上に、その内面形状
に整合した形状の蓄積電極２２が残り、ビットコンタク
トホール２１の内面上に、その内面形状に整合した形状
の導電性部材２３が残る。
【００２８】次に、図２（Ａ）の状態に至るまでの工程
を説明する。ストレージコンタクトホール２０とビット
コンタクトホール２１の内面、及び層間絶縁膜１０の上
面を覆うように、厚さ６ｎｍのＳｉＮ膜をＣＶＤにより
堆積する。このＳｉＮ膜の表面を熱酸化する。この熱酸
化は、例えばシリコン基板の酸化時に厚さ２５ｎｍのＳ
ｉＯ2 膜が形成される条件と同一の条件で行う。ＳｉＮ
膜の一部がＳｉＯＮ膜に変化し、誘電体膜３０が形成さ
れる。
を説明する。ストレージコンタクトホール２０とビット
コンタクトホール２１の内面、及び層間絶縁膜１０の上
面を覆うように、厚さ６ｎｍのＳｉＮ膜をＣＶＤにより
堆積する。このＳｉＮ膜の表面を熱酸化する。この熱酸
化は、例えばシリコン基板の酸化時に厚さ２５ｎｍのＳ
ｉＯ2 膜が形成される条件と同一の条件で行う。ＳｉＮ
膜の一部がＳｉＯＮ膜に変化し、誘電体膜３０が形成さ
れる。
【００２９】誘電体膜３０の表面上に、Ｐを１×１０21
ｃｍ-3含んだアモルファスシリコンからなる厚さ５０ｎ
ｍの対向電極層３１をＣＶＤにより堆積する。対向電極
層３１の堆積は、原料ガスとしてＳｉＨ4 とＰＨ3 を用
い、成長温度５００℃の条件で行う。
ｃｍ-3含んだアモルファスシリコンからなる厚さ５０ｎ
ｍの対向電極層３１をＣＶＤにより堆積する。対向電極
層３１の堆積は、原料ガスとしてＳｉＨ4 とＰＨ3 を用
い、成長温度５００℃の条件で行う。
【００３０】図２（Ｂ）に示すように、対向電極層３１
に開口３２を形成する。開口３２は、基板法線方向から
見たとき、ビットコンタクトホール２１を内包するよう
に配置される。対向電極層３１のエッチングは、Ｃｌ2
とＯ2 を用いたＲＩＥにより行う。誘電体膜３０が、エ
ッチング停止層として働く。対向電極層３１の一部（導
電性部材）３１ａが、ビットコンタクトホール２１の内
面に沿って残る。導電性部材３１ａの上端は、層間絶縁
膜１０の上面よりもやや下がる。
に開口３２を形成する。開口３２は、基板法線方向から
見たとき、ビットコンタクトホール２１を内包するよう
に配置される。対向電極層３１のエッチングは、Ｃｌ2
とＯ2 を用いたＲＩＥにより行う。誘電体膜３０が、エ
ッチング停止層として働く。対向電極層３１の一部（導
電性部材）３１ａが、ビットコンタクトホール２１の内
面に沿って残る。導電性部材３１ａの上端は、層間絶縁
膜１０の上面よりもやや下がる。
【００３１】図３及び図４においては、ビットコンタク
トホール２１の開口部の近傍のみを拡大して示す。
トホール２１の開口部の近傍のみを拡大して示す。
【００３２】図３（Ａ）に示すように、ストレージコン
タクトホール２０及びビットコンタクトホール２１の内
部を埋め尽くすように、基板全面上にＢＰＳＧからなる
厚さ３００ｎｍの層間絶縁膜４０を堆積する。層間絶縁
膜４０の堆積は、原料ガスとしてテトラエチルオルソシ
リケート（ＴＥＯＳ）、オゾン（Ｏ3 ）、トリエチルボ
ロン（ＴＥＢ）、及びテトラエチルフォスフォウス（Ｔ
ＥＰＯ）を用いたＣＶＤにより行う。成膜後、窒素雰囲
気中で、９００℃、１０分間の熱処理を行い、ＢＰＳＧ
膜をリフローさせる。
タクトホール２０及びビットコンタクトホール２１の内
部を埋め尽くすように、基板全面上にＢＰＳＧからなる
厚さ３００ｎｍの層間絶縁膜４０を堆積する。層間絶縁
膜４０の堆積は、原料ガスとしてテトラエチルオルソシ
リケート（ＴＥＯＳ）、オゾン（Ｏ3 ）、トリエチルボ
ロン（ＴＥＢ）、及びテトラエチルフォスフォウス（Ｔ
ＥＰＯ）を用いたＣＶＤにより行う。成膜後、窒素雰囲
気中で、９００℃、１０分間の熱処理を行い、ＢＰＳＧ
膜をリフローさせる。
【００３３】図３（Ｂ）に示すように、層間絶縁膜４０
にコンタクトホール４１を形成する。層間絶縁膜４０の
エッチングは、例えばＣＨＦ3 とＣＦ4 を用いたＲＩＥ
により行われる。コンタクトホール４１は、基板法線方
向から見たとき、ビットコンタクトホール２１を内包
し、開口３２に内包されるように配置される。
にコンタクトホール４１を形成する。層間絶縁膜４０の
エッチングは、例えばＣＨＦ3 とＣＦ4 を用いたＲＩＥ
により行われる。コンタクトホール４１は、基板法線方
向から見たとき、ビットコンタクトホール２１を内包
し、開口３２に内包されるように配置される。
【００３４】コンタクトホール４１の底面には、その中
心から外周に向かって、層間絶縁膜４０、導電性部材３
１ａ、誘電体膜３０、導電性部材２３、及び層間絶縁膜
１０がこの順番に露出する。シリコンに対するエッチン
グ速度はＢＰＳＧに対するエッチング速度よりも遅いた
め、コンタクトホール４１の底面に露出した層間絶縁膜
４０の上面は導電性部材３１ａの上端よりも低くなる。
導電性部材３１ａの上端は、図２（Ｂ）の開口３２の形
成工程でエッチングされているため、導電性部材２３の
上端よりも低くなる。
心から外周に向かって、層間絶縁膜４０、導電性部材３
１ａ、誘電体膜３０、導電性部材２３、及び層間絶縁膜
１０がこの順番に露出する。シリコンに対するエッチン
グ速度はＢＰＳＧに対するエッチング速度よりも遅いた
め、コンタクトホール４１の底面に露出した層間絶縁膜
４０の上面は導電性部材３１ａの上端よりも低くなる。
導電性部材３１ａの上端は、図２（Ｂ）の開口３２の形
成工程でエッチングされているため、導電性部材２３の
上端よりも低くなる。
【００３５】コンタクトホール４１の形成時に誘電体膜
３０もエッチングされるが、そのエッチング速度はＢＰ
ＳＧのエッチング速度よりも遅い。このため、コンタク
トホール４１の底面に露出した層間絶縁膜１０の上面
は、コンタクトホール４１の底面の中央部に露出した層
間絶縁膜４０の上面よりも高い。導電性部材２３の上端
は、コンタクトホール４１の底面から突出する。この突
出部は、基板法線方向から見たとき、環状の形状を有す
る。
３０もエッチングされるが、そのエッチング速度はＢＰ
ＳＧのエッチング速度よりも遅い。このため、コンタク
トホール４１の底面に露出した層間絶縁膜１０の上面
は、コンタクトホール４１の底面の中央部に露出した層
間絶縁膜４０の上面よりも高い。導電性部材２３の上端
は、コンタクトホール４１の底面から突出する。この突
出部は、基板法線方向から見たとき、環状の形状を有す
る。
【００３６】なお、本実施例では、コンタクトホール４
１の径が、ビットコンタクトホール２１の径より、大き
い場合を示した。コンタクトホール４１の径がビットコ
ンタクトホール２１と同等もしくは小さい場合であって
も両者の位置ズレにより、突出部が現れ得る。したがっ
て、本実施例は、コンタクトホール４１の径がビットコ
ンタクトホール２１の径と同等もしくは小さい場合にも
有効である。
１の径が、ビットコンタクトホール２１の径より、大き
い場合を示した。コンタクトホール４１の径がビットコ
ンタクトホール２１と同等もしくは小さい場合であって
も両者の位置ズレにより、突出部が現れ得る。したがっ
て、本実施例は、コンタクトホール４１の径がビットコ
ンタクトホール２１の径と同等もしくは小さい場合にも
有効である。
【００３７】図３（Ｃ）に示すように、コンタクトホー
ル４１の内面上及び層間絶縁膜４０の上面の上に、厚さ
１００ｎｍのリンドープのアモルファスシリコン膜５０
を堆積する。アモルファスシリコン膜５０の堆積は、原
料ガスとしてＳｉＨ4 とＰＨ 3 を用いたＣＶＤにより、
成長温度５００℃の条件で行う。
ル４１の内面上及び層間絶縁膜４０の上面の上に、厚さ
１００ｎｍのリンドープのアモルファスシリコン膜５０
を堆積する。アモルファスシリコン膜５０の堆積は、原
料ガスとしてＳｉＨ4 とＰＨ 3 を用いたＣＶＤにより、
成長温度５００℃の条件で行う。
【００３８】図４（Ａ）に示すように、アモルファスシ
リコン膜５０を異方性エッチングし、コンタクトホール
４１の内周面上にサイドウォール膜５０ａを残すととも
に、底面の段差部の側壁上に、アモルファスシリコンか
らなる段差緩和部材５０ｂを残す。アモルファスシリコ
ン膜５０の異方性エッチングは、ＨＢｒとＯ2 を用いた
ＲＩＥにより行う。
リコン膜５０を異方性エッチングし、コンタクトホール
４１の内周面上にサイドウォール膜５０ａを残すととも
に、底面の段差部の側壁上に、アモルファスシリコンか
らなる段差緩和部材５０ｂを残す。アモルファスシリコ
ン膜５０の異方性エッチングは、ＨＢｒとＯ2 を用いた
ＲＩＥにより行う。
【００３９】図４（Ｂ）に示すように、コンタクトホー
ル４１の内面及び層間絶縁膜４０の上面を覆う厚さ５０
ｎｍのＴｉ膜５１を堆積する。Ｔｉ膜５１の表面上に厚
さ５０ｎｍのＴｉＮ膜５２を堆積する。Ｔｉ膜５１の堆
積は、Ｔｉターゲットを用いたスパッタリングにより行
い、ＴｉＮ膜５２の堆積は、Ｔｉターゲットを用いた反
応性スパッタリングにより行う。
ル４１の内面及び層間絶縁膜４０の上面を覆う厚さ５０
ｎｍのＴｉ膜５１を堆積する。Ｔｉ膜５１の表面上に厚
さ５０ｎｍのＴｉＮ膜５２を堆積する。Ｔｉ膜５１の堆
積は、Ｔｉターゲットを用いたスパッタリングにより行
い、ＴｉＮ膜５２の堆積は、Ｔｉターゲットを用いた反
応性スパッタリングにより行う。
【００４０】ＴｉＮ膜５２の表面上に、厚さ１００ｎｍ
のＷ膜５３を堆積する。Ｗ膜５３の堆積は、原料ガスと
してＷＦ6 を用いたＣＶＤにより、成長温度３５０℃の
条件で行う。Ｔｉ膜５１、ＴｉＮ膜５２、及びＷ膜５３
の３層をパターニングし、配線５４を残す。
のＷ膜５３を堆積する。Ｗ膜５３の堆積は、原料ガスと
してＷＦ6 を用いたＣＶＤにより、成長温度３５０℃の
条件で行う。Ｔｉ膜５１、ＴｉＮ膜５２、及びＷ膜５３
の３層をパターニングし、配線５４を残す。
【００４１】Ｔｉ膜５１は、配線５４とシリコンからな
る導電性部材２３との間の良好な電気的接触を得るため
の膜である。ＴｉＮ膜５２は、ＷとＴｉ、ＷとＳｉとの
反応を抑制するためのバリア層として機能する。配線５
４は、導電性部材２３を介して、図２（Ｂ）に示すビッ
トコンタクト領域８に電気的に接続される。
る導電性部材２３との間の良好な電気的接触を得るため
の膜である。ＴｉＮ膜５２は、ＷとＴｉ、ＷとＳｉとの
反応を抑制するためのバリア層として機能する。配線５
４は、導電性部材２３を介して、図２（Ｂ）に示すビッ
トコンタクト領域８に電気的に接続される。
【００４２】上記実施例の場合には、図４（Ａ）に示す
工程で、コンタクトホール４１の底面の段差が段差緩和
部材５０ｂにより緩和されている。このため、Ｔｉ膜５
１及びＴｉＮ膜５２の膜厚を、より一様に近づけること
ができる。このため、ＴｉＮ膜５２のバリア層としての
機能を十分果たすことができ、導電性部材２３と配線５
４との間の良好な電気的接続を得ることができる。
工程で、コンタクトホール４１の底面の段差が段差緩和
部材５０ｂにより緩和されている。このため、Ｔｉ膜５
１及びＴｉＮ膜５２の膜厚を、より一様に近づけること
ができる。このため、ＴｉＮ膜５２のバリア層としての
機能を十分果たすことができ、導電性部材２３と配線５
４との間の良好な電気的接続を得ることができる。
【００４３】導電性部材２３、サイドウォール膜５０
ａ、及び段差緩和部材５０ｂは、共にリンドープのアモ
ルファスシリコンで形成されている。このため、これら
の部材間の接触抵抗は小さいと考えられる。配線５４
は、導電性部材２３の上端面に直接接触するのみなら
ず、サイドウォール膜５０ａ及び段差緩和部材５０ｂを
介しても導電性部材２３に接続される。このため、導電
性部材２３と配線５４との実効的な接触面積が増大す
る。両者の実効的な接触面積の増大により、両者間の接
触抵抗を低減させることができる。
ａ、及び段差緩和部材５０ｂは、共にリンドープのアモ
ルファスシリコンで形成されている。このため、これら
の部材間の接触抵抗は小さいと考えられる。配線５４
は、導電性部材２３の上端面に直接接触するのみなら
ず、サイドウォール膜５０ａ及び段差緩和部材５０ｂを
介しても導電性部材２３に接続される。このため、導電
性部材２３と配線５４との実効的な接触面積が増大す
る。両者の実効的な接触面積の増大により、両者間の接
触抵抗を低減させることができる。
【００４４】また、配線５４の下地表面の段差が緩和さ
れているため、配線５４をパターニングにより形成する
際のマージンが大きくなるという効果も有する。
れているため、配線５４をパターニングにより形成する
際のマージンが大きくなるという効果も有する。
【００４５】上記実施例では、サイドウォール膜５０ａ
及び段差緩和部材５０ｂをアモルファスシリコンで形成
した場合を説明したが、他の導電材料で形成してもよ
い。例えば、ポリシリコン、Ｔｉ等で形成してもよい。
及び段差緩和部材５０ｂをアモルファスシリコンで形成
した場合を説明したが、他の導電材料で形成してもよ
い。例えば、ポリシリコン、Ｔｉ等で形成してもよい。
【００４６】また、サイドウォール膜５０ａ及び段差緩
和部材５０ｂをＳｉＯ2 等の絶縁材料で形成してもよ
い。サイドウォール膜５０ａと段差緩和部材５０ｂを絶
縁材料で形成する場合には、配線５４と導電性部材２３
との間の実質的な接触面積を大きくする効果は得られな
いが、段差を緩和する効果は得られる。さらに、開口３
２とコンタクトホール４１との位置合わせ誤差が生じた
場合にも、配線５４と対向電極層３１との間の電気的短
絡を防止することができる。
和部材５０ｂをＳｉＯ2 等の絶縁材料で形成してもよ
い。サイドウォール膜５０ａと段差緩和部材５０ｂを絶
縁材料で形成する場合には、配線５４と導電性部材２３
との間の実質的な接触面積を大きくする効果は得られな
いが、段差を緩和する効果は得られる。さらに、開口３
２とコンタクトホール４１との位置合わせ誤差が生じた
場合にも、配線５４と対向電極層３１との間の電気的短
絡を防止することができる。
【００４７】次に、図５を参照して、第２の実施例につ
いて説明する。図３（Ｃ）の状態に至るまでの工程は、
第１の実施例の場合と同様である。以下、図３（Ｃ）以
降の工程について説明する。ＣＭＰにより、層間絶縁膜
４０の平坦面上のアモルファスシリコン膜５０を除去す
る。
いて説明する。図３（Ｃ）の状態に至るまでの工程は、
第１の実施例の場合と同様である。以下、図３（Ｃ）以
降の工程について説明する。ＣＭＰにより、層間絶縁膜
４０の平坦面上のアモルファスシリコン膜５０を除去す
る。
【００４８】図５（Ａ）に、ＣＭＰ後の状態を示す。コ
ンタクトホール４１の内面上に、アモルファスシリコン
からなる導電膜５０ｃが残る。
ンタクトホール４１の内面上に、アモルファスシリコン
からなる導電膜５０ｃが残る。
【００４９】図５（Ｂ）に示すように、導電膜５０ｃの
表面上及び層間絶縁膜４０の上面上に、Ｔｉ膜５１、Ｔ
ｉＮ膜５２、及びＷ膜５３を堆積する。これらの膜の堆
積は、図４（Ｂ）に示す対応する膜の堆積と同様の方法
で行う。Ｔｉ膜５１、ＴｉＮ膜５２、及びＷ膜５３をパ
ターニングし、配線５４を残す。
表面上及び層間絶縁膜４０の上面上に、Ｔｉ膜５１、Ｔ
ｉＮ膜５２、及びＷ膜５３を堆積する。これらの膜の堆
積は、図４（Ｂ）に示す対応する膜の堆積と同様の方法
で行う。Ｔｉ膜５１、ＴｉＮ膜５２、及びＷ膜５３をパ
ターニングし、配線５４を残す。
【００５０】第２の実施例の場合には、導電膜５０ｃが
コンタクトホール４１の底面の凹凸を緩和する。また、
配線５４が導電膜５０ｃを介して導電性部材２３に接続
されるため、配線５４と導電性部材２３との間の実効的
な接触面積を増加させることができる。このため、第１
の実施例の場合と同様に、配線５４と導電性部材２３と
の間の良好な電気的接続を確保することができる。
コンタクトホール４１の底面の凹凸を緩和する。また、
配線５４が導電膜５０ｃを介して導電性部材２３に接続
されるため、配線５４と導電性部材２３との間の実効的
な接触面積を増加させることができる。このため、第１
の実施例の場合と同様に、配線５４と導電性部材２３と
の間の良好な電気的接続を確保することができる。
【００５１】次に、図６を参照して、第１及び第２の実
施例の変形例について説明する。上記第１及び第２の実
施例では、図３（Ｃ）に示す状態の時に、アモルファス
シリコン膜５０がコンタクトホール４１内を完全には埋
め込んでいない。アモルファスシリコン膜５０を厚く堆
積し、アモルファスシリコン膜５０でコンタクトホール
４１内を完全に埋め込んでもよい。その後、第１の実施
例の変形例の場合には、層間絶縁膜４０の上面が露出す
るまでアモルファスシリコン膜５０をエッチバックす
る。第２の実施例の変形例の場合には、層間絶縁膜４０
の上面が露出するまでアモルファスシリコン膜５０を研
磨する。
施例の変形例について説明する。上記第１及び第２の実
施例では、図３（Ｃ）に示す状態の時に、アモルファス
シリコン膜５０がコンタクトホール４１内を完全には埋
め込んでいない。アモルファスシリコン膜５０を厚く堆
積し、アモルファスシリコン膜５０でコンタクトホール
４１内を完全に埋め込んでもよい。その後、第１の実施
例の変形例の場合には、層間絶縁膜４０の上面が露出す
るまでアモルファスシリコン膜５０をエッチバックす
る。第２の実施例の変形例の場合には、層間絶縁膜４０
の上面が露出するまでアモルファスシリコン膜５０を研
磨する。
【００５２】図６に示すように、コンタクトホール４１
内に、アモルファスシリコンからなる埋込部材５０ｄが
残る。埋込部材５０ｄ及び層間絶縁膜４０の上に、Ｔｉ
膜５１、ＴｉＮ膜５２、及びＷ膜５３を堆積し、配線５
４を形成する。
内に、アモルファスシリコンからなる埋込部材５０ｄが
残る。埋込部材５０ｄ及び層間絶縁膜４０の上に、Ｔｉ
膜５１、ＴｉＮ膜５２、及びＷ膜５３を堆積し、配線５
４を形成する。
【００５３】配線５４は、埋込部材５０ｄを介して導電
性部材２３に接続される。この場合も、ＴｉＮ膜５２の
膜厚を均一に近づけることができるため、配線５４と導
電性部材２３との間の良好な電気的接続を確保すること
ができる。
性部材２３に接続される。この場合も、ＴｉＮ膜５２の
膜厚を均一に近づけることができるため、配線５４と導
電性部材２３との間の良好な電気的接続を確保すること
ができる。
【００５４】上記実施例では、コンタクトホール４１の
底面から、導電性部材２３の上端部が突出している場合
を示した。導電性部材２３の上端が、周囲の底面より低
い場合にも、図４（Ｂ）に示す第１の実施例のサイドウ
ォール膜５０ａ及び段差緩和部材５０ｂ、図５（Ｂ）に
示す第２の実施例の導電膜５０ｃ、もしくは図６に示す
変形例の埋込部材５０ｄを設けることにより、配線５４
と導電性部材２３との間の良好な電気的接続を確保する
ことが可能である。すなわち、導電性部材２３の上端面
と、その周囲の絶縁性の底面との高さが異なり、段差が
形成されている場合に、上記実施例と同様の方法を適用
することができる。
底面から、導電性部材２３の上端部が突出している場合
を示した。導電性部材２３の上端が、周囲の底面より低
い場合にも、図４（Ｂ）に示す第１の実施例のサイドウ
ォール膜５０ａ及び段差緩和部材５０ｂ、図５（Ｂ）に
示す第２の実施例の導電膜５０ｃ、もしくは図６に示す
変形例の埋込部材５０ｄを設けることにより、配線５４
と導電性部材２３との間の良好な電気的接続を確保する
ことが可能である。すなわち、導電性部材２３の上端面
と、その周囲の絶縁性の底面との高さが異なり、段差が
形成されている場合に、上記実施例と同様の方法を適用
することができる。
【００５５】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００５６】
【発明の効果】以上説明したように、本発明によれば、
コンタクトホールの底面に凹凸が存在する場合にも、そ
のコンタクトホールの底面に現れた導電性部分と上層配
線との良好な電気的接続を確保することが可能になる。
コンタクトホールの底面に凹凸が存在する場合にも、そ
のコンタクトホールの底面に現れた導電性部分と上層配
線との良好な電気的接続を確保することが可能になる。
【図１】本発明の第１の実施例による半導体装置の製造
方法を説明するための基板の断面図（その１）である。
方法を説明するための基板の断面図（その１）である。
【図２】本発明の第１の実施例による半導体装置の製造
方法を説明するための基板の断面図（その２）である。
方法を説明するための基板の断面図（その２）である。
【図３】本発明の第１の実施例による半導体装置の製造
方法を説明するための基板の断面図（その３）である。
方法を説明するための基板の断面図（その３）である。
【図４】本発明の第１の実施例による半導体装置の製造
方法を説明するための基板の断面図（その４）である。
方法を説明するための基板の断面図（その４）である。
【図５】本発明の第２の実施例による半導体装置の製造
方法を説明するための基板の断面図である。
方法を説明するための基板の断面図である。
【図６】本発明の第１及び第２の実施例の変形例による
半導体装置の製造方法を説明するための基板の断面図で
ある。
半導体装置の製造方法を説明するための基板の断面図で
ある。
【図７】従来例によるＤＲＡＭのビット線とＭＩＳＦＥ
Ｔのソース／ドレイン領域との接続構造を示す断面図で
ある。
Ｔのソース／ドレイン領域との接続構造を示す断面図で
ある。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ワード線 ５ 上部保護膜 ６ 側壁保護膜 ７ ストレージ領域 ８ ビットコンタクト領域 ９ ＳｉＮ膜 １０ 層間絶縁膜 ２０ ストレージコンタクトホール ２１ ビットコンタクトホール ２２ 蓄積電極 ２３ 導電性部材 ３０ 誘電体膜 ３１ 対向電極層 ３２ 開口 ４０ 層間絶縁膜 ４１ コンタクトホール ５０ アモルファスシリコン膜 ５０ａ サイドウォール膜 ５０ｂ 段差緩和部材 ５０ｃ 導電膜 ５０ｄ 埋込部材 ５１ Ｔｉ膜 ５２ ＴｉＮ膜 ５３ Ｗ膜 ５４ 配線
Claims (7)
- 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面上に形成され、コンタクトホー
ルが設けられた層間絶縁膜と、 前記コンタクトホールの底面の一部を構成する導電性部
材であって、該導電性部材の上端面とその周囲の絶縁性
の底面との高さが異なり、段差を形成している前記導電
性部材と、 前記段差の側面を覆う段差緩和部材と、 前記段差緩和部材の側面、前記導電性部材の上面、及び
前記コンタクトホールの内面を覆うように配置され、前
記導電性部材に電気的に接続された導電膜とを有する半
導体装置。 - 【請求項２】 前記導電膜が、前記導電性部材の上端面
に直接接触している請求項１に記載の半導体装置。 - 【請求項３】 前記段差緩和部材が導電性材料で形成さ
れている請求項１または２に記載の半導体装置。 - 【請求項４】 主表面を有する半導体基板と、 前記半導体基板の主表面上に形成され、コンタクトホー
ルが設けられた層間絶縁膜と、 前記コンタクトホールの底面の一部を構成する導電性部
材であって、該導電性部材の上端面と、その周囲の絶縁
性の底面との高さが異なり、段差を形成している前記導
電性部材と、 前記コンタクトホール内を埋め込み、導電性材料で形成
された埋込部材と、 前記埋込部材の上面において、該埋込部材に接触する導
電膜とを有する半導体装置。 - 【請求項５】 主表面を有する半導体基板と、 前記半導体基板の主表面上に形成された複数のＭＩＳＦ
ＥＴであって、該ＭＩＳＦＥＴの各々は、ソース領域、
ドレイン領域、両者の間のチャネル領域上のゲート絶縁
膜、及び該ゲート絶縁膜上のゲート電極を含んで構成さ
れる前記ＭＩＳＦＥＴと、 前記ＭＩＳＦＥＴを覆うように、前記半導体基板上に形
成された第１の層間絶縁膜と、 前記第１の層間絶縁膜に各々複数形成された第１及び第
２のコンタクトホールであって、該第１のコンタクトホ
ールの各々は前記ＭＩＳＦＥＴのソース／ドレイン領域
のうち一方の第１の領域に整合するように配置され、該
第２のコンタクトホールの各々は前記ＭＩＳＦＥＴのソ
ース／ドレイン領域のうち他方の第２の領域に整合する
ように配置された前記第１及び第２のコンタクトホール
と、 前記第１のコンタクトホールの内面上に配置され、該第
１のコンタクトホールの内面に整合した形状を有し、前
記第１の領域に電気的に接続された第１の導電性部材
と、 前記第２のコンタクトホールの内面上に配置され、該第
２のコンタクトホールの内面に整合した形状を有し、前
記第２の領域に電気的に接続された第２の導電性部材
と、 前記第１の導電性部材の表面のうち、前記第１のコンタ
クトホールの内周面及び底面に対応する部分を覆う第１
の誘電体膜であって、該第１の誘電体膜の上側の縁が前
記第１の導電性部材の上側の縁よりも低い前記第１の誘
電体膜と、 前記第１の誘電体膜の表面のうち、前記第１のコンタク
トホールの内周面及び底面に対応する部分を覆う第３の
導電性部材であって、該第３の導電性部材の上側の縁が
前記第１の導電性部材の上側の縁よりも低い前記第３の
導電性部材と、 前記第２の導電性部材の表面を覆う第２の誘電体膜と、 前記第２の誘電体膜上に配置された対向電極層であっ
て、該対向電極層は前記第２の導電性部材とともにキャ
パシタを構成し、前記第２の導電性部材の各々に対向す
る対向電極層の各々が相互に接続されており、前記半導
体基板の法線方向から見たとき、該対向電極層に、前記
第１のコンタクトホールの開口部を内包する開口が設け
られている前記対向電極層と、 前記対向電極層の上に配置された第２の層間絶縁膜と、 前記第２の層間絶縁膜に設けられた第２のコンタクトホ
ールであって、前記半導体基板の法線方向から見たと
き、該第２のコンタクトホールが、前記対向電極層の開
口内に配置され、かつ前記第１のコンタクトホールの開
口部を内包し、該第２のコンタクトホールの底面のうち
前記第１の導電性部材の外周面よりも外側の部分が該第
１の導電性部材の上側の縁よりも低い前記第２のコンタ
クトホールと、 前記第２のコンタクトホールの内周面上に配置されたサ
イドウォール膜であって、該サイドウォール膜の内周面
が前記第１の導電性部材の上側の端面に連続する前記サ
イドウォール膜と、 前記第１の導電性部材の内周面のうち、前記第１の誘電
体膜の上側の縁よりも上側の部分の表面上に配置され、
前記第１の導電性部材の内周面よりも緩い斜面を有する
段差緩和部材と、 前記２の層間絶縁膜の上面上に配置された配線であっ
て、該配線が、前記サイドウォール膜の内周面、前記第
１の導電性部材の上端面、及び前記段差緩和部材の斜面
を経由して、前記開口の底面までの領域を連続的に覆
い、前記第１の導電性部材に電気的に接続された前記配
線とを有する半導体装置。 - 【請求項６】 前記段差緩和部材が、導電材料で形成さ
れている請求項５に記載の半導体装置。 - 【請求項７】 半導体基板の表面層の一部に、不純物を
添加した不純物添加領域を形成する工程と、 前記半導体基板の表面上に、第１の層間絶縁膜を形成す
る工程と、 前記第１の層間絶縁膜に、前記不純物添加領域の表面を
露出させる第１のコンタクトホールを形成する工程と、 前記第１のコンタクトホールの内面上に、該第１のコン
タクトホールの内面に整合した形状を有する第１の導電
性部材を形成する工程と、 前記第１のコンタクトホール内及び前記第１の層間絶縁
膜の上に、第２の層間絶縁膜を形成する工程と、 前記第２の層間絶縁膜に、前記半導体基板の法線方向か
ら見て前記第１のコンタクトホールを内包するように第
２のコンタクトホールを形成し、前記第１の導電性部材
の上端部を、前記第２のコンタクトホールの底面から突
出させる工程と、 前記第２のコンタクトホールの内面及び前記第２の層間
絶縁膜の上面を覆う第１の膜を形成する工程と、 前記第１の膜を異方性エッチングすることにより、前記
第２の層間絶縁膜の上面上及び前記第１の導電性部材の
上端面上の第１の膜を除去し、前記第１の導電性部材の
うち、前記第２のコンタクトホールの底面から突出した
部分の側面上に前記第１の膜を残す工程と、 前記第２の層間絶縁膜の上面及び前記第２のコンタクト
ホールの内面を覆う配線層を形成する工程と、 前記配線層をパターニングし、前記第１の導電性部材に
電気的に接続された配線を残す工程とを有する半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10305961A JP2000133785A (ja) | 1998-10-27 | 1998-10-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10305961A JP2000133785A (ja) | 1998-10-27 | 1998-10-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000133785A true JP2000133785A (ja) | 2000-05-12 |
Family
ID=17951391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10305961A Withdrawn JP2000133785A (ja) | 1998-10-27 | 1998-10-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000133785A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101810531B1 (ko) | 2011-11-23 | 2017-12-20 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
-
1998
- 1998-10-27 JP JP10305961A patent/JP2000133785A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101810531B1 (ko) | 2011-11-23 | 2017-12-20 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |