CN108931882A - 制造相移掩模的方法和制造半导体器件的方法 - Google Patents

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Abstract

提供了制造相移掩模的方法和制造半导体器件的方法。制造相移掩模的方法包括准备透射衬底，第一掩模区域和围绕第一掩模区域的第二掩模区域被限定在透射衬底上。在第一掩模区域中，主图案形成为在第一方向和垂直于第一方向的第二方向上具有第一节距。主图案的每个具有第一面积。在至少一行中，辅助图案以第一节距形成为围绕主图案。辅助图案的每个具有小于第一面积的第二面积。在第二掩模区域中，虚设图案形成为多个行。虚设图案以第一节距围绕辅助图案。虚设图案的每个具有大于第一面积的第三面积。

Description

制造相移掩模的方法和制造半导体器件的方法
技术领域
这里描述的一个或更多个实施方式涉及制造相移掩模的方法和制造半导体器件的方法。
背景技术
增加半导体器件的集成度持续成为系统设计者的目标。根据一些方法，集成度可以通过减小单位单元的面积特别是单位单元中的电容器所占据的面积而增加。然而，如果单位单元或电容器的面积减小得太多，则会无法实现诸如DRAM的半导体器件所需的电容。此外，这样的器件中的下电极的大高宽比会导致下电极在电介质膜形成之前倒塌或断裂。
发明内容
根据一个或更多个实施方式，一种制造相移掩模的方法包括：准备透射衬底，第一掩模区域和围绕第一掩模区域的第二掩模区域被限定在透射衬底上；以及在第一掩模区域中形成在第一方向和垂直于第一方向的第二方向上具有第一节距的主图案，主图案的每个具有第一面积；以至少一行形成围绕主图案并具有第一节距的辅助图案，辅助图案的每个具有小于第一面积的第二面积；以及在第二掩模区域中以多个行形成围绕辅助图案并具有第一节距的虚设图案，虚设图案的每个具有大于第一面积的第三面积。
根据一个或更多个另外的实施方式，一种制造半导体器件的方法包括在其上限定单元区域和围绕单元区域的外部区域的半导体衬底上形成材料层、在材料层上顺序地形成模制层和支撑物形成层、通过蚀刻模制层和支撑物形成层而形成暴露材料层的多个孔、通过将导电材料覆到所述多个孔的内壁上而形成多个下电极、以及使用利用相移掩模的光刻工艺蚀刻支撑物形成层以形成多个敞开区域并形成连接所述多个下电极的支撑物，其中：相移掩模在透射衬底上包括：以第一节距布置的主图案，主图案的每个具有第一面积；围绕主图案并以第一节距布置的辅助图案，辅助图案的每个具有小于第一面积的第二面积；以及围绕辅助图案并以第一节距布置的虚设图案，虚设图案的每个具有大于第一面积的第三面积。
根据一个或更多个另外的实施方式，一种制造半导体器件的方法包括：在半导体衬底上在第一方向和垂直于第一方向的第二方向上形成下电极；以及形成连接并支撑下电极的支撑物，支撑物具有使下电极的每个的一些部分敞开的敞开区域并且具有拥有四个边缘的平面形状，其中四个边缘中在第一方向上彼此面对的第一对成直线，以及其中四个边缘中在第二方向上彼此面对的第二对成波形。
附图说明
通过参照附图详细描述示例性实施方式，特征将对本领域技术人员变得明显，附图中：
图1示出相移掩模的布局实施方式；
图2示出图1中的部分II的放大图；
图3示出相移掩模的蜂巢结构的一实施方式；
图4示出连接与相移掩模的辅助图案相邻的虚设图案的中心的边界线的一实施方式；
图5A和5B示出基于相移掩模的图案形状而透射的照射光的强度的一比较示例和一实施方式；
图6示出半导体器件的下电极、支撑物和衬底的一实施方式；
图7示出图6中的区域A的放大图；
图8示出图6中的区域B的放大图；
图9示出图6中的区域C的放大透视图；
图10示出制造半导体器件的方法的一实施方式；以及
图11A至11I是示出制造半导体器件的方法的一实施方式的各阶段的沿图6中的线D-D'截取的剖视图。
具体实施方式
图1示出相移掩模100的平面布局实施方式，相移掩模100可以包括透射衬底110。透射衬底110可以包括在中央部分处的第一掩模区域120、围绕第一掩模区域120并位于外部部分处的第二掩模区域140、以及在第一掩模区域120与第二掩模区域140之间的边界区域160。
透射衬底110可以是例如包括易熔硅土(silica)或二氧化硅(SiO2)的石英衬底。掩模图案可以形成在透射衬底110上。在另一实施方式中，掩模图案的形状和/或布置可以是不同的。
掩模图案可以包括将在半导体衬底上形成的精细图案，例如用于防止栅极、器件隔离膜、通路或下电极的倒塌的支撑物的敞开区域。掩模图案可以形成为单个层或单个膜。掩模图案可以反转照射光的相位。在一个实施方式中，掩模图案可以形成为包括相移材料。相移材料可以包括例如钼(Mo)、硅(Si)、钛(Ti)、钽(Ta)、镍(Ni)和铝(Al)中的至少一种。
掩模图案可以透过特定波长带中的光并阻挡一个或更多个其它波长带中的光。例如，掩模图案可以仅透过特定波长带中的光。在一个实施方式中，掩模图案可以透过i线(i-line)光并阻挡其余波长带中的光。因此，掩模图案可以具有仅透过特定波长带中的光的带通滤波器的特性。
对在半导体衬底上形成精细图案的工艺的需求稳步增长。结果，已对使用相移掩模的负色调显影(NTD)工艺持续进行了研究和开发。
用于在相移掩模中形成掩模图案的技术与形成在半导体衬底上的精细图案的精确度密切相关。例如，当形成掩模图案时，如果未适当地考虑光学邻近效应，则精细图案的线宽上会发生变形。结果，精细图案的线形性(linearity)会降低。这最终会不利地影响半导体器件的特性。为了解决该问题，根据一个实施方式，相移掩模100允许光学邻近校正(OPC)。
根据一个实施方式，多个虚设图案104(例如参见图2)可以形成在相移掩模100中以防止旁瓣(side lobe)问题。因此，使用相移掩模100制造半导体器件的方法S200(例如参见图10)可以被提供。根据该方法，相移掩模100具有能够形成低于极限分辨率的线宽并且可以例如经由包括曝光工艺和显影工艺的光刻工艺而形成的掩模图案。
图2示出图1中的部分II的放大图，用于显示根据一实施方式的相移掩模中的主图案、辅助图案和虚设图案的形状和布置。
参照图2和6，多个主图案102具有布置在第一方向(X方向)和垂直于第一方向(X方向)的第二方向(Y方向)上的第一节距。主图案102的每个在第一掩模区域120中具有第一面积。多个辅助图案106围绕多个主图案102并以与第一节距相同的节距布置。辅助图案106的每个在边界区域160中具有小于第一面积的第二面积。多个虚设图案104围绕多个辅助图案106并以与第一节距相同的节距布置。虚设图案104的每个在第二掩模区域140中具有大于第一面积的第三面积。
多个主图案102和多个虚设图案104可以形成为蜂巢结构。多个辅助图案106可以在边界区域160中形成为一行，但是在一个实施方式中可以形成为多行。
相邻主图案102之间的第一间距102S比相邻辅助图案106之间的第二间距106S窄，并且比相邻虚设图案104之间的第三间距104S宽。这是因为相邻主图案102之间的中心距离102P、相邻虚设图案104之间的中心距离104P和相邻辅助图案106之间的中心距离106P可以近似等于第一节距。
此外，多个主图案102的每个、多个虚设图案104的每个以及多个辅助图案106的每个可以具有四边形形状，并且各自的透射率可以基本上彼此相等。
在包括具有大高宽比的电容器的半导体器件200(例如诸如DRAM)的情况下，支撑物230可以防止构成电容器的下电极220倒塌。支撑物230可以形成为包括用于顺畅地执行后续工艺的多个敞开区域OP。
然而，如上所述，当使用相移掩模100(其包括用于获得等于或小于极限分辨率的线宽的掩模图案)在半导体衬底210上形成精细图案时，在形成高度密集且均匀的多个敞开区域OP方面存在若干困难。
第一，单元区域210C的边缘附近的敞开区域中会发生不良分布。支撑物230可以具有在单元区域210C的边缘周围的檐部，并且外部单元区域210P的全部可以被去除。在与相移掩模100的檐部对应的区域中均匀地形成辅助图案106会较为困难。因此，光学邻近校正无法被顺畅地执行。因此，敞开区域OP的均匀形成会较为困难。此外，敞开区域OP的不良分布会导致电容器的故障，这最终会导致半导体器件200的故障。
第二，当使用高透射率相移掩模(PSM)用于光刻时，外部单元区域210P中会出现旁瓣。高透射率相移掩模(其可以用于通过最大化照射光的强度分布的差异而改善光学特性)可以用于在半导体器件200上制造精细图案。当高透射率相移掩模用于形成支撑物230中的多个敞开区域OP时，可以改善敞开区域OP的不良分布。
然而，支撑物230的外部单元区域210P会不得不从半导体衬底210完全去除。为此，可以关闭与外部单元区域210P对应的高透射率相移掩模。因此，考虑到高透射率相移掩模的特性，旁瓣会由于照射光向关闭区域的部分透射而出现。
第三，工艺技术会不得不用于确定分布在单元区域210C中的所有下电极220(除虚设下电极220D以外)是否通过形成在支撑物230上的敞开区域OP而敞开。如果使用了一些工艺技术，则由于形成在单元区域210C的边缘附近的敞开区域OP的不良分布，使所有下电极220(除虚设下电极220D以外)敞开会非常困难。
为了解决前述问题，多个主图案102、多个虚设图案104和多个辅助图案106如在一个或更多个实施方式的相移掩模100中所述地被形成。
例如，在根据一个或更多个实施方式的相移掩模100中，掩模图案可以具有包括多个主图案102、多个虚设图案104和多个辅助图案106的三个区域。所有图案在第一掩模区域120和第二掩模区域140中重复地形成为在其间具有相同的第一节距。因此，可以改善相移掩模100的光学特性。此外，第二掩模区域140中的其中形成多个虚设图案104的区域可以足够大，同时多个虚设图案104彼此分离，使得覆盖外部单元区域210P的光致抗蚀剂可以在制造半导体器件200的工艺中被完全去除。
图3示出相移掩模的主图案的蜂巢结构的一实施方式。参照图3，相移掩模100(例如参见图1)的多个主图案102和多个虚设图案104(例如参见图2)的每个可以布置成蜂巢结构。为了说明的方便，将仅描述多个主图案102的蜂巢结构。
蜂巢结构可以具有其中多个主图案102布置成六边形的顶点H1、H2、H3、H4、H5和H6和中心点Hc的结构。如图所示，多个主图案102可以形成其中蜂巢结构在第一方向(X方向)和第二方向(Y方向)上依次堆叠的结构。
例如，中央六边形Hec(由实线示出)的第一至第六顶点H1、H2、H3、H4、H5和H6分别是第一至第六相邻六边形的中心点。多个主图案102可以设置成中央六边形Hec的中心点Hc由第一至第六相邻六边形共用的结构。例如，第二顶点H2是第二六边形He2(以长短划线示出)的中心点，第五顶点H5是第五六边形He5(以点划线示出)的中心点，并且中央六边形Hec的中心点Hc可以被共用为第二六边形He2和第五六边形He5的六个顶点中的一个。
在多个主图案102的蜂巢结构中，六边形可以是正六边形。在一个实施方式中，共用中心点Hc的六个三角形可以都是正三角形。因此，在六边形内，相邻顶点之间的距离以及顶点与中心点之间的距离可以是相同的。
如上所述，多个主图案102布置成蜂巢结构。因此，多个主图案102以恒定间隔布置。就此而言，当多个主图案102体现为半导体衬底210上的多个敞开区域OP(例如参见图6)时，多个敞开区域OP可以设置成相同的结构。
图4示出连接与相移掩模的辅助图案相邻的虚设图案的中心的边界线的一实施方式。参照图4，四条边界线104EL、104WL、104SL和104NL通过连接多个虚设图案104当中与多个辅助图案106(例如参见图2)相邻的虚设图案104的中心而虚拟地形成。
四条边界线104EL、104WL、104SL和104NL当中，在第一方向(X方向)上彼此面对的两条边界线104EL和104WL可以成直线，在第二方向(Y方向)上彼此面对的两条边界线104SL和104NL可以成波形。
因此，可以确保用于形成多个辅助图案106的充足的空间。此外，多个虚设图案104布置成与多个主图案102(例如参见图2)相同的蜂巢结构，使得在第二方向(Y方向)上彼此面对的两条边界线104SL和104NL可以具有波形。(根据至少一个实施方式，波形可以表示特定形式被周期性地重复。波形可以包括各种各样的形状，包括但不限于三角波、正弦波、锯齿波、方波或其组合)。
四条边界线104EL、104WL、104SL和104NL可以体现为分别对应于半导体器件200中的支撑物230的边缘230EL、230WL、230SL和230NL(例如参见图6)。
图5A示出根据一比较示例的依照相移掩模的图案形状而透射的照射光的强度分布，图5B示出根据一实施方式的依照相移掩模的图案形状而透射的照射光的强度分布的一实施方式。
参照图5A的比较示例，显示了关于外部单元区域210P(例如参见图6)中发生的旁瓣问题的仿真结果。当在相移掩模100(例如参见图1)的第二掩模区域(其中距离等于或小于0μm)中未形成多个虚设图案并且第二掩模区域关闭时，照射光的强度取决于距离而增大到一定值。就是说，在第二掩模区域的一些部分(其中距离等于或小于-1.00μm)中，照射光的强度增大到大于参考值(0.05mW/cm2)。因此，会发生旁瓣问题。
参照图5B的实施方式，显示了关于在外部单元区域210P(例如参见图6)中发生的旁瓣问题的仿真结果。如该实施方式的相移掩模100(例如参见图1)中所示，当多个虚设图案104(例如参见图2)形成在第二掩模区域(其中距离等于或小于0μm)中并且第二掩模区域的一些部分不关闭时，照射光的强度以恒定的周期被保持。例如，照射光的强度在第二掩模区域中保持在参考值(0.05mW/cm2)以下。因此，不会发生旁瓣问题。
图6示出半导体器件200的下电极、支撑物和半导体衬底的一实施方式的俯视图。
参照图6，半导体器件200可以包括半导体衬底210，多个下电极220在半导体衬底210上布置在第一方向(X方向)和垂直于第一方向(X方向)的第二方向(Y方向)上。此外，多个敞开区域OP连接并支撑多个下电极220并使多个下电极220的每个的一些部分敞开。支撑物230具有四个边缘230EL、230WL、230SL和230NL并具有平坦形状。在第一方向(X方向)上彼此面对的两个边缘230EL和230WL成直线。在第二方向(Y方向)上彼此面对的两个边缘230SL和230NL成波形。(为了说明的方便，省略了电介质膜250(例如参见图11I)和上电极260(参见图11I))。
多个下电极220可以布置成蜂巢结构。此外，多个敞开区域OP可以布置成与参照图3描述的多个主图案102相同的蜂巢结构。多个敞开区域OP的每个可以形成为暴露三个相邻下电极220的每个的一些部分。
虚设下电极220D可以不对称地布置于在第一方向(X方向)上彼此面对的两个边缘230EL和230WL附近。
单元区域210C和围绕单元区域210C的外部单元区域210P可以被限定在半导体衬底210上。包括多个下电极220的多个电容器可以形成在单元区域210C中。外部单元区域210P可以被称为外围电路区域。外围电路区域可以不包括具有大高宽比的电容器。因此，外围电路区域可以是其中完全去除了支撑物230的擦除区域ER。
为了形成包括多个敞开区域OP的支撑物230，使用图1中描述的相移掩模100的光刻工艺可以被执行。形成在相移掩模100的第二掩模区域140中的掩模图案可以对应于多个敞开区域OP和支撑物230的外部部分中的擦除区域ER。
图7示出图6中的区域A的放大图，区域A包括根据一个实施方式的半导体器件的下电极、敞开区域和支撑物。
参照图7，支撑物230可以形成为一体。虚设下电极220D可以形成在边缘230WL周围。虚设下电极220D可以不对称地布置于在第一方向(X方向)上彼此面对的两个边缘230EL和230WL(例如参见图6)附近。
下面将描述边缘230WL附近的虚设下电极220D。如支撑物230的最终形状的放大图中所示，虚设下电极220D可以不对称地布置于在第一方向(X方向)上彼此面对的两个边缘230EL和230WL附近，从而防止多个下电极220倒塌并改善多个敞开区域OP的不良分布。
如上所述，当虚设下电极220D不对称地布置时，支撑物230的面积在改善不良分布的同时被维持。多个敞开区域OP当中沿第二方向(Y方向)布置的一些部分被去除。因此，可以确保支撑物230的边缘230WL的空间余量而不使虚设下电极220D敞开。即使当使用了一定数量的虚设下电极220D时，也不会影响半导体器件的特性。
在一个实施方式中，边缘230WL可以包括两条线，例如第一虚设下电极线220DL1和第二虚设下电极线220DL2。第一虚设下电极线220DL1是连接第一虚设下电极220D1的中心的虚拟线。第二虚设下电极线220DL2是连接第二虚设下电极220D2的中心的虚拟线。
多个敞开区域OP的每个可以暴露三个相邻下电极220的一些部分。第二方向(Y方向)上的边缘230NL可以成波形，例如特定形式被周期性地重复。波形可以包括各种各样的形状，包括但不限于三角波、正弦波、锯齿波、方波或其组合。
假设虚拟圆NC构成波形，则虚拟圆NC的曲率半径D2可以大于多个敞开区域OP的曲率半径D1。因此，相移掩模100可以具有基于多个虚设图案104和多个主图案102的面积差异的结构。
图8示出图6中的区域B的放大图，区域B包括根据一实施方式的半导体器件的下电极、敞开区域和支撑物。
参照图8，支撑物230可以形成为一体，虚设下电极220D可以形成在边缘230EL附近。虚设下电极220D可以不对称地布置于在第一方向(X方向)上彼此面对的两个边缘230EL和230WL(例如参见图7)附近。
将描述边缘239EL附近的虚设下电极220D。与支撑物230的边缘230WL(例如参见图7)相比，由第三虚设下电极线220DL3构成的一条线可以形成在边缘230EL中。第三虚设下电极线220DL3是连接第三虚设下电极220D3的中心的虚拟线。
第二方向(Y方向)上的边缘230SL可以成波形。假设虚拟圆SC构成波形，则虚拟圆SC的曲率半径D3可以大于多个敞开区域OP的曲率半径D1。
图9示出图6中的区域C的放大透视图，显示了根据一实施方式的半导体器件的下电极、敞开区域和支撑物。
参照图9，半导体器件200(例如参见图6)可以包括电荷储存器，例如电容器。电容器可以形成储存电极，例如成圆筒形结构以便增大电容的下电极220。在半导体器件200中，下电极220可以如图所示地形成为圆筒结构。在一些实施方式中，下电极220可以形成为圆筒形结构之下的柱形结构。
多个下电极220可以在第一方向(X方向)和第二方向(Y方向)上布置为形成多个行和列。为了确保多个下电极220之间的空间，一行中的下电极220可以与另一相邻行中的下电极220以交错的方式设置。例如，一行中的下电极220和另一相邻行中的下电极220的Y坐标值可以不同。如上所述，多个下电极220布置成交错图案。因此，可以在多个下电极220之间确保相对大的空间。电介质膜250可以在后续工艺(例如参见图11I)中均匀地形成。
此外，多个下电极220可以设置在六边形的顶点和中心点处，从而形成蜂巢结构。多个下电极220的高宽比可以非常大。例如，多个下电极220的高宽比可以为约10到约30。此外，多个下电极220的每个可以具有约20nm到约100nm之间的直径。多个下电极220可以具有约500nm到约4000nm之间的高度。在另一实施方式中，多个下电极220的结构、直径和/或高度可以不同。
如上所述，随着多个下电极220的高宽比增大，多个下电极220会倒塌或断裂。就此而言，根据一个实施方式的半导体器件200可以包括支撑物230以防止多个下电极220的倒塌或断裂。
支撑物230可以包括根据预定规则布置的多个敞开区域OP。多个敞开区域OP的每个可以形成为使三个相邻的下电极220敞开。
支撑物230的使三个下电极220敞开的敞开区域OP可以对应于支撑物230的存在于电介质膜250形成之前的结构。在电介质膜250和上电极260形成之后，下电极220由电介质膜250和上电极260覆盖。因此，下电极220可以不被敞开区域OP敞开。敞开区域OP是在支撑物230中敞开的并形成为平坦形状的区域，例如下电极220当中不接触支撑物230的区域。因此，在至少一个实施方式中，敞开区域OP可以不对应于半导体器件200中敞开的区域。
支撑物230可以形成在多个下电极220的上端的侧部上以支撑多个下电极220。因此，如图所示，支撑物230可以暴露多个下电极220的上表面。
作为参考，随着敞开的下电极220的比率变高，诸如电介质膜形成工艺的后续工艺可以以更顺畅和更均匀的方式被执行。反之，随着敞开的下电极220的比率变低，后续工艺不会以顺畅和均匀的方式被执行。换言之，如果存在许多未敞开的下电极220，则电介质膜等在下电极220上的形成会是不完整和不均匀的。因此，半导体器件200的性能或可靠性会劣化。
根据一个实施方式，半导体器件200可以包括具有多个敞开区域OP的支撑物230。每个敞开区域OP可以使三个下电极220敞开以便支撑多个下电极220。多个敞开区域可以以均匀分布布置。因此，支撑物230可以具有高敞开比率。因此，可以通过顺畅地执行后续工艺而提高半导体器件200的可靠性。
图10示出制造半导体器件的方法的一实施方式。参照图10，方法S200可以包括以下工艺。然而，具体工艺可以与以下所示不同地被执行。例如，两个接连的工艺可以基本上同时被执行，或者可以以相反的次序被执行。
该方法包括在其上限定单元区域和围绕单元区域的外部区域的半导体衬底上形成材料层(S210)、在材料层上顺序地形成模制层和支撑物形成层(S220)、蚀刻模制层和支撑物形成层以形成暴露材料层的多个孔(S230)、以及将导电材料覆于多个孔的内壁以形成多个下电极(S240)。在工艺S250中，光刻工艺使用相移掩模被执行。在该工艺中，支撑物形成层被蚀刻以形成多个敞开区域，从而形成连接多个下电极的支撑物。
如上所述，相移掩模100在透射衬底110(例如参见图1)上可以包括：多个主图案102(例如参见图2)，多个主图案102形成为具有第一节距并且每个具有第一面积；多个辅助图案106(例如参见图2)，多个辅助图案106围绕多个主图案102，形成为具有第一节距，并且每个具有小于第一面积的第二面积；以及多个虚设图案104(例如参见图2)，多个虚设图案104围绕多个辅助图案106，形成为具有第一节距，并且每个具有大于第一面积的第三面积。
图11A至11I是示出制造半导体器件的方法的一实施方式的各阶段的沿图6中的线D-D'截取的剖视图。参照图11A，接触插塞211在半导体衬底210上形成在层间绝缘膜213内。此外，蚀刻停止物膜215L在层间绝缘膜213和接触插塞211的上表面上形成，以在蚀刻停止物膜215L的上表面上形成模制层225L。
在一个实施方式中，形成在蚀刻停止物膜215L下面的包括层间绝缘膜213和接触插塞211的所有膜可以被统称为材料层。
半导体衬底210可以包括诸如Si或Ge的半导体。在一些实施方式中，半导体衬底210可以包括诸如SiGe、SiC、GaAs、InAs或InP的化合物半导体。在一些实施方式中，半导体衬底210可以具有绝缘体上硅(SOI)结构。半导体衬底210可以包括导电区域，例如掺杂以杂质的阱或掺杂以杂质的结构。此外，半导体衬底210可以具有诸如浅沟槽隔离(STI)结构的各种各样的器件隔离结构。
模制层225L可以包括硅氧化物膜。例如，模制层225L可以包括诸如硼磷硅酸盐玻璃(BPSG)、旋涂电介质(SOD)、磷硅酸盐玻璃(PSG)、低压原硅酸四乙酯(LPTEOS)或等离子体增强原硅酸四乙酯(PETEOS)的材料。模制层225L可以形成为具有例如在约500nm到约4000nm范围内的预定厚度。
接着，支撑物形成层230L在模制层225L上形成。支撑物形成层230L可以包括构成在后续湿蚀刻工艺期间防止下电极倒塌的结构的材料，诸如硅氮化物膜或多晶硅膜。支撑物形成层230L可以形成为具有例如在约20nm到约150nm范围内的预定厚度。
然后，第一牺牲膜241L在支撑物形成层230L上形成。第一牺牲膜241L可以包括诸如TEOS、BPSG、PSG、无掺杂硅酸盐玻璃(USG)、SOD或高密度等离子体(HDP)氧化物的材料。第一牺牲膜241L可以形成为具有例如在约50nm到约200nm范围内的预定厚度。
接着，第二牺牲层在第一牺牲膜241L上形成，第一光致抗蚀剂覆于第二牺牲层上，然后第一光致抗蚀剂通过光刻工艺被图案化以形成第一光致抗蚀剂图案243。第一光致抗蚀剂图案243可以限定其中将形成多个下电极的敞开区域。第二牺牲层可以包括诸如氧化物膜、硅氮化物膜、硅氮氧化物膜或多晶硅膜的材料。抗反射涂层(ARC)膜可以在第二牺牲层上形成。
接着，使用第一光致抗蚀剂图案243作为蚀刻掩模，第二牺牲层被蚀刻以形成第二牺牲图案242。当ARC膜在第二牺牲层上形成时，ARC膜被蚀刻以形成抗反射图案。
参照图11B，在去除第一光致抗蚀剂图案243之后，通过使用第二牺牲图案242作为蚀刻掩模，第一牺牲膜241L、支撑物形成层230L、模制层225L和蚀刻停止物膜215L(例如参见图11A)被顺序地蚀刻。
因此，多个孔H被形成，并且接触插塞211的上表面可以通过孔H被暴露。根据上述蚀刻，第一牺牲膜241L变成第一牺牲图案241，支撑物形成层230L变成支撑物图案230P，模制层225L变成模制图案225，蚀刻停止物膜215L变成蚀刻停止物图案215。
当模制层225L被干蚀刻时，多个孔H可以具有下部线宽小于上部线宽的形状。然而，为了说明的方便，它们在附图中被显示为垂直形状。在一些实施方式中，凹槽211T可以通过过蚀刻而在接触插塞211的上表面中形成。在一些实施方式中，凹槽可以不在接触插塞211的上表面上形成。
参照图11C，在去除第二牺牲图案242(例如参见图11B)之后，将用作下电极的导电材料在对其执行了去除工艺的表面之上共形地形成。然后，节点分离工艺被执行以沿着孔H(例如参见图11B)的底表面和侧表面形成多个下电极220。
对应于多个下电极220的导电材料可以包括例如金属氮化物膜、金属膜或其组合。例如，导电材料可以包括从TiN、Ru、TaN、WN、Pt和Ir中选择的至少一种。导电材料可以通过化学气相沉积(CVD)或原子层沉积(ALD)形成，并且可以具有约20nm到约100nm的厚度。
在节点分离工艺中，第一牺牲图案241(例如参见图11B)使用回蚀刻法或化学机械抛光(CMP)被去除。第一牺牲图案241可以在节点分离工艺期间保护支撑物图案230P。
多个下电极220通过模制图案225而彼此绝缘和分离。如果孔H具有下部线宽小于上部线宽的形状，则多个下电极220也可以具有相同的形状。因此，多个下电极220可以具有下部线宽小于上部线宽的形状。
下电极220的底部可以稳固地接触接触插塞211的上表面上的凹槽211T并层叠在其上。下电极220的上部外表面可以由支撑物图案230P固定和支撑。
参照图11D，第三牺牲膜245在多个下电极220和支撑物图案230P的表面之上形成。然后，ARC膜246在第三牺牲膜245上形成，以在ARC膜246上形成第二光致抗蚀剂310。例如，第三牺牲膜245可以包括诸如TEOS、BPSG、PSG、USG、SOD或HDP的硅氧化物膜。
ARC膜246可以包括例如无机ARC膜、有机ARC膜或其组合。在用于形成第二光致抗蚀剂图案310P(例如参见图11F)的光刻工艺中，ARC膜246可以吸收或者由于干涉效应而消除从第三牺牲膜245的表面或界面反射的光。在一些实施方式中，ARC膜246可以被省略。
图11E示出使用包括多个主图案102、多个虚设图案104和多个辅助图案106的相移掩模100将第二光致抗蚀剂310(例如参见图11D)形成为第二光致抗蚀剂图案310P的光刻工艺。多个主图案102、多个虚设图案104和多个辅助图案106具有相同的第一节距。因此，通过其中多个辅助图案106未体现在第二光致抗蚀剂图案310P上的光学邻近校正，可以改善光学特性并且可以维持照射光的均匀分布。
此外，根据一实施方式，在相移掩模100中，掩模图案被构造为包括多个主图案102、多个虚设图案104和多个辅助图案106的三个区域。这些图案被重复地形成为具有相同的第一节距。因此，通过其中多个辅助图案106未体现在第二光致抗蚀剂图案310P上的光学邻近校正，可以改善光学特性。同时，多个虚设图案104的尺寸被充分地放大，使得覆盖外部单元区域210P的第二光致抗蚀剂310可以在制造半导体器件200(例如参见图6)的工艺中被完全去除。在这种情况下，如已参照图5B所述，在多个虚设图案104之间可以存在空间以防止外部单元区域210P的旁瓣。
参照图11F，第二光致抗蚀剂310(例如参见图11D)通过光刻工艺被图案化。因此，可以限定敞开区域OP(例如参见图11G)将在此形成的第一图案302P、以及外部单元区域210P(例如参见图6)中的支撑物图案将在经被去除的第二图案304P。
第一图案302P可以具有形成在三个相邻下电极220的每个的一些部分之上的预定(例如圆形)形状，并且可以布置在平行于半导体衬底210的上表面的第一方向(X方向)和第二方向(Y方向)上，从而形成多个行和列。构成任何一行的第一图案302P可以与构成另一行的第一图案302P以交错的方式设置。
随着半导体器件的集成度增加，用于半导体器件的部件的设计规则可以减少。在高度集成的半导体器件中，由于光刻工艺的技术限制，在每个下电极220上重复地形成彼此均匀地相邻的第一图案302P会非常困难。通过使用根据一个或更多个实施方式的相移掩模100(例如参见图1)执行光刻工艺，诸如第一图案302P的形状可以重复地形成为彼此均匀地相邻。
参照图11G，第三牺牲膜245使用第二光致抗蚀剂图案310P作为蚀刻掩模被蚀刻以形成第三牺牲掩模245M。支撑物图案230P(例如参见图11F)使用第三牺牲掩模245M作为蚀刻掩模被蚀刻以形成包括擦除区域ER和敞开区域OP的支撑物230。在蚀刻工艺之后，第二光致抗蚀剂图案310P被去除。此外，当蚀刻支撑物图案230P时，多个下电极220的一些表面可以被暴露。
如上所述，随着擦除区域ER和敞开区域OP被形成，湿刻蚀溶液可穿透其的充足的空间可以在后续湿刻蚀工艺中形成。在根据一个或更多个实施方式的半导体器件中，在湿刻蚀工艺期间，包括敞开区域OP的支撑物230允许湿刻蚀溶液容易地穿透其。如下所述，在用于形成电介质膜的工艺期间，支撑物230还提供用于源气体和反应气体的扩散路径以形成电介质膜。
例如，在根据一个实施方式的半导体器件200(例如参见图6)中，多个下电极220的全部被敞开区域OP敞开。因此，可以顺畅地执行湿蚀刻工艺，并且可以确保电介质膜形成工艺的优异的台阶覆盖性。
当蚀刻支撑物图案230P时，基本上确保了敞开区域OP，这有助于如上所述的后续工艺，同时维持支撑物230的支撑性能。例如，如果敞开区域OP被宽地形成或者以大于所需数量的数量形成，则支撑物230的支撑性能会被削弱。反之，如果敞开区域OP被窄地形成或者以小于所需数量的数量形成，则在后续湿蚀刻工艺和电介质膜形成工艺中会发生问题。
参照图11H，第三牺牲掩模245M和模制图案225(例如参见图11G)通过湿蚀刻工艺被完全去除。模制图案225可以包括硅氧化物膜。在这种情况下，湿蚀刻工艺可以使用诸如氟化酸或缓冲氧化物蚀刻剂(BOE)溶液的湿蚀刻溶液被执行。湿蚀刻溶液穿透形成在第三牺牲掩模245M中的擦除区域ER和形成在支撑物230中的敞开区域OP，以湿蚀刻第三牺牲掩模245M和模制图案225。例如，第三牺牲掩模245M也可以在模制图案225的湿蚀刻期间被同时去除。
在湿蚀刻工艺期间，支撑物230可以不被蚀刻，并且可以稳固地固定和支撑多个下电极220，使得它们不倒塌或断裂。此外，蚀刻停止物图案215可以防止湿蚀刻溶液渗透到多个下电极220下面。支撑物230可以形成为通过将多个下电极220彼此连接而支撑多个下电极220，并且可以形成为包括使多个下电极220敞开的多个敞开区域OP。
参照图11I，电介质膜250形成为共形地覆盖多个下电极220和支撑物230，并且上电极260在电介质膜250的整个表面上形成。源气体和反应气体可以通过形成在支撑物230中的敞开区域OP(例如参见图11H)被充足地供应，使得电介质膜250和上电极260可以顺畅和均匀地形成。
电介质膜250可以沿着多个下电极220的表面、支撑物230的表面和蚀刻停止物图案215的上表面共形地形成。电介质膜250可以包括从硅氧化物膜、硅氮化物膜、硅氮氧化物膜和高k材料膜中选择的至少一种。电介质膜250可以被构造为将多个下电极220和后续工艺中形成的上电极260分离，使得多个下电极220和上电极260可以用作电容器。
上电极260可以完全填充其中去除了模制图案225和第三牺牲掩模245M(例如参见图11G)的部分。成为上电极260的导电材料可以包括金属氮化物膜、金属膜和其组合中的任何一种。例如，导电材料可以包括从TiN、Ru、TaN、WN、Pt和Ir中选择的至少一种。导电材料可以通过CVD或ALD形成。
根据一个或更多个实施方式，半导体器件200形成为包括使用前述制造方法的电容器。电容器可以对应于诸如DRAM的半导体器件200的存储单元阵列。半导体器件200还可以包括在电容器下方的开关阵列。开关阵列可以包括连接到接触插塞211的每个的开关晶体管。
根据一个或更多个实施方式，半导体器件200可以使用能够改善敞开区域OP的分布的相移掩模100经由前述工艺被制造。半导体器件200包括其中敞开所有下电极220以顺畅地执行后续工艺的支撑物230。因此，可以确保半导体器件200的可靠性以及工艺的高生产率。
这里已经公开了示例实施方式，并且虽然采用了特定术语，但是它们仅在一般和描述性的意义上被使用和解释，并且不是为了限制的目的。在一些情形下，如在本申请的提交时对本领域技术人员将明显的是，结合具体实施方式描述的特征、特性和/或元件可以单独使用，或者与结合另外的实施方式描述的特征、特性和/或元件组合使用，除非另行指示。因此，可以进行形式和细节上的各种各样的改变而不背离权利要求中阐明的实施方式的精神和范围。
2017年5月25日提交的题为“制造相移掩模的方法和制造半导体器件的方法”的韩国专利申请第10-2017-0064892号通过引用全文合并于此。

Claims (20)

1.一种制造相移掩模的方法，所述方法包括：
准备透射衬底，第一掩模区域和围绕所述第一掩模区域的第二掩模区域被限定在所述透射衬底上；以及
在所述第一掩模区域中形成在第一方向和垂直于所述第一方向的第二方向上具有第一节距的主图案，所述主图案的每个具有第一面积；
以至少一行形成围绕所述主图案并具有所述第一节距的辅助图案，所述辅助图案的每个具有小于所述第一面积的第二面积；以及
在所述第二掩模区域中以多个行形成虚设图案，所述虚设图案围绕所述辅助图案并且具有所述第一节距，所述虚设图案的每个具有大于所述第一面积的第三面积。
2.如权利要求1中所述的方法，其中：
所述主图案布置成蜂巢结构，
第一数量的所述主图案布置在六边形的顶点处，并且所述主图案中的一个在所述六边形的中心点处，所述第一数量的所述主图案和所述主图案中的所述一个形成六边形结构，
在所述六边形结构的所述顶点处的所述第一数量的所述主图案分别在六个不同六边形结构的中心点处，以及
所述主图案中的在所述六边形结构的所述中心点处的所述一个是在所述六个不同六边形结构的每个的顶点处的所述主图案中的一个，所述六个不同六边形结构共用所述主图案中的所述一个。
3.如权利要求2中所述的方法，其中所述虚设图案和所述主图案具有相同的结构。
4.如权利要求1中所述的方法，其中所述辅助图案形成在所述第一掩模区域与所述第二掩模区域之间的边界中。
5.如权利要求1中所述的方法，其中：
四条边界线通过连接所述虚设图案当中与所述辅助图案相邻的虚设图案的中心而虚拟地形成，以及
在所述四条边界线当中，在所述第一方向上彼此面对的两条边界线成直线，在所述第二方向上彼此面对的两条边界线成波形。
6.如权利要求1中所述的方法，其中所述主图案之间的第一间距小于所述辅助图案之间的第二间距并且大于所述虚设图案之间的第三间距。
7.如权利要求1中所述的方法，其中所述主图案的每个、所述辅助图案的每个和所述虚设图案的每个具有四边形形状和相同的透射率。
8.一种制造半导体器件的方法，所述方法包括：
在半导体衬底上形成材料层，单元区域和围绕所述单元区域的外部区域被限定在所述半导体衬底上；
在所述材料层上顺序地形成模制层和支撑物形成层；
通过蚀刻所述模制层和所述支撑物形成层而形成暴露所述材料层的多个孔；
通过将导电材料覆到所述多个孔的内壁上而形成多个下电极；以及
使用利用相移掩模的光刻工艺蚀刻所述支撑物形成层以形成多个敞开区域并形成连接所述多个下电极的支撑物，其中：
所述相移掩模在透射衬底上包括：
以第一节距布置的主图案，所述主图案的每个具有第一面积，
围绕所述主图案并以所述第一节距布置的辅助图案，所述辅助图案的每个具有小于所述第一面积的第二面积，以及
围绕所述辅助图案并以所述第一节距布置的虚设图案，所述虚设图案的每个具有大于所述第一面积的第三面积。
9.如权利要求8中所述的方法，其中形成所述下电极包括：
将所述下电极形成为蜂巢结构；以及
在六边形的顶点处形成下电极并在所述六边形的中心点处形成下电极，所述六边形的所述顶点处的所述下电极和所述六边形的所述中心点处的所述下电极形成六边形结构，以及其中：
所述六边形结构的所述顶点处的所述下电极分别在六个不同六边形结构的中心点处，以及
在所述六边形结构的所述中心点处的所述下电极是所述六个不同六边形结构的每个的顶点处的下电极中的一个，并且所述六个不同六边形结构共用所述六边形结构的所述中心点处的所述下电极。
10.如权利要求8中所述的方法，其中形成所述支撑物包括在对应于所述主图案的位置处形成所述敞开区域。
11.如权利要求8中所述的方法，其中形成所述支撑物包括将所述支撑物形成为具有四个边缘的平面形状，以及其中所述四个边缘中在第一方向上彼此面对的两个边缘成直线。
12.如权利要求11中所述的方法，其中所述下电极不对称地形成于在所述第一方向上彼此面对的所述两个边缘的周边。
13.如权利要求8中所述的方法，其中形成所述支撑物包括将所述支撑物形成为具有四个边缘的平面形状，以及其中所述四个边缘中在第二方向上彼此面对的两个边缘成波形。
14.如权利要求13中所述的方法，其中所述波形的每个的曲率半径大于所述敞开区域的每个的曲率半径。
15.如权利要求8中所述的方法，其中形成所述支撑物包括将所述支撑物形成层的与所述虚设图案的对应并且形成在所述半导体衬底的所述外部区域中的部分全部蚀刻。
16.一种制造半导体器件的方法，所述方法包括：
在半导体衬底上在第一方向和垂直于所述第一方向的第二方向上形成下电极；以及
形成连接并支撑所述下电极的支撑物，所述支撑物具有使所述下电极的每个的一些部分敞开的敞开区域并且具有拥有四个边缘的平面形状，其中所述四个边缘中在所述第一方向上彼此面对的第一对成直线，以及其中所述四个边缘中在所述第二方向上彼此面对的第二对成波形。
17.如权利要求16中所述的方法，其中形成所述下电极包括：
将所述下电极形成为蜂巢结构；以及
形成在六边形的顶点处具有下电极并且在所述六边形的中心点处具有下电极的六边形结构，以及其中：
在所述六边形结构的所述顶点处的所述下电极分别在六个不同六边形结构的中心点处，以及
在所述六边形结构的所述中心点处的所述下电极是在所述六个不同六边形结构的每个的顶点处的下电极中的一个，并且所述六个不同六边形结构共用所述六边形结构的所述中心点处的所述下电极。
18.如权利要求16中所述的方法，其中所述敞开区域的每个暴露三个相邻下电极的每个的一些部分。
19.如权利要求16中所述的方法，其中：
所述支撑物形成为一体，以及
形成在所述四个边缘周边的下电极为虚设结构。
20.如权利要求19中所述的方法，其中所述虚设结构不对称地形成于在所述第一方向上彼此面对的两个边缘周边。
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