CN117198985A - 半导体结构及其制备方法 - Google Patents

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韩欣茹
张仕然
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Abstract

本公开实施例提供一种半导体结构及其制备方法。其中，该制备方法包括：提供衬底，在衬底上形成牺牲介质层；沿第一方向图形化部分牺牲介质层，在牺牲介质层中形成多个沿第二方向间隔排布的第一沟槽；图形化第一沟槽底部的牺牲介质层和牺牲介质层下方的衬底，在第一沟槽下方形成多个间隔排布的第二沟槽，第二沟槽在衬底中具有预设深度；在第一沟槽侧壁和第二沟槽侧壁形成保护层；在第一沟槽和第二沟槽中形成位线结构。本公开实施例的制备方法形成的位线结构具有更小的关键尺寸，且不会扭曲或者倒塌，同时牺牲介质层无需去除，可在后续工艺中使用，节省成本。

Description

半导体结构及其制备方法
技术领域
本公开涉及半导体制造技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
随着半导体器件密度的增加，所需的图形间距和宽度逐渐缩小,动态随机存储器(Dynamic Random Access Memory，简称：DRAM)的特征尺寸逐渐缩小。相关技术中，在制作DRAM的位线结构的过程中，由于位线结构的高深宽比，通过蚀刻形成的位线结构很容易出现弯曲变形的问题。
在所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的相关技术的信息。
发明内容
根据本公开的一方面，本公开实施例提供一种半导体结构的制备方法，包括：提供衬底，在所述衬底上形成牺牲介质层；沿第一方向图形化部分所述牺牲介质层，在所述牺牲介质层中形成多个沿第二方向间隔排布的第一沟槽；图形化所述第一沟槽底部的所述牺牲介质层和所述牺牲介质层下方的所述衬底，在所述第一沟槽下方形成多个间隔排布的第二沟槽，所述第二沟槽在所述衬底中具有预设深度；在所述第一沟槽侧壁和所述第二沟槽侧壁形成保护层；在所述第一沟槽和所述第二沟槽中形成位线结构。
根据本公开的一些实施例，在所述衬底上形成牺牲介质层，包括：在所述衬底上形成第一牺牲介质层；在所述第一牺牲介质层上形成第二牺牲介质层。
根据本公开的一些实施例，沿第一方向图形化部分所述牺牲介质层，在所述牺牲介质层中形成多个沿第二方向间隔排布的第一沟槽，包括：沿第一方向图形化所述第二牺牲介质层，在所述第二牺牲介质层中形成多个沿第二方向间隔排布的所述第一沟槽，所述第一沟槽底部暴露出部分所述第一牺牲介质层。
根据本公开的一些实施例，图形化所述第一沟槽底部的所述牺牲介质层和所述牺牲介质层下方的所述衬底，在所述第一沟槽下方形成多个间隔排布的第二沟槽，包括：图形化被所述第一沟槽暴露出的所述第一牺牲介质层和所述第一牺牲介质层底部的所述衬底，在所述第一牺牲介质层和所述衬底中形成所述第二沟槽，其中，在垂直于所述衬底的方向上，所述第二沟槽具有第一深度。
根据本公开的一些实施例，在所述第一沟槽侧壁和所述第二沟槽侧壁形成保护层，包括：形成同时覆盖所述第一沟槽表面和所述第二沟槽表面的第一保护层；在所述第一保护层的表面形成第二保护层；在所述第二保护层的表面形成第三保护层；去除位于所述第一沟槽底表面和所述第二沟槽底表面的所述第一保护层、所述第二保护层和所述第三保护层，暴露出位于所述第二沟槽底部的所述衬底，保留位于所述第一沟槽侧壁和所述第二沟槽侧壁的所述第一保护层、所述第二保护层和所述第三保护层，保留的所述第一保护层、所述第二保护层和所述第三保护层形成所述保护层。
根据本公开的一些实施例，在所述第一沟槽和所述第二沟槽中形成位线结构，包括：在所述第二沟槽中形成位线接触层；在所述第一沟槽中形成位线导电层，所述位线导电层与所述位线接触层连接；在所述第一沟槽中且在所述位线导电层上形成位线绝缘层；其中，所述位线接触层、所述位线导电层和所述位线绝缘层形成所述位线结构。
根据本公开的一些实施例，在垂直于所述衬底的方向上，所述位线接触层的厚度不小于所述第二沟槽在所述衬底中的预设深度，且所述位线接触层的厚度不大于所述第一深度，所述位线绝缘层的顶表面不高于所述第二牺牲介质层的顶表面。
根据本公开的一些实施例，在形成所述位线结构后，所述方法还包括：形成掩膜层，所述掩膜层形成在所述第二牺牲介质层、所述位线绝缘层以及所述保护层的顶表面上；图形化所述掩膜层，在所述掩膜层中形成多个间隔排布的图形孔，所述图形孔暴露出在所述第二方向上相邻的所述位线结构之间的所述第二牺牲介质层的顶表面，在所述第一方向上相邻的所述图形孔之间的所述第二牺牲介质层的顶表面被所述掩膜层覆盖；沿所述图形孔对所述第二牺牲介质层以及位于所述第二牺牲介质层下方的所述第一牺牲介质层进行图形化处理，在所述第一牺牲介质层和所述第二牺牲介质层中形成第三沟槽，所述第三沟槽的底表面暴露出在所述第二方向上相邻的所述位线结构之间的所述衬底的表面；在所述第三沟槽中形成电容接触结构。
根据本公开的一些实施例，在形成所述位线结构后，还包括：形成掩膜层，所述掩膜层形成在所述第二牺牲介质层、所述位线绝缘层以及所述保护层的顶表面上；图形化所述掩膜层，在所述掩膜层中形成多个间隔排布的图形孔，所述图形孔暴露出在所述第二方向上相邻的所述位线结构之间的所述第二牺牲介质层的顶表面以及所述保护层的顶表面，在所述第一方向上相邻的所述图形孔之间的所述第二牺牲介质层的顶表面被所述掩膜层覆盖；沿所述图形孔对所述第二牺牲介质层以及位于所述第二牺牲介质层下方的所述第一牺牲介质层进行图形化处理，在所述第一牺牲介质层和所述第二牺牲介质层中形成第三沟槽，同时去除所述保护层中的所述第二保护层，所述第三沟槽的底表面暴露出在所述第二方向上相邻的所述位线结构之间的所述衬底的表面；在所述第三沟槽中形成电容接触结构。
根据本公开的一些实施例，图形化所述掩膜层，在所述掩膜层中形成多个间隔排布的图形孔，包括：形成第一掩膜层，所述第一掩膜层具有多条沿所述第一方向延伸且沿所述第二方向间隔排布的第一图形，所述第一图形覆盖所述位线结构；在所述第一掩膜层上形成第二掩膜层，所述第二掩膜层具有多条沿所述第二方向延伸且沿所述第一方向间隔排布的第二图形；将所述第二图形转移到所述第一掩膜层中，所述第一掩膜层中未被所述第一图形和所述第二图形覆盖的部分被去除，形成所述图形孔。
根据本公开的一些实施例，所述第一掩膜层与所述第二牺牲介质层具有相同的材质，沿所述图形孔对所述第二牺牲介质层以及位于所述第二牺牲介质层下方的所述第一牺牲介质层进行图形化处理，在所述第一牺牲介质层和所述第二牺牲介质层中形成所述第三沟槽时，所述第一掩膜层被同时去除。
根据本公开的一些实施例，所述方法还包括：沿所述图形孔对所述第二牺牲介质层进行图形化处理后，采用干法蚀刻工艺去除所述第二保护层，再对所述第一牺牲介质层进行图形化处理。
根据本公开的一些实施例，在所述第三沟槽中形成电容接触结构包括：在所述第三沟槽底部的所述衬底的表面形成电容接触层；在所述电容接触层上形成金属连接层。
根据本公开的一些实施例，所述第二保护层与所述第二牺牲介质层具有相同的材质，所述第一保护层和所述第三保护层具有相同的材质。
根据本公开的另一方面，提供一种半导体结构，由上述任一实施例中所述的方法制备。
由上述技术方案可知，本公开具备以下优点和积极效果中的至少之一：
本公开实施例中，在牺牲介质层以及半导体衬底中先形成第一沟槽和第二沟槽，之后再在第一沟槽和第二沟槽中填充形成位线结构，因此，本公开实施例的位线结构并非直接通过蚀刻形成，而是通过在沟槽中填充形成，能够使位线结构具有更小的关键尺寸，且能够避免位线结构的侧壁氧化，以及避免位线结构出现扭曲或者倒塌。另外，在形成位线结构后，牺牲介质层无需去除，可在后续形成电容接触结构的工序中使用，节省成本。
附图说明
通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。
图1为本公开实施例示出的半导体结构的制备方法的流程图；
图2为本公开实施例示出的具有衬底和牺牲介质层的半导体结构在第二方向上的剖视图；
图3为本公开实施例示出的在光刻胶上形成位线图形的半导体结构的俯视图；
图4为图3中沿A-A的剖视图(即半导体结构在第二方向上的剖视图)；
图5为本公开实施例示出的在光刻胶上形成侧壁牺牲材料层的半导体结构在第二方向上的剖视图；
图6为本公开实施例示出的图形化后的侧壁牺牲层的半导体结构在第二方向上的剖视图；
图7为本公开实施例示出的图形化后的侧壁牺牲层的半导体结构在第二方向上的剖视图；
图8为本公开实施例示出的对第二牺牲介质层图形化后形成第一沟槽的半导体结构在第二方向上的剖视图；
图9为本公开实施例示出的对第一牺牲介质层图形化后形成第二沟槽的半导体结构的俯视图；
图10为沿图9中A-A的剖视图(即半导体结构在第二方向上的剖视图)；
图11至图13为本公开实施例示出的分别形成第一保护层、第二保护层和第三保护层的半导体结构在第二方向上的剖视图，；
图14为本公开实施例示出的形成第二沟槽的半导体结构的俯视图；
图15为沿图14中A-A的剖视图；
图16至图17为本公开实施例示出的形成位线接触层的半导体结构在第二方向上的剖视图；
图18至图19为本公开实施例示出的形成位线导电层的半导体结构在第二方向上的剖视图；
图20至图21为本公开实施例示出的形成位线绝缘层的半导体结构在第二方向上的剖视图；
图22为本公开实施例示出的形成位线结构的半导体结构在第一方向上的剖视图；
图23为本公开该实施例示出的形成掩膜层的半导体结构在第二方向的剖视图；
图24为本公开该实施例示出的在掩膜层形成图形孔的俯视图；
图25为本公开该实施例示出的形成第三沟槽的半导体结构在第二方向的剖视图；
图26为本公开该实施例示出的形成电容接触结构的半导体结构在第二方向的剖视图。
附图标记说明：
1、衬底；2、牺牲介质层；21、第一牺牲介质层；22、第二牺牲介质层；23、硬掩膜层；24、蚀刻停止层；25、光刻抗反射层；251、第一光刻抗反射层；252、第二光刻抗反射层；26、光刻胶层；27、侧壁牺牲层；3、保护层；31、第一保护层；32、第二保护层；33、第三保护层；4、位线结构；41、位线接触材料层；42、位线接触层； 43、导电材料层；44、位线导电层；45、绝缘材料层；46、位线绝缘层；5、掩膜层； 51、第一掩膜层；52、第二掩膜层；6、电容接触结构；61、电容接触层；62、金属连接层；L1、第一方向；L2、第二方向；G1、第一沟槽；G2、第二沟槽；G3、第三沟槽；d1、预设深度：d2、第一深度；h、图形孔。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。此外，权利要求书中的术语“第一”、“第二”等仅作为标记使用，不是对其对象的数字限制。
附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
另外，在本公开的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。“上方”和“下方”是表示方位的技术术语，该技术术语仅仅是为了描述更加清楚，不具有限定作用。
根据本公开的一方面，提供了一种半导体结构的制备方法。如图1至图26所示。其中，图1示出了本公开实施例的半导体结构的制备方法的流程图，图2至图26示出了在该制备方法中的半导体结构的示意图。如图1所示，本公开实施例的半导体结构的制备方法包括：
步骤S200：提供衬底1，在衬底1上形成牺牲介质层2。
步骤S400：沿第一方向L1图形化部分牺牲介质层2，在牺牲介质层2中形成多个沿第二方向L2间隔排布的第一沟槽G1。
步骤S600：图形化第一沟槽G1底部的牺牲介质层2和牺牲介质层2下方的衬底1，在第一沟槽G1下方形成多个间隔排布的第二沟槽G2，第二沟槽G2在衬底1中具有预设深度d1。
步骤S800：在第一沟槽G1侧壁和第二沟槽G2侧壁形成保护层3。
步骤S1000：在第一沟槽G1和第二沟槽G2中形成位线结构4。
本公开实施例中，在牺牲介质层2以及半导体衬底1中先形成第一沟槽G1和第二沟槽G2，之后再在第一沟槽G1和第二沟槽G2中填充形成位线结构4，因此，本公开实施例的位线结构4并非直接通过蚀刻形成，而是通过在沟槽中填充形成，能够使位线结构4具有更小的关键尺寸，且能够避免位线结构4的侧壁氧化，以及避免位线结构4出现扭曲或者倒塌。另外，在形成位线结构4后，牺牲介质层2无需去除，可在后续形成电容接触结构6的工序中使用，节省成本。
下面对本公开实施例的半导体结构的制备方法进行详细的描述。
步骤S200：提供衬底1，在衬底1上形成牺牲介质层2。
如图2所示，本公开实施例的衬底1的材料可以为硅、碳化硅、氮化硅、绝缘体上硅、绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上层锗化硅或绝缘体上层锗等。还可以根据设计需求，向衬底1中注入一定的掺杂粒子以改变其电学参数，关于注入工艺以及掺杂粒子，本领域技术人员可以根据实际情况选择，此处不再详细描述。
在一些实施例中，可以通过沉积工艺在衬底1上形成牺牲介质层2，包括：在衬底 1上形成第一牺牲介质层21，在第一牺牲介质层21上形成第二牺牲介质层22。可以通过原子层气相沉积、化学气相沉积或物理气相沉积形成上述第一牺牲介质层21和第二牺牲介质层22。在一些实施例中，第一牺牲介质层21的材质可以是氮化硅(如Si3N4)，第二牺牲介质层22的材质可以是旋涂氧化硅(如SiO2)，且在垂直于衬底1的方向上，第一牺牲介质层21的厚度小于第二牺牲介质层22的厚度。其中，垂直于衬底1的方向可以理解为第一牺牲介质层21和第二牺牲介质层22的堆叠方向，或者也可以称为竖直方向。
在一些实施例中，如图2所示，除了在衬底1上形成第一牺牲介质层21和第二牺牲介质层22外，还可以继续在第二牺牲介质层22上依序形成硬掩膜层23、蚀刻停止层24、光刻抗反射层25和光刻胶层26。其中，光刻抗反射层25可以包括位于蚀刻停止层24上的第一光刻抗反射层251和位于第一光刻抗反射层251上的第二光刻抗反射层252，当然，光刻抗反射层25也可以只包括一层，此处不做特殊限定。其中，蚀刻停止层24的材质可以为氮化硅(如SiON)或氮氧化硅(如Si3N4)。
步骤S400：沿第一方向L1图形化部分牺牲介质层2，在牺牲介质层2中形成多个沿第二方向L2间隔排布的第一沟槽G1。
在一些实施例中，如图3和图4所示，沿第一方向L1对光刻胶层进行光刻、显影，形成具有位线图形的光刻胶层26。在垂直于衬底1的方向上，位线图形覆盖的部分用于在后续工艺中形成位线结构4。如图5所示，以具有位线图形的光刻胶层26为掩膜，将位线图形转移至光刻抗反射层25，没有被位线图形覆盖的蚀刻停止层24被暴露。继续参考图5，在暴露的蚀刻停止层24的表面和被图形化的光刻抗反射层25的表面形成侧壁牺牲层27。侧壁牺牲层27可以采用沉积工艺形成，其材质可以为氧化硅(SiO2) 或氮氧化硅(如SiON)。
如图6所示，利用干法蚀刻工艺蚀刻去除位于光刻抗反射层25上的侧壁牺牲层27以及位于暴露的蚀刻停止层24表面的侧壁牺牲层27，保留位于光刻抗反射层25侧壁的侧壁牺牲层27。利用干法灰化的方法去除光刻抗反射层25，形成如图6所示的间隔分布的侧壁牺牲层27。
如图7所示，以上述间隔的侧壁牺牲层27为掩膜，将图案转移至位于其下方的蚀刻停止层24和硬掩膜层23。
如图8所示，沿第一方向L1图形化第二牺牲介质层22，在第二牺牲介质层22中形成多个沿第二方向L2间隔排布的第一沟槽G1，第一沟槽G1底部暴露出部分第一牺牲介质层21。其中，沿第一方向L1图形化第二牺牲介质层22可以采用蚀刻工艺，该蚀刻工艺可以是湿法蚀刻工艺或干法蚀刻工艺，此处不做特殊限定。第一沟槽G1用于填充形成部分成位线结构4，因此通过控制第一沟槽G1的关键尺寸，能够精确地控制位线结构4的关键尺寸，能够获得具有更小的关键尺寸的位线结构4。而且位线结构4 填充于第一沟槽G1中，无需再进行蚀刻，当形成的位线结构4的关键尺寸缩小时，也不会产生扭曲或者倒塌。
需要说明的是，本公开实施例中的图形化是指按照一定的图案去除半导体结构的部分，例如图形化可以采用蚀刻工艺等。另外，本公开实施例的位线结构4的关键尺寸是指位线结构4沿第二方向L2的尺寸，如图22中所示的剖面图中的位线结构从左至右的尺寸。第一方向L1和第二方向L2之间具有夹角，在一些实施例中，第一方向 L1与第二方向L2垂直，此处不做特殊限定。
步骤S600：图形化第一沟槽G1底部的牺牲介质层2和牺牲介质层2下方的衬底1，在第一沟槽G1下方形成多个间隔排布的第二沟槽G2，第二沟槽G2在衬底1中具有预设深度d1。
如图9和图10所示，图形化被第一沟槽G1暴露出的第一牺牲介质层21和第一牺牲介质层21底部的衬底1，在第一牺牲介质层21和衬底1中形成第二沟槽G2，其中，在垂直于衬底1的方向上，第二沟槽G2具有第一深度d2。
也就是说，在每个第一沟槽G1的底部形成了沿第一方向L1间隔分布的多个第二沟槽G2，在一些实施例中，参考图9的俯视图中，多个第二沟槽G2呈矩阵排列。当然，在另一些实施例中，多个第二沟槽G2也可以并非为矩阵排列，每个第一沟槽G1 底部的沿第一方向L1分布的第二沟槽G2的数量可以相等也可以不相等，可以根据实际情况设置，此处不做特殊限定。
另外，需要说明的是，第二沟槽G2自第一牺牲介质层21的顶表面延伸至衬底1 的一预设深度d1，该预设深度d1为自衬底1表面向下蚀刻的深度，也可以理解为在垂直于衬底1的方向上，衬底1被蚀刻的尺寸。第一深度d2为自第一牺牲介质层21的顶表面至具有预设深度d1的衬底1的底面的尺寸，即整个第二沟槽G2在垂直于衬底 1的方向上的尺寸。因此，第一深度d2的值大于预设深度d1的值。从俯视角度看，第二沟槽G2的截面可以是矩形、正方形或者圆形，此处不做特殊限定。即第二沟槽G2 的侧壁环绕第二沟槽G2的底面外围，因此，第二沟槽G2的形状也可以理解为孔状。
第二沟槽G2用于形成位线结构4的位线接触层42，位线接触层42的材质可以为多晶硅，因此，可通过沉积工艺直接在第二沟槽G2中沉积形成该多晶硅的位线接触层 42，无需对该位线接触层42进行蚀刻，避免发生侧壁氧化，保证位线结构4的稳定性。
步骤S800：在第一沟槽G1侧壁和第二沟槽G2侧壁形成保护层3。
如图11所示，形成同时覆盖第一沟槽G1表面和第二沟槽G2表面的第一保护层 31。如图12所示，在第一保护层31的表面形成第二保护层32。如图13所示，在第二保护层32的表面形成第三保护层33。
如图14和图15所示，去除位于第一沟槽G1底表面和第二沟槽G2底表面的第一保护层31、第二保护层32和第三保护层33，暴露出位于第二沟槽G2底部的衬底1，保留位于第一沟槽G1侧壁和第二沟槽G2侧壁的第一保护层31、第二保护层32和第三保护层33，保留的第一保护层31、第二保护层32和第三保护层33形成前述的保护层3。
在一些实施例中，可以采用沉积工艺分别形成第一保护层31、第二保护层32和第三保护层33。其中，第一保护层31和第三保护层33的材质可以为氮化硅(如Si3N4) 或氮氧化硅(SiON)，第二保护层32的材质可以为氧化硅(如SiO2)。
在一些实施例中，去除位于第一沟槽G1底表面和第二沟槽G2底表面的保护层3 采用的工艺为干法蚀刻工艺。干法蚀刻工艺采用的蚀刻气体可以为氟化氢或氯气，通过控制蚀刻气体的用量，可以控制蚀刻程度。
步骤S1000：在第一沟槽G1和第二沟槽G2中形成位线结构4。
如图16所示，可以利用沉积工艺在第二沟槽G2和第一沟槽G1中形成位线接触材料层41。该沉积工艺可以是原子层沉积工艺。该位线接触材料层41的材质可以为掺杂的多晶硅。如图17所示，回蚀刻位线接触材料层41至第二沟槽G2，在第二沟槽 G2中形成位线接触层42。其中，在垂直于衬底1的方向上，位线接触层42的厚度不小于第二沟槽G2在衬底1中的预设深度d1，且位线接触层42的厚度不大于第二沟槽 G2的第一深度d2。也就是说，位线接触层42的顶表面不低于衬底1的顶表面，且不高于第一牺牲介质层21的顶表面。如此，使得位线接触层42完全形成于第二沟槽G2 中。可以采用干法蚀刻工艺回蚀刻位线接触材料层41，通过固定蚀刻时间来控制位线接触材料层41的剩余量，以作为位线结构4的连接线。采用干法蚀刻工艺蚀刻位线接触材料层41，相较于牺牲介质层2，对多晶硅材质的位线接触材料层41具有更高的选择比，避免对牺牲介质层2以及保护层3造成损坏。
如图18所示，在位线接触层42上形成导电材料层43。具体地，可以利用化学气相沉积工艺形成。导电材料层43的材质可以为钨、钛、镍、铝或铂，本领域技术人员可以根据实际情况选择，此处不做特殊限定。
如图19所示，对导电材料层43回蚀刻，在第一沟槽G1中形成位线导电层44，位线导电层44与位线接触层42连接。位线导电层44的顶表面低于第二牺牲介质层22 的顶表面，即位线导电层44位于第一沟槽G1内。在一实施例中，如图19所示，位线导电层44在垂直于衬底1的方向上的厚度小于位线接触层42的厚度。位线导电层44 为位线结构4中的有效导电结构。
在一些实施例中，可以利用干法蚀刻工艺回蚀刻导电材料层43，通过调整蚀刻时间来控制导电材料层43的剩余量。采用干法蚀刻工艺不仅操作简单，而且相对于第二牺牲介质层22和保护层3来说，干法蚀刻工艺对金属的导电材料层43具有更高的蚀刻选择比，避免对第二牺牲介质层22和保护层3造成损坏。
如图20所示，在位线导电层44上形成绝缘材料层45。在一些实施例中，可以通过炉管的方式沉积形成绝缘材料层45。绝缘材料层45的材质可以是氮化硅(如Si3N4)。在一些实施例中，绝缘材料层45的材质可以与第一牺牲介质层21的材质相同，均为氮化硅。
如图21所示，可以通过干法蚀刻工艺蚀刻绝缘材料层45，以第二牺牲介质层22 为刻蚀停止层，完全暴露出第二牺牲介质层22，在第一沟槽G1中且在位线导电层44 上形成位线绝缘层46，位线绝缘层46的顶表面不高于第二牺牲介质层22的顶表面，在一实施例中，位线绝缘层46的顶表面与暴露的第二牺牲介质层22的顶表面平齐。上述实施例中的位线接触层42、位线导电层44和位线绝缘层46形成了位线结构4。为了更加清楚地示出位线结构4，参考图22，其示出了在第一方向L1的半导体结构的剖视图。
由上述内容可知，本公开实施例中的位线结构4是通过在侧壁形成有保护层3的第二沟槽G2和第一沟槽G1中填充形成，由于第一沟槽G1和第二沟槽G2的尺寸能够更加精确地控制，因此，本公开实施例中的位线结构4能够具有更小的关键尺寸，且也不易发生变形，提高了稳定性。
在形成位线结构4后，还可以继续形成电容接触结构6，在一些实施例中，该制备方法还包括步骤S1200～S1800。
步骤S1200：形成掩膜层5，掩膜层5形成在第二牺牲介质层22、位线绝缘层46 以及保护层3的顶表面上。
如图23所示，可以在第二牺牲介质层22的顶表面、位线绝缘层46的顶表面以及保护层3的顶表面上形成掩膜层5。可以通过化学气相沉积工艺形成该掩膜层5。在一些实施例中，如图23所示，掩膜层5可以包括依序堆叠的第一掩膜层51和第二掩膜层52。在另一些实施例中，掩膜层5也可以只包括第一掩膜层51。第一掩膜层51的材质可以只是氧化硅(如SiO2)，第二掩膜层52的材质可以为氮化硅(如Si3N4)或氮氧化硅(如SiON)。
步骤S1400：如图24所示，图形化掩膜层5，在掩膜层5中形成多个间隔排布的图形孔h，图形孔h暴露出在第二方向L2上相邻的位线结构4之间的第二牺牲介质层 22的顶表面，在第一方向L1上相邻的图形孔h之间的第二牺牲介质层22的顶表面被掩膜层5覆盖。在一些实施例中，步骤S1400具体可以包括步骤S1401～S1403。
步骤S1401：形成上述第一掩膜层51，第一掩膜层51具有多条沿第一方向L1延伸且沿第二方向L2间隔排布的第一图形，第一图形覆盖位线结构4。
对第一掩膜层51进行图形化处理，具体地，沿第一方向L1对第一掩膜层51的未覆盖位线结构4的部分蚀刻，剩余的第一掩膜层51形成多条沿第一方向L1延伸且沿第二方向L2间隔排布的第一图形，使得第一图形能够完全覆盖位于其下方的位线结构 4。在间隔排布的第一图形之间填充暂置材料(图中未示出)。在一些实施例中，该暂置材料不同于第一掩膜层51的材质。
步骤S1402：在上述第一掩膜层51上形成第二掩膜层52，第二掩膜层52具有多条沿第二方向L2延伸且沿第一方向L1间隔排布的第二图形。
在第一掩膜层51上形成第二掩膜层52，对第二掩膜层52进行图案化处理，具体地，沿第二方向L2对部分第二掩膜层52蚀刻，保留多个沿第一方向L1延伸且沿第二方向L2间隔排布的第二图形。
步骤S1403：如图24所示，将第二图形转移到第一掩膜层51中，第一掩膜层51 中的未被第一图形和第二图形覆盖的部分被去除，形成图形孔h。即去除了第一掩膜层51中对应于图形孔的暂置材料，由于暂置材料与第一掩膜层51的材质不同，具有不同的蚀刻选择比，因此可以利用蚀刻工艺去除对应于图形孔的暂置材料，而不会损伤到剩余的第一掩膜层51。如图24所示，多个图形孔h可以呈矩阵排列，并且位于相邻的位线结构4之间。
在另一些实施例中，掩膜层5仅包括一层第一掩膜层51。可以直接在第一掩膜层51上形成上述图形孔h。即可以将具有图形孔h的图案直接转移至第一掩膜层51上。关于图案的转移，本领域技术人员根据相关技术能够获取，此处不再赘述。
步骤S1600：如图25所示，沿图形孔h对第二牺牲介质层22以及位于第二牺牲介质层22下方的第一牺牲介质层21进行图形化处理，在第一牺牲介质层21和第二牺牲介质层22中形成第三沟槽G3，第三沟槽G3的底表面暴露出在第二方向L2上相邻的位线结构4之间的衬底1的表面。
利用蚀刻工艺，沿着图形孔h蚀刻去除第二牺牲介质层22和位于该第二牺牲介质层22下方的第一牺牲介质层21，即在第一牺牲介质层21和第二牺牲介质层22中形成第三沟槽G3。在一些实施例中，图形孔h呈矩阵排列，因此第三沟槽G3也呈矩阵排列。
在一些实施例中，第一掩膜层51与所述第二牺牲介质层22具有相同的材质，如二者都为SiO2。沿图形孔h对第二牺牲介质层22以及位于第二牺牲介质层22下方的第一牺牲介质层21进行图形化处理，在第一牺牲介质层21和第二牺牲介质层22中形成所述第三沟槽G3时，第一掩膜层51被同时去除，能够节省工艺，提高效率。
在一些实施例中，沿图形孔h对第二牺牲介质层22进行图形化处理后，可以采用干法蚀刻工艺去除第二保护层32，再对第一牺牲介质层21进行图形化处理。去除第二保护层32后，能够在第一保护层31和第三保护层33之间形成气隙，即位线结构4的保护层3中具有气隙，能够降低位线结构4间的寄生电容，获得良好的电学性能。
步骤S1800：在第三沟槽G3中形成电容接触结构6。
在另一些实施例中，该制备方法还包括步骤S1200’～S1800’。
步骤S1200’：形成掩膜层5，掩膜层5形成在第二牺牲介质层22、位线绝缘层46 以及保护层3的顶表面上。
步骤S1400’：图形化掩膜层5，在掩膜层5中形成多个间隔排布的图形孔h，图形孔h暴露出在第二方向L2上相邻的位线结构4之间的第二牺牲介质层22的顶表面以及保护层3的顶表面，在第一方向L1上相邻的图形孔h之间的第二牺牲介质层22的顶表面被掩膜层5覆盖。
该步骤S1400’的部分不同于步骤S1400，在步骤S1400中，掩膜层5的图形孔h 仅暴露出第二牺牲介质层22的顶表面，而在步骤S1400’中，掩膜层5的图形孔h不仅暴露出第二牺牲介质层22的顶表面，还暴露出保护层3的顶表面，在后续步骤中，能够在去除第二牺牲介质层22的同时去除保护层3中的第二保护层32。
步骤S1400’的中的图形孔h的形成过程与步骤S1400中的步骤S1401～S1403相同，此处不再赘述。
步骤S1600’：沿图形孔h对第二牺牲介质层22以及位于第二牺牲介质层22下方的第一牺牲介质层21进行图形化处理，在第一牺牲介质层21和第二牺牲介质层22中形成第三沟槽G3，同时去除保护层3中的第二保护层32，第三沟槽G3的底表面暴露出在第二方向L2上相邻的位线结构4之间的衬底1的表面。
该步骤S1600’不同于步骤S1600，在步骤S1600中，由于保护层3未被图形孔h 暴露，因此，在进行图形化处理时，仅去掉第一牺牲介质层21和第二牺牲介质层22，形成第三沟槽G3，并未去除第二保护层32。而在步骤S1600’中，保护层3的顶表面被图形孔h暴露，因此，在去除第二牺牲介质层22的同时，还会去除第二保护层32。即在步骤S1600’中，第二牺牲介质层22和第二保护层32可以同时去除，相较于上述实施例中先去除第二牺牲介质层22后再去除第二保护层32，工艺更加简便，节省时间。
在该实施例中，第二保护层32与第二牺牲介质层22具有相同的材质，如二者均可以为氧化硅，第一保护层31和第三保护层33具有相同的材质，如二者均可以为氮化硅。可以采用蚀刻工艺去除第二保护层32和第二牺牲介质层22，由于第二保护层 32与第一保护层31、第三保护层33的材质不同，蚀刻工艺中的蚀刻剂或蚀刻气体对不同的材料具有不同的蚀刻选择比，因此，能够在不损坏第一保护层31和第三保护层 33的基础上蚀刻去除第二保护层32。
在去除第二保护层32和第二牺牲介质层22后，可以继续蚀刻去除第一牺牲介质层21。需注意的是，由于第一牺牲介质层21的材质可以为氮化硅，因此，需要更换蚀刻剂或蚀刻气体。另外，当第一保护层31、第三保护层33和第一牺牲介质层21都为氮化硅材质时，可以采用各向异性蚀刻，即控制蚀刻方向，仅仅蚀刻去除第一牺牲介质层21，而不会蚀刻第一保护层31和第三保护层33，进而保留完整的第一保护层31 和第三保护层33，最终在第一保护层31和第三保护层33中形成气隙，即最终形成的位线结构4的保护层3中具有气隙，能够降低位线结构4间的寄生电容，获得良好的电性性能。
步骤S1800’：在第三沟槽G3中形成电容接触结构6。
步骤S1200’与步骤S1200完全相同，步骤S1800’与步骤S1800完全相同。
如图26，步骤S1800和步骤S1800’中，在第三沟槽G3中形成电容接触结构6包括：在第三沟槽G3底部的衬底1的表面形成电容接触层61,在电容接触层61上形成金属连接层62。
具体地，可以在第三沟槽G3中先沉积电容接触材料层，再回蚀刻该电容接触材料层，形成电容接触层61。电容接触层61的材料可以为多晶硅。在第三沟槽G3的电容接触层61上沉积形成金属连接层62，该金属连接层62填满第三沟槽G3，利用CMP (化学机械研磨)工艺，使得金属连接层62的顶表面、保护层3的顶表面、位线绝缘层46的顶表面平齐，以便于后续工艺的实施。
从以上描述中可知，在形成位线结构4后，位于位线结构4之间的牺牲介质层2 无需去除，而是可以继续用于后续的电容接触结构6工艺中形成第三沟槽G3的牺牲介质层2，因此，无需再利用旋涂工艺以及化学机械研磨工艺制备上述牺牲介质层2，节省成本。
综上，本公开实施例中，在牺牲介质层2以及半导体衬底1中先形成第一沟槽G1 和第二沟槽G2，之后再在第一沟槽G1和第二沟槽G2中填充形成位线结构4，因此，本公开实施例的位线结构4并非直接通过蚀刻形成，而是通过在沟槽中填充形成，能够使位线结构具有更小的关键尺寸，且能够避免位线结构4的侧壁氧化，以及避免位线结构4出现扭曲或者倒塌。另外，在形成位线结构4后，牺牲介质层2无需去除，可在后续形成电容接触结构6的工序中使用，节省成本。
根据本公开的另一方面，提供一种半导体结构，包括衬底1、字线结构、位线结构 4和晶体管。其中，晶体管设于衬底1中，晶体管具有栅极、漏极和源极。该半导体结构由上述任一实施例中的制备方法制备，此处不再赘述。
本公开实施例的半导体结构的位线结构4能够实现更小的关键尺寸，且不易出现扭曲或者倒塌，其电学性能更加稳定，成本更低。
应可理解的是，本公开不将其应用限制到本说明书提出的部件的详细结构和布置方式。本公开能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本公开的范围内。应可理解的是，本说明书公开和限定的本公开延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本公开的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本公开的最佳方式，并且将使本领域技术人员能够利用本公开。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，在所述衬底上形成牺牲介质层；
沿第一方向图形化部分所述牺牲介质层，在所述牺牲介质层中形成多个沿第二方向间隔排布的第一沟槽；
图形化所述第一沟槽底部的所述牺牲介质层和所述牺牲介质层下方的所述衬底，在所述第一沟槽下方形成多个间隔排布的第二沟槽，所述第二沟槽在所述衬底中具有预设深度；
在所述第一沟槽侧壁和所述第二沟槽侧壁形成保护层；
在所述第一沟槽和所述第二沟槽中形成位线结构。
2.根据权利要求1所述的方法，其特征在于，在所述衬底上形成牺牲介质层，包括：
在所述衬底上形成第一牺牲介质层；
在所述第一牺牲介质层上形成第二牺牲介质层。
3.根据权利要求2所述的方法，其特征在于，沿第一方向图形化部分所述牺牲介质层，在所述牺牲介质层中形成多个沿第二方向间隔排布的第一沟槽，包括：沿第一方向图形化所述第二牺牲介质层，在所述第二牺牲介质层中形成多个沿第二方向间隔排布的所述第一沟槽，所述第一沟槽底部暴露出部分所述第一牺牲介质层。
4.根据权利要求3所述的方法，其特征在于，图形化所述第一沟槽底部的所述牺牲介质层和所述牺牲介质层下方的所述衬底，在所述第一沟槽下方形成多个间隔排布的第二沟槽，包括：图形化被所述第一沟槽暴露出的所述第一牺牲介质层和所述第一牺牲介质层底部的所述衬底，在所述第一牺牲介质层和所述衬底中形成所述第二沟槽，其中，在垂直于所述衬底的方向上，所述第二沟槽具有第一深度。
5.根据权利要求2所述的方法，其特征在于，在所述第一沟槽侧壁和所述第二沟槽侧壁形成保护层，包括：
形成同时覆盖所述第一沟槽表面和所述第二沟槽表面的第一保护层；
在所述第一保护层的表面形成第二保护层；
在所述第二保护层的表面形成第三保护层；
去除位于所述第一沟槽底表面和所述第二沟槽底表面的所述第一保护层、所述第二保护层和所述第三保护层，暴露出位于所述第二沟槽底部的所述衬底，保留位于所述第一沟槽侧壁和所述第二沟槽侧壁的所述第一保护层、所述第二保护层和所述第三保护层，保留的所述第一保护层、所述第二保护层和所述第三保护层形成所述保护层。
6.根据权利要求5所述的方法，其特征在于，在所述第一沟槽和所述第二沟槽中形成位线结构，包括：
在所述第二沟槽中形成位线接触层；
在所述第一沟槽中形成位线导电层，所述位线导电层与所述位线接触层连接；
在所述第一沟槽中且在所述位线导电层上形成位线绝缘层；其中，
所述位线接触层、所述位线导电层和所述位线绝缘层形成所述位线结构。
7.根据权利要求6所述的方法，其特征在于，在垂直于所述衬底的方向上，所述第二沟槽具有第一深度，所述位线接触层的厚度不小于所述第二沟槽在所述衬底中的预设深度，且所述位线接触层的厚度不大于所述第一深度，所述位线绝缘层的顶表面不高于所述第二牺牲介质层的顶表面。
8.根据权利要求7所述的方法，其特征在于，在形成所述位线结构后，还包括：
形成掩膜层，所述掩膜层形成在所述第二牺牲介质层、所述位线绝缘层以及所述保护层的顶表面上；
图形化所述掩膜层，在所述掩膜层中形成多个间隔排布的图形孔，所述图形孔暴露出在所述第二方向上相邻的所述位线结构之间的所述第二牺牲介质层的顶表面，在所述第一方向上相邻的所述图形孔之间的所述第二牺牲介质层的顶表面被所述掩膜层覆盖；
沿所述图形孔对所述第二牺牲介质层以及位于所述第二牺牲介质层下方的所述第一牺牲介质层进行图形化处理，在所述第一牺牲介质层和所述第二牺牲介质层中形成第三沟槽，所述第三沟槽的底表面暴露出在所述第二方向上相邻的所述位线结构之间的所述衬底的表面；
在所述第三沟槽中形成电容接触结构。
9.根据权利要求7所述的方法，其特征在于，在形成所述位线结构后，还包括：
形成掩膜层，所述掩膜层形成在所述第二牺牲介质层、所述位线绝缘层以及所述保护层的顶表面上；
图形化所述掩膜层，在所述掩膜层中形成多个间隔排布的图形孔，所述图形孔暴露出在所述第二方向上相邻的所述位线结构之间的所述第二牺牲介质层的顶表面以及所述保护层的顶表面，在所述第一方向上相邻的所述图形孔之间的所述第二牺牲介质层的顶表面被所述掩膜层覆盖；
沿所述图形孔对所述第二牺牲介质层以及位于所述第二牺牲介质层下方的所述第一牺牲介质层进行图形化处理，在所述第一牺牲介质层和所述第二牺牲介质层中形成第三沟槽，同时去除所述保护层中的所述第二保护层，所述第三沟槽的底表面暴露出在所述第二方向上相邻的所述位线结构之间的所述衬底的表面；
在所述第三沟槽中形成电容接触结构。
10.根据权利要求8或9所述的方法，其特征在于，图形化所述掩膜层，在所述掩膜层中形成多个间隔排布的图形孔，包括：
形成第一掩膜层，所述第一掩膜层具有多条沿所述第一方向延伸且沿所述第二方向间隔排布的第一图形，所述第一图形覆盖所述位线结构；
在所述第一掩膜层上形成第二掩膜层，所述第二掩膜层具有多条沿所述第二方向延伸且沿所述第一方向间隔排布的第二图形；
将所述第二图形转移到所述第一掩膜层中，所述第一掩膜层中未被所述第一图形和所述第二图形覆盖的部分被去除，形成所述图形孔。
11.根据权利要求10所述的方法，其特征在于，所述第一掩膜层与所述第二牺牲介质层具有相同的材质，沿所述图形孔对所述第二牺牲介质层以及位于所述第二牺牲介质层下方的所述第一牺牲介质层进行图形化处理，在所述第一牺牲介质层和所述第二牺牲介质层中形成所述第三沟槽时，所述第一掩膜层被同时去除。
12.根据权利要求8所述的方法，其特征在于，还包括：沿所述图形孔对所述第二牺牲介质层进行图形化处理后，采用干法蚀刻工艺去除所述第二保护层，再对所述第一牺牲介质层进行图形化处理。
13.根据权利要求8或9所述的方法，其特征在于，在所述第三沟槽中形成电容接触结构包括：
在所述第三沟槽底部的所述衬底的表面形成电容接触层；
在所述电容接触层上形成金属连接层。
14.根据权利要求9所述的方法，其特征在于，所述第二保护层与所述第二牺牲介质层具有相同的材质，所述第一保护层和所述第三保护层具有相同的材质。
15.一种半导体结构，其特征在于，由权利要求1至14中任一项所述的方法制备。
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