JP4902107B2 - 改善された構造的安定性及び向上されたキャパシタンスを有するキャパシタを含む半導体装置及びその製造方法 - Google Patents

改善された構造的安定性及び向上されたキャパシタンスを有するキャパシタを含む半導体装置及びその製造方法 Download PDF

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Description

本発明は、半導体装置及びその製造方法に関し、より詳細には、大きく改善された構造的安定性を有すると共に、大きく向上されたキャパシタンスを有するキャパシタを含む半導体装置及びその製造方法に関するものである。
一般に、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）装置のようなメモリ用半導体装置は、データやプログラムの命令のような情報を保存する装置であって、それから保存された情報を読み取るか、装置に他の情報を保存させることができる。一つの単位メモリ装置は、１個のトランジスタと１個のキャパシタで構成される。通常、ＤＲＭＡ素子等に含まれるキャパシタは、ストレージ電極（ｓｔｏｒａｇｅ ｅｌｅｃｔｒｏｄｅ）、誘電膜（ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）、及びプレート電極（ｐｌａｔｅ ｅｌｅｃｔｒｏｄｅ）等で構成される。このようなキャパシタを含むメモリ装置の容量を向上させるためには、キャパシタの静電容量を増加させることが非常に重要である。
現在、ＤＲＡＭ装置の集積度がギガ（ｇｉｇａ）級以上に増加するにつれて、単位セル（ｃｅｌｌ）当りの許容面積の減少が持続されて、キャパシタのキャパシタンスを確保するために、漸次にボックス（ｂｏｘ）形状又はシリンダ（ｃｙｌｉｎｄｅｒ）形状に形成している。しかし、現在のような０.１１μｍ以下の超微細線幅技術を適用したギガ級以上のＤＲＡＭ装置において、許容されたセル面積内でキャパシタが要求されるキャパシタンスを有するためには、必然的にキャパシタの縦横比が増加して、これにより隣接するキャパシタ間に２−ビット短絡（２−ｂｉｔ ｆａｉｌ）が発生する問題点がある。
従来のシリンダ型キャパシタは、半導体基板に形成されたコンタクトパッドに電気的に接触されるシリンダ型ストレージ電極を具備する。前記キャパシタのストレージ電極は、基板上に形成された絶縁膜を貫通して提供されるコンタクトプラグを通じて、コンタクトパッドに電気的に連結される。このようなＤＲＡＭ装置のセルキャパシタンスを増加させるためには、ストレージ電極の高さを増加させなければならない。しかし、前記ストレージ電極の高さが過度に高くなる場合にはキャパシタが倒れて、隣接するキャパシタが互いに連結されるので、隣接するキャパシタ間に２−ビット短絡が発生する。
前述した問題点を解決するために、特許文献１には、ビーム形態の絶縁部材を用いて隣接するキャパシタを互いに連結することにより、キャパシタの機械的強度を向上させることができる半導体メモリ装置及びその製造方法が開示されている。
米国公開特許第２００３−８５４２０号
図１は、特許文献１に開示された半導体メモリ装置の断面図であり、図２は、図１に図示された半導体装置の平面図である。
図１及び図２を参照すると、半導体基板４０上に素子分離膜４５を形成して、半導体基板４０をアクティブ領域及びフィールド領域に区分した後、半導体基板４０のアクティブ領域にそれぞれゲート酸化膜パターン、ゲート電極及びマスクパターンを含むゲート構造物６０を形成する。
ゲート構造物６０をマスクとして用いて、ゲート構造物６０間の半導体基板４０の表面に不純物をイオン注入して、ソース／ドレーン領域５０、５５を形成することにより、半導体基板４０上にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成する。
前記ＭＯＳトランジスタが形成された半導体基板４０上に第１層間絶縁膜８０を形成した後、第１層間絶縁膜８０を貫通してソース／ドレーン領域５０、５５にそれぞれ接触されるキャパシタプラグ６３及びビットラインプラグ６５を形成する。
第１層間絶縁膜８０上に第２層間絶縁膜８５を形成した後、第２層間絶縁膜６５を部分的にエッチングして、第２層間絶縁膜６５にビットラインプラグ６５に連結されるビットラインコンタクトプラグ７０を形成する。第２層間絶縁膜８５上に第３層間絶縁膜９０を形成し、第３層間絶縁膜９０及び第２層間絶縁膜８５を順次にエッチングして、第３層間絶縁膜９０及び第２層間絶縁膜８５を貫通してキャパシタプラグ６３に接触されるキャパシタコンタクトプラグ７５を形成する。
キャパシタコンタクトプラグ７５及び第３層間絶縁膜９０上に、エッチング阻止膜９５を形成した後、エッチング阻止膜９５をエッチングして、キャパシタコンタクトプラグ７５を露出させるホール１００を形成する。前記ホール１００を通じてキャパシタコンタクトプラグ７５に接触されるシリンダ形状の下部電極１０５を形成する。この際、シリンダ型下部電極１０５は、キャパシタコンタクトプラグ７５及びキャパシタプラグ６３を通じて、ソース／ドレーン領域５０、５５に電気的に連結される。
隣接するキャパシタの下部電極１０５の側壁の間に、下部電極１０５を互いに連結するビーム形態の絶縁部材１３０を形成した後、各キャパシタの下部電極１０５上に誘電膜１１０及び上部電極１１５を順次に形成して、キャパシタ１２０を完成する。次いで、各キャパシタ１２０の内部及び外部に後続して形成される上部配線との電気的絶縁のための絶縁膜１２５を形成する。これによって、キャパシタ１２０は、その下部電極１０５がそれぞれその側壁の間に形成されたビーム形状の絶縁部材１３０を通じて互いに連結された構造に形成される。
しかし、前述した半導体メモリ装置において、ビーム形状の絶縁部材１３０を適用してキャパシタ１２０の機械的強度を向上させることができるが、下部電極１０５を互いに連結するために、多数のビーム形状の絶縁部材１３０を下部電極１０５の４個の側壁の間に形成するので、キャパシタ１２０を製造する工程が非常に複雑になる。これにより、半導体メモリ製造装置の製造に所要される費用と時間が大きく増加することになる。
又、図１及び図２に示すように、キャパシタ１２０が内部及び外部に区分される複雑な構造を有するので、このような構造を有するキャパシタ１２０を製造する過程が難しくなるのみならず、キャパシタ１２０と上部配線との電気的絶縁のための絶縁膜１２５の形成時にも、キャパシタ１２０の間には絶縁膜１２５が正常に形成されない可能性が非常に高くなる。
又、このようなキャパシタ１２０の構造の複雑性は、結局、半導体メモリの製造工程の生産性を低下させる問題点を発生させる。
本発明の第１目的は、簡単な構造を有する安定化部材を適用して、大きく向上された構造的安定性を有すると共に、有効面積の拡張を通じて増加されたキャパシタンスを有するキャパシタを提供することにある。
本発明の第２目的は、簡単な工程を通じて安定化部材を形成する一方、キャパシタの有効面積を拡張して、大きく向上された構造的安定性及びキャパシタンスを有するキャパシタの製造方法を提供することにある。
本発明の第３目的は、改善された構造的安定性及び向上されたキャパシタンスを有するキャパシタを具備する半導体装置を提供することにある。
本発明の第４目的は、改善された構造的安定性及び向上されたキャパシタンスを有するキャパシタを含む半導体装置の製造方法を提供することにある。
前述した本発明の第１目的を達成するために、本発明の好ましい一実施例によるキャパシタは、ストレージ電極、前記ストレージ電極上に形成された誘電膜、前記誘電膜上に形成されたプレート電極、前記ストレージ電極を構造的に安定化させるために前記ストレージ電極に固定される安定化部材を含む。この場合、前記安定化部材と隣接するストレージ電極の安定化部材は、前記ストレージ電極が配列された方向に対して、斜め方向に沿って互いに連結される。この場合、前記安定化部材を囲む保護部材が更に形成されることができる。
前述した本発明の第１目的を達成するために、本発明の好ましい他の実施例によるキャパシタは、シリンダ型ストレージ電極、前記ストレージ電極上に形成された誘電膜、前記誘電膜上に形成されたプレート電極、前記ストレージ電極の上部に形成されて上部に向かって直径が拡張されるリング型構造物を含む。この際、前記リング型構造物と隣接するストレージ電極のリング型構造物を、前記ストレージ電極が配列された方向に対して、斜め方向に沿って互いに連結される。
前述した本発明の第２目的を達成するために、本発明の好ましい実施例によるキャパシタの製造方法によると、半導体基板上にコンタクト領域を形成した後、前記半導体基板上にモールド膜を形成する。前記モールド膜のうち、前記コンタクトが位置する部分に隣接するストレージ電極を構造的に安定化させる安定化部材を形成した後、前記安定化部材の内壁及び前記コンタクト領域を露出させるコンタクトホールを形成する。前記安定化部材の内壁及び前記コンタクトホールの内壁上に前記コンタクト領域に接触されるストレージ電極を形成した後、前記ストレージ電極上に誘電膜を形成し、前記誘電膜上にプレート電極を形成する。
前述した本発明の第３目的を達成するために、本発明の好ましい一実施例による半導体装置は、半導体基板上に形成されたゲート構造物、前記ゲート構造物の間の前記半導体基板に形成された第１コンタクト領域及び第２コンタクト領域、前記第１コンタクト領域に接触される第１パッド、前記第２コンタクト領域に接触される第２パッド、前記第２パッドに接触されるビットライン、前記第１パッドに接触されるストレージ電極、前記ストレージ電極を構造的に安定させるために、前記ストレージ電極の上部を囲む安定化部材、前記ストレージ電極上に形成された誘電膜、前記誘電膜上に形成されたプレート電極を含む。この際、前記安定化部材と隣接するストレージ電極の安定化部材は、前記ゲート構造物が配列された方向に対して、斜め方向に沿って互いに連結される。
又、前述した本発明の第３目的を達成するために、本発明の好ましい他の実施例による半導体装置は、半導体基板上に形成されたワードライン、前記ゲート構造物の間の前記半導体基板に形成された第１コンタクト領域及び第２コンタクト領域、前記第１コンタクト領域に接触される第１パッド、前記第２コンタクト領域に接触される第２パッド、前記第２パッドに接触されるビットライン、前記第１パッドに接触されるシリンダ型ストレージ電極、前記ストレージ電極の上部を囲み、上部に向かって直径が拡張されるリング型構造物、前記ストレージ電極上に形成された誘電膜、前記誘電膜上に形成されたプレート電極を含む。この場合、前記リング型構造物と隣接するストレージ電極のリング型構造物は、前記ストレージ電極が配列された方向に対して、斜め方向に沿って互いに連結される。
前述した本発明の第４目的を達成するために、本発明の好ましい実施例による半導体装置の製造方法によると、半導体基板上にゲート構造物を形成して、前記ゲート構造物の間の前記半導体基板に第１コンタクト領域及び第２コンタクト領域を形成した後、前記第１コンタクト領域に接触される第１パッドを形成する一方、前記第２コンタクト領域に接触される第２パッドを形成する。前記第２パッドに接触されるビットラインを形成して、前記ビットラインを覆いながら前記半導体基板上にモールド膜を形成した後、前記モールド膜のうち、前記第１パッドが位置する部分に隣接するストレージ電極を構造的に安定化させる安定化部材を形成する。前記安定化部材の内壁及び前記第１パッドを露出させるコンタクトホールを形成した後、前記安定化手段の内壁、前記コンタクトホールの内壁、前記第１パッド上にストレージ電極を形成する。前記ストレージ電極上に誘電膜を形成した後、前記誘電膜上にプレート電極を形成する。
本発明によると、シリンダ型ストレージ電極の上部に安定化部材を形成して、隣接するストレージ電極が安定化部材を通じて相互によって支持されるようにすることにより、キャパシタの構造的安定性を大きく向上させることができる。従って、キャパシタが高い縦横比を有する場合であっても、キャパシタが倒れる現象なしに半導体装置によって要求される適切なキャパシタンスを有するキャパシタを具現することができる。これにより、半導体装置の信頼性及び半導体製造工程の歩留まりを向上させることができる。又、上部が拡張されるリング型又はボウル（ｂｏｗｌ）型構造物の形態を有する安定化部材を通じて、キャパシタのストレージ電極の上部が拡張される構造を有するので、キャパシタのキャパシタンスを一次的に増加させることができる。更に、ストレージ電極のためのコンタクトホールの形成時、洗浄工程を適用してコンタクトホールの内部面積を拡張させた後、キャパシタを形成することにより、キャパシタの面積の拡張を誘導して、二次的にキャパシタのキャパシタンスを大きく増加させることができる。又、安定化部材を形成する簡単な工程を適用して、大きく増加されたキャパシタンス及び大きく向上された構造的安定性を有するキャパシタを含む半導体装置を製造することができるので、半導体装置の欠陥を防止できると共に、半導体製造工程の歩留まりを向上させることができる。
以下、添付図面を参照して本発明の好ましい実施例による向上された構造的安定性を有するキャパシタを含む半導体装置及びその製造方法を詳細に説明する。
図３乃至図３１は、本発明の一実施例による半導体装置の製造方法を説明するための断面図、平面図、及び斜視図である。図３乃至図３１において、同じ部材に対しては同じ参照番号を付与する。
図３及び図４は、半導体基板上にワードライン、第１パッド及び第２パッドを形成する段階を説明するための断面図である。
図３及び図４を参照すると、シャロートレンチ素子分離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）工程又はシリコン部分酸化法（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ：ＬＯＣＯＳ）等のような素子分離工程を用いて、半導体基板２００上に素子分離膜２０５を形成して、半導体基板２００にアクティブ領域及びフィールド領域を定義する。
次いで、熱酸化法（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）や化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）工程で、素子分離膜２０５が形成された半導体基板２００上に薄い厚さのゲート酸化膜（図示せず）を形成する。
その後、前記ゲート酸化膜上に第１導電膜（図示せず）及び第１マスク層（図示せず）を順次に形成する。前記第１導電膜及び第１マスク層は、それぞれゲート導電膜及びゲートマスク層に該当される。
前記第１導電膜は、不純物でドーピングされたポリシリコンで構成され、後にゲート導電膜パターン２１５でパターニングされる。又、前記第１導電膜は、ドーピングされたポリシリコン及び金属シリサイドからなるポリサイド構造に形成されることができる。
前記第１マスク層は、後にゲートマスクパターン２２０にパターニングされ、後続して形成される第１層間絶縁膜（ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃｓ：ＩＬＤ）２４５に対して、エッチング選択比を有する物質を用いて形成される。例えば、第１層間絶縁膜２４５が酸化物からなる場合に、前記第１マスク層はシリコン窒化物のような窒化物で構成される。
次いで、前記第１マスク層上に第１フォトレジスト膜（図示せず）を塗布した後、前記第１フォトレジスト膜を露光及び現像して、前記第１マスク層上に第１フォトレジストパターン（図示せず）を形成する。続けて、前記第１フォトレジストパターンをエッチングマスクとして用いて、前記第１マスク層、第１導電膜、及びゲート酸化膜を順次にパターニングすることにより、半導体基板２００上にそれぞれゲート酸化膜パターン２１０、ゲート導電膜パターン２１５、及びゲートマスクパターン２２０を含むゲート構造物２２５を形成する。即ち、前記第１マスク層、第１導電膜、及びゲート酸化膜を、第１フォトレジストパターンをエッチングマスクとして用いて連続的にパターニングすることにより、半導体基板２００上にゲート構造物２２５を形成する。
本発明の他の実施例によると、前記第１フォトレジストパターンをエッチングマスクとして用いて前記第１マスク層をパターニングすることにより、前記第１導電膜上にゲートマスクパターン２２０を先に形成する。次いで、アッシング（ａｓｈｉｎｇ）及びストリッピング（ｓｔｒｉｐｐｉｎｇ）工程でゲートマスクパターン２２０上の第１フォトレジストパターンを除去する。この後に、ゲートマスクパターン２２０をエッチングマスクとして用いて、前記第１導電膜及びゲート酸化膜を順次にパターニングして、半導体基板２００上にゲート酸化膜パターン２１０、ゲート導電膜パターン２１５、及びゲートマスクパターン２２０を含むゲート構造物２２５を形成することができる。
前記ゲート構造物２２５が形成された半導体基板２００上に、シリコン窒化物のような窒化物からなる第１絶縁膜（図示せず）を形成した後、前記第１絶縁膜を異方性エッチングして、各ゲート構造物２２５の側面にゲートスペーサである第１スペーサ２３０を形成する。
次いで、第１スペーサ２３０が形成されたゲート構造物２２５をイオン注入マスクとして用いて、ゲート構造物２２５の間に露出される半導体基板２００にイオン注入（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）工程で不純物を注入した後、熱処理工程を行うことで、半導体基板２００にソース／ドレーン領域である第１コンタクト領域２３５及び第２コンタクト領域２４０を形成する。
これにより、半導体基板２００上には、互いに平行に配置される複数個のワードライン２３３が形成される。ワードライン２３３は、第１コンタクト領域２３５、第２コンタクト領域２４０、及びゲート構造物２２５を含むＭＯＳトランジスタ構造物を含む。この場合、半導体基板２００のアクティブ領域に形成されたワードライン２３３は、第１スペーサ２３０及びゲートマスクパターン２２０により隣接するワードライン２３３と互いに電気的に分離される。前記ソース／ドレーン領域である第１コンタクト領域２３５及び第２コンタクト領域２４０は、キャパシタのための第１パッド２５０とビットラインのための第２パッド２５５がそれぞれ接触されるキャパシタコンタクト領域及びビットラインコンタクト領域に区分される。例えば、ソース／ドレーン領域のうち、第１コンタクト領域２３５は、第１パッド２５０が接触されるキャパシタコンタクト領域に該当され、第２コンタクト領域２４０は、第２パッド２５５が接触されるビットラインコンタクト領域に該当される。
本発明の他の実施例によると、各ゲート構造物２２５の側壁にゲートスペーサ２３０を形成する前に、ゲート構造物２２５の間に露出される半導体基板２００に、低い濃度の不純物をイオン注入する第一のイオン注入を行う。次いで、ゲート構造物２２５の側壁にゲートスペーサ２３０を形成した後、前記１次イオン注入された半導体基板２００に、高い濃度の不純物イオン注入する第二のイオン注入を行って、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有するソース／ドレーン領域である第１コンタクト領域２３５及び第２コンタクト領域２４０を形成することができる。
図３及び図４を更に参照すると、前記トランジスタを覆いながら半導体基板２００の全面に酸化物からなる第１層間絶縁膜２４５を形成する。第１層間絶縁膜２４５は、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏｒ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、又はＨＤＰ−ＣＶＤ（高密度（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤ）酸化物を用いて形成する。
次いで、化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程、エッチバック（ｅｔｃｈ ｂａｃｋ）工程、又は化学機械的研磨（ＣＭＰ）とエッチバックを組み合わせた工程を用いて、第１層間絶縁膜２４５の上部をエッチングすることにより、第１層間絶縁膜２４５の上面を平坦化させる。この際、第１層間絶縁膜２４５は、ワードライン２３３の上面から所定の高さを有するように形成される。本発明の他の実施例によると、ワードライン２３３の上面が露出されるまで第１層間絶縁膜２４５をエッチングして、第１層間絶縁膜２４５の上面を平坦化することができる。
次いで、前述したことによって平坦化された第１層間絶縁膜２４５上に第２フォトレジスト膜（図示せず）を塗布した後、前記第２フォトレジスト膜を露光及び現像して、第１層間絶縁膜２４５上に第２フォトレジストパターンを形成する。その後、前記第２フォトレジストパターンをエッチングマスクとして用いて、第１層間絶縁膜２４５を部分的に異方性エッチングすることにより、第１層間絶縁膜２４５に、半導体基板２００に形成された第１コンタクト領域２３５及び第２コンタクト領域２４０を露出させる第１コンタクトホール２４８を形成する。好ましくは、前述した酸化物からなる第１層間絶縁膜２４５をエッチングする時、窒化物からなるワードライン２３３のゲートマスクパターン２２０に対して、高いエッチング選択比を有するエッチングガスを用いて第１層間絶縁膜２４５をエッチングする。これにより、前記第１コンタクトホール２４８がワードライン２３３に対して、自己整列（ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）されながら、半導体基板２００に形成された第１コンタクト領域２３５及び第２コンタクト領域２４０を露出させることになる。この際、第１コンタクトホール２４８のうち、一部はストレージノードコンタクト領域である第１コンタクト領域２３５を露出させ、第１コンタクトホール２４８のうち、他の部分はビットラインコンタクト領域である第２コンタクト領域２４０を露出させることになる。
前記第１フォトレジストパターンを、アッシング及びストリップ工程を通じて除去した後、第１コンタクト領域２３５及び第２コンタクト領域２４０を露出させる第１コンタクトホール２４８を満たしながら、第１層間絶縁膜２４５上に第２導電膜（図示せず）を形成する。この際、前記第２導電膜は、高濃度の不純物でドーピングされたポリシリコン又は金属を用いて形成する。
この後に、化学機械的研磨（ＣＭＰ）工程、エッチバック工程、又は化学機械的研磨（ＣＭＰ）とエッチバックを組み合わせた工程を用いて、平坦化された第１層間絶縁膜２４５の上面が露出されるまで前記第２導電膜をエッチングして、それぞれ第１コンタクトホール２４８を埋め立てる自己整列されたコンタクト（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ：ＳＡＣ）パッドである第１パッド２５０及び第２パッド２５５を形成する。この場合、第１ストレージノードコンタクトパッドである第１パッド２５０は、キャパシタコンタクト領域である第１コンタクト領域２３５上に形成され、第１ビットラインコンタクトパッドである第２パッド２５５は、ビットラインコンタクト領域である第２コンタクト領域２４０上に形成される。即ち、第１パッド２５０はキャパシタコンタクト領域に接触され、第２パッド２５５はビットラインコンタクト領域に接触される。
本発明の他の実施例において、第１層間絶縁膜２４５をワードライン２３３の上面が露出されるまで平坦化させる場合、前記第２導電膜をワードライン２３３の上面が露出されるまでエッチングして、第１コンタクト領域２３５及び第２コンタクト領域２４０にそれぞれ接触される自己整列された（ＳＡＣ）パッドである第１パッド２５０及び第２パッド２５５を形成することができる。この場合、第１パッド２５０及び第２パッド２５５は、実質的にワードライン２３３と同じ高さを有することになる。
図５及び図６は、ビットライン及び第４パッドを形成する段階を説明するための断面図である。
図５及び図６を参照すると、第１パッド２５０及び第２パッド２５５を含む第１層間絶縁膜２４５上に第２層間絶縁膜２６０を形成する。第２層間絶縁膜２６０は、後続して形成されるビットライン２８０と第１ストレージノードコンタクトパッドである第１パッド２５０を電気的に絶縁させる役割を果たす。第２層間絶縁膜２６０は、ＢＰＳＧ、ＵＳＧ、又はＨＤＰ−ＣＶＤ酸化物を用いて形成する。この場合、第１層間絶縁膜２４５及び第２層間絶縁膜２６０は、前述した酸化物のうち、同じ物質を用いて形成できる。又、第１層間絶縁膜２４５及び第２層間絶縁膜２６０は、前記酸化物のうち、互いに異なる物質を用いて形成することもできる。
次いで、後続して進行されるフォトリソグラフィ工程の工程マージンを確保するために、化学機械的研磨（ＣＭＰ）工程、エッチバック工程、又は化学機械的研磨（ＣＭＰ）とエッチバックを組み合わせた工程を用いて、第２層間絶縁膜２６０をエッチングすることにより、第２層間絶縁膜２６０の上面を平坦化させる。
その後、平坦化された第２層間絶縁膜２６０上に第３フォトレジスト膜（図示せず）を塗布した後、前記第３フォトレジスト膜を露光及び現像して、第２層間絶縁膜２６０上に第３フォトレジストパターン（図示せず）を形成する。
次いで、前記第３フォトレジストパターンをエッチングマスクとして用いて、第２層間絶縁膜２６０を部分的にエッチングすることにより、第２層間絶縁膜２６０に第１層間絶縁膜２４５に埋め立てられた第１ビットラインコンタクトパッドである第２パッド２５５を露出させる第２コンタクトホール（図示せず）を形成する。このような第２コンタクトホールは、後続して形成されるビットライン２８０と第１ビットラインコンタクトパッドである第２パッド２５５を互いに電気的に連結するためのビットラインコンタクトホールに該当する。
本発明の他の実施例によると、前述したフォトリソグラフィ工程の工程マージンをより充分に確保するために、第２層間絶縁膜２６０と前記第３フォトレジスト膜との間に、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を用いて、第１反射防止膜（Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｌａｙｅｒ：ＡＲＬ）を追加的に形成した後、前述したフォトリソグラフィ工程を進行して、前記第２コンタクトホールを形成できる。
図５及び図６を更に参照すると、前記第３フォトレジストパターンをアッシング及びストリップ工程を用いて除去した後、前記第２コンタクトホールを満たしながら第２層間絶縁膜２６０上に、第３導電膜（図示せず）及び第２マスク層（図示せず）を順次に形成する。前記第３導電膜及び第２マスク層は、後続してそれぞれビットライン導電膜パターン２７０及びビットラインマスクパターン２７５にパターニングされる。
その後、前記第２マスク層上に第４フォトレジスト膜を塗布した後、第４フォトレジスト膜を露光及び現像して、前記第２マスク層上に第４フォトレジストパターン（図示せず）を形成する。次いで、前記第４フォトレジストパターンをエッチングマスクとして用いて、前記第２マスク層及び第３導電膜を順次にパターニングすることにより、ビットラインコンタクトホールである前記第２コンタクトホールを満たす第３パッド（図示せず）を形成すると共に、第２層間絶縁膜２６０上にビットライン導電膜パターン２７０及びビットラインマスク層パターン２７５を含むビットライン２８０を形成する。前記第３パッドは、ビットライン２８０と第１ビットラインコンタクトパッドである第２パッド２５５を互いに電気的に連結する第２ビットラインコンタクトパッドに該当される。この際、前記第３パッドは、ビットラインコンタクトプラグとも言われる。
前記ビットライン導電膜パターン２７０は、大体に金属／金属化合物からなる第１層、及び金属からなる第２層で構成される。この際、前記第１層はチタニウム／チタニウム窒化物（Ｔｉ／ＴｉＮ）からなり、前記第２層はタングステン（Ｗ）からなる。
前記ビットラインマスクパターン２７５は、後続する第４コンタクトホール３４５を形成するためのエッチング工程の間、ビットライン導電膜パターン２７０を保護する役割を果たす。この場合、ビットラインマスクパターン２７５は、酸化物からなる第４層間絶縁膜３００及びモールド膜３１０に対して、エッチング選択比を有する物質で構成される。例えば、ビットラインマスクパターン２７５は、シリコン窒化物のような窒化物からなる。
本発明の他の実施例によると、前記第４フォトレジストパターンをエッチングマスクとして用いて前記第２マスク層をパターニングすることにより、前記第３導電膜上にビットラインマスクパターン２７５を先に形成する。その後、前記第４フォトレジストパターンを除去した後、ビットラインマスクパターン２７５をエッチングマスクとして用いて前記第３導電膜をパターニングすることにより、第２層間絶縁膜２６０上にビットライン導電膜パターン２７０を形成できる。この際、第２層間絶縁膜２６０に形成された前記第２コンタクトホールを埋め立てて、ビットライン導電膜パターン２７０と第２パッド２５５を電気的に連結する第２ビットラインコンタクトパッドである前記第３パッドが同時に形成される。
又、本発明の他の実施例によると、前記第２コンタクトホールを満たしながら第２層間絶縁膜２６０上に追加的な導電膜を形成した後、第２層間絶縁膜２６０の上面が露出されるまで、前記追加的な導電膜をエッチングして、第１ビットラインコンタクトパッドである第２パッド２５５に接触される第２ビットラインコンタクトパッドである前記第３パッドを先に形成する。その後、前記第３パッドが形成された第２層間絶縁膜２６０上に前記第３導電膜及び第２マスク層を形成した後、前記第３導電膜及び第２マスク層をパターニングしてビットライン２８０を形成できる。即ち、前記第２コンタクトホールを満たしながら、第２層間絶縁膜２６０上にチタニウム／チタニウム窒化物からなる障壁金属膜（ｂａｒｒｉｅｒ ｍｅｔａｌ ｌａｙｅｒ）及びタングステンからなる金属膜を順次に形成した後、化学機械的研磨（ＣＭＰ）工程又はエッチバック工程で、第２層間絶縁膜２６０の上部が露出されるまで前記障壁金属膜及び金属膜をエッチングして、前記第２コンタクトホールを埋め立てる前記第３パッドを形成する。次いで、前記第３パッド上に前記第３導電膜及び第２マスク層を形成した後、前記第３導電膜及び第２マスク層をパターニングして、ビットライン導電膜パターン２７０及びビットラインマスクパターン２７５で構成されるビットライン２８０を形成する。この場合には、ビットライン導電膜パターン２７０がタングステンを含む一つの金属膜で構成される。
図５及び図６を更に参照すると、ビットライン２８０及び第２層間絶縁膜２６０上に第２絶縁膜（図示せず）を形成した後、前記第２絶縁膜を異方性エッチングして、各ビットライン２８０の側壁にビットラインスペーサである第２スペーサ２８５を形成する。第２スペーサ２８５は、第２ストレージノードコンタクトパッドである第４パッド２９０を形成する間、ビットライン２８０を保護するために第２層間絶縁膜２６０及び後続して形成される第３層間絶縁膜２６５に対して、エッチング選択比を有する物質からなる。例えば、第２スペーサ２８５は、シリコン窒化物のような窒化物を用いて形成される。
次いで、側壁に第２スペーサ２８５が形成されたビットライン２８０を覆いながら第２層間絶縁膜２６０上に第３層間絶縁膜２６５を形成する。第３層間絶縁膜２６５は、ＢＰＳＧ、ＵＳＧ、又はＨＤＰ−ＣＶＤ酸化物のような酸化物で形成される。前述したように、第３層間絶縁膜２６５は、第２層間絶縁膜２６０と同じ物質を用いて形成でき、又、第３層間絶縁膜２６５は、第２層間絶縁膜２６０と異なる物質を用いて形成することもできる。好ましくは、低温で蒸着されながらボイド（ｖｏｉｄ）なしにビットライン２８０間のギャップを埋め立てることができるＨＤＰ−ＣＶＤ酸化物を用いて第３層間絶縁膜２６５を形成する。
続けて、化学機械的研磨（ＣＭＰ）工程、エッチバック工程、又は化学機械的研磨（ＣＭＰ）とエッチバックを組み合わせた工程で、ビットライン２８０のビットラインマスクパターン２６５の上面が露出されるまで第３層間絶縁膜２６５をエッチングして、第３層間絶縁膜２６５の上面を平坦化させる。
本発明の他の実施例によると、ビットラインマスクパターン２７５を露出させず、第３層間絶縁膜２６５がビットライン２８０上で所定の厚さを有するように第３層間絶縁膜２６５を平坦化させることもできる。
本発明の他の実施例によると、隣接するビットライン２８０の間に位置する第３層間絶縁膜２６５内にボイドが発生する現象を防止するために、ビットライン２８０及び第２層間絶縁膜２６０上に約５０〜２００Å程度の厚さを有する窒化物からなる追加的な絶縁膜を形成した後、このような追加的な絶縁膜上に第３層間絶縁膜２６５を形成することもできる。
前述したように、平坦化された第３層間絶縁膜２６５上に第５フォトレジスト膜を塗布した後、前記第５フォトレジスト膜を露光及び現像して、第３層間絶縁膜２６５上に第５フォトレジストパターン（図示せず）を形成する。次いで、前記第５フォトレジストパターンをエッチングマスクとして用いて、第３層間絶縁膜２６５及び第２層間絶縁膜２６０を部分的にエッチングすることにより、第１ストレージノードコンタクトパッドである第１パッド２５０を露出させる第３コンタクトホール２８８を形成する。第３コンタクトホール２８８は、第１ストレージノードコンタクトホールに該当される。この場合、第３コンタクトホール２８８は、ビットライン２８０の側壁に形成された第２スペーサ２８５によって自己整列方式で形成される。
本発明の他の実施例によると、後続するフォトリソグラフィ工程の工程マージンを確保できるように、第３層間絶縁膜２６５上に第２反射防止膜（ＡＲＬ）を追加的に形成した後、前述したフォトリソグラフィ工程を進行できる。本発明の他の実施例によると、第１ストレージノードコンタクトホールである第３コンタクトホール２８８を形成した後、追加的な洗浄工程を行って、第３コンタクトホール２８８を通じて露出される第１ストレージノードコンタクトパッドである第１パッド２５０の表面に存在する自然酸化膜やポリマー又は各種異物質等を除去することができる。
その後、第３コンタクトホール２８８を満たしながら第３層間絶縁膜２６５上に第４導電膜を形成した後、化学機械的研磨（ＣＭＰ）、エッチバック、又はこれを組み合わせた工程を用いて、第３層間絶縁膜２６５及びビットライン２８０の上面が露出されるまで前記第４導電膜をエッチングして、第３コンタクトホール２８８内にそれぞれ第２ストレージノードコンタクトパッドである第４パッド２９０を形成する。又、第４パッド２９０は、ストレージノードコンタクトプラグである第２プラグとも言われる。第４パッド２９０は、大体に不純物でドーピングされたポリシリコンからなる。第４パッド２９０は、第１ストレージノードコンタクトパッドである第１パッド２３５と、後続して形成されるストレージ電極３６０を互いに連結させる役割を果たす。これにより、ストレージ電極３６０は、第４パッド２９０及び第１パッド２３５を通じてストレージノードコンタクト領域である第１コンタクト領域２３５に電気的に連結される。
図７及び図８は、エッチング阻止膜３０５、モールド膜３１０、及び第３マスク層３１５を形成する段階を説明するための断面図である。
図７及び図８を参照すると、第２ストレージノードコンタクトパッドである第４パッド２８０及び第３層間絶縁膜２６５上に、ＢＰＳＧ、ＵＳＧ、ＳＯＧ、又はＨＤＰ−ＣＶＤ酸化物を用いて、第４層間絶縁膜３００を形成する。第４層間絶縁膜３００は、ビットライン２８０と、後続して形成されるストレージ電極３６０を互いに電気的に分離させる役割を果たす。前述したように、第４層間絶縁膜３００は、第３層間絶縁膜２６５及び／又は第２層間絶縁膜２６０と同じ物質を用いて形成できる。又、第４層間絶縁膜３００は、第３層間絶縁膜２６５及び／又は第２層間絶縁膜２６０と異なる物質を用いて形成することもできる。
次いで、第４層間絶縁膜３００上にエッチング阻止膜３０５を形成する。エッチング阻止膜３０５は、第４層間絶縁膜３００及びモールド膜３１０に対して、エッチング選択比を有する物質を用いて形成する。例えば、エッチング阻止膜３０５は、シリコン窒化物と同じ窒化物を用いて形成する。この際、化学機械的研磨工程、エッチバック工程、又はこれを組み合わせた工程を用いて、第４層間絶縁膜３００の上面を平坦化させた後、平坦化された第４層間絶縁膜３００上にエッチング阻止膜３０５を形成できる。
その後、エッチング阻止膜３０５上に安定化部材３４０及びストレージ電極３６０（図２５及び図２６を参照）を形成するためのモールド役割を果たすモールド膜３１０を形成する。モールド膜３１０は、ＨＤＰ−ＣＶＤ酸化物、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＴＥＯＳ）、ＵＳＧ、ＢＰＳＧ、又はＰＳＧを用いて形成する。この場合、モールド膜３１０は、エッチング阻止膜３０５の上面を基準に約５０００〜５００００Å程度の厚さを有するように形成される。本発明によると、このようなモールド膜３１０の厚さは、キャパシタ３８０（図３０参照）に要求されるキャパシタンスによって適切に調節が可能である。即ち、キャパシタ３８０の高さは、モールド膜３１０の厚さによって決定されるので、要求されるキャパシタンスを有するキャパシタ３８０を形成するために、モールド膜３１０の厚さを適切に調節することができる。
本発明において、後述するように、キャパシタ３８０の構造的安定性を顕著に向上させることができる安定化部材３４０が提供されるので、従来のキャパシタと比較して、キャパシタ３８０が倒れる現象なしに、同じ直径を有しながらも大きく高くなった高さを有するキャパシタ３８０を具現することができる。即ち、本発明によるキャパシタ３８０は、高い縦横比（ａｓｐｅｃｔ ｒａｔｉｏ）を有する場合でも、安定化部材３４０を有するので、倒れる現象なしに大きく改善された構造的安定性を有する。従って、本発明によるキャパシタ３８０は、同じ面積内で従来のキャパシタに対して、大きく向上されたキャパシタンスを有する。
図７及び図８を更に参照すると、モールド膜３１０上に第３マスク層３１５を形成する。第３マスク層３１５は、酸化物からなるモールド膜に対して、エッチング選択比を有する物質を用いて形成する。例えば、第３マスク層３１５は、ポリシリコンやシリコン窒化物と窒化物を用いて形成する。第３マスク層３１５は、モールド膜３１０の上面から約１００〜６０００Å程度の厚さを有するように形成される。これにより、モールド膜３１０と第３マスク層３１５の厚さ比は、約８：１〜５０：１程度になる。しかし、このようなモールド膜３１０と第３マスク層３１５の厚さ比は、キャパシタ３８０に要求されるキャパシタンスによって適切に調節が可能である。この場合、化学機械的研磨工程、エッチバック工程、又はこれを組み合わせた工程を用いて、モールド膜３１０の上面を平坦化させた後、平坦化されたモールド膜３１０上に第３マスク層３１５を形成することもできる。
図９及び図１０は、モールド膜３１０に第１開口３２５を形成する段階を説明するための断面図であり、図１１は、図１０に図示された半導体装置の平面図である。
図９乃至図１１を参照すると、第３マスク層３１５上に第６フォトレジスト膜を塗布した後、第６フォトレジスト膜を露光及び現像して、第３マスク層３１５上に第６フォトレジストパターン（図示せず）を形成する。次いで、前記第６フォトレジストパターンをエッチングマスクとして用いて、第３マスク層３１５をパターニングして、モールド膜３１０上にストレージノードマスクパターン３２０を形成した後、アッシング及びストリップ工程を通じて前記第６フォトレジストマスクパターンを除去する。
本発明の他の実施例によると、前記第６フォトレジストパターンを除去するためのアッシング及びストリップ工程を行わず、後述するようにモールド膜３１０に第１開口３２５を形成するエッチングの間、前記第６フォトレジストパターンが消耗されて除去されるようにすることができる。
本発明の他の実施例によると、前記フォトリソグラフィ工程の工程マージンを確保できるように、第３マスク層３１５上に第３反射防止膜（ＡＲＬ）（図示せず）を形成した後、前述したフォトリソグラフィ工程を進行して、ストレージノードマスクパターン３２０を形成することもできる。
次いで、ストレージノードマスクパターン３２０をエッチングマスクとして用いる第１エッチング工程を通じて、モールド膜３１０の上部を部分的にエッチングして、モールド膜３１０に第１幅Ｗ1及び第１深さＰ１を有する第１開口３２５を形成する。この際、前記第１エッチング工程は、異方性エッチング工程で進行される。ここで、第１開口３２５は、モールド膜３１０の中央の下に第２ストレージノードコンタクトパッドである第４パッド２９０及び第１ストレージノードコンタクトパッドである第１パッド２３５が位置する部分に形成される。
図１１に示すように、モールド膜３１０の上部に形成される第１幅Ｗ１を有する第１開口３２５は、第１方向に沿って互いに所定の間隔に離隔され形成される。又、第１開口３２５は、第２方向に沿っても互いに所定の間隔に離隔され形成される。即ち、第１開口３２５は互いに接触されず、それぞれビットライン２８０に平行な第１方向又はワードライン２３３に平行な第２方向に沿って均等な間隔に離隔される。ここで、前記第１方向と前記第１方向は直交する。
図１２及び図１３は、モールド膜３１０に第２開口３３０を形成する段階を説明するための断面図であり、図１４は、図１３に図示された半導体装置の平面図である。
図１２乃至図１４を参照すると、ストレージノードマスクパターン３２０をエッチングマスクとして用いる第２エッチング工程を通じて、第１開口３２５が形成されたモールド膜３１０をエッチングして、モールド膜３１０に第２幅Ｗ２及び第２深さＰ２を有する第２開口３３０を形成する。この際、前記第２エッチング工程は、ウェットエッチング工程、ドライエッチング工程、又はプラズマエッチング工程を用いる等方性エッチング工程で進行される。ここで、第２開口３３０の第２幅Ｗ２は、第１開口３２５の第１幅Ｗ１より広く形成され、第２開口３３０の第２深さＰ２は、第１開口３２５の第１深さＰ１より深く形成される。即ち、前述した等方性エッチング工程である第２エッチング工程を通じて、第１開口３２５の幅Ｗ１と深さＰ１に対して拡張された幅Ｗ２と深さＰ２を有する第２開口３３０が、モールド膜３１０の上部に形成される。この場合、第２開口３３０の側壁は、前述した等方性エッチング工程によって所定の曲率でラウンドされるように形成される。
図１４に示すように、第２開口３３０は、拡張された第２幅Ｗ２を有するので、ビットライン２８０に対して平行な前記第１方向又はワードライン２３３に平行な前記第２方向に沿って配列される第２開口３３０は、互いに所定の間隔に離隔される反面、前記第１方向及び第２方向に対して右側及び左側斜め方向に配列される第２開口３３０は、隣接する第２開口３３０同士は互いに接するように形成される。これにより、モールド膜３１０に形成される全ての第２開口３３０は、前記第１方向又は前記第２方向に対して、左側及び右側斜め方向に沿って互いに接触するように形成される。即ち、ワードライン２３３又はビットライン２８０が配列された方向に対して、右側及び左側斜め方向に沿って形成される全ての第２開口３３０は、互いに部分的に重なるように形成される。
図１５及び図１６は、第２開口３３０に絶縁膜パターン３３５を形成する段階を説明するための断面図であり、図１７は、図１６に図示された半導体装置の平面図である。
図１５乃至図１７を参照すると、モールド膜３１０の上部に形成された第２開口３３５の底面と側壁及びストレージノードマスクパターン３２０上に第３絶縁膜（図示せず）を形成する。ここで、前記第２エッチング工程を通じて第２開口３３０を形成すると、ストレージノードマスクパターン３２０の底面の一部が露出される。前記第３絶縁膜は、このように露出されたストレージノードマスクパターン３２０の底面上にも形成される。前記第３絶縁膜は、モールド膜３１０及びストレージ電極３６０に対して、エッチング選択比を有する絶縁物質からなる。例えば、前記第３絶縁膜は、シリコン窒化物のような窒化物又はシリコン酸窒化物のような酸窒化物で構成される。
次いで、化学機械的研磨工程、エッチバック工程、又はこれを組み合わせた工程を用いて、ストレージノードマスクパターン３２０が露出されるまで、前記第３絶縁膜をエッチングすることにより、第１絶縁膜パターン３３５を形成する。これにより、第１絶縁膜パターン３３５は、第２開口３３０の側壁と底面、及びストレージノードマスクパターン３２０の底面の下に位置する。第１絶縁膜パターン３３５は、半導体基板２００を基準とする時、実質的にリング形状の断面を有するボウル（ｂｏｗｌ）の構造に形成される。この際、第１絶縁膜パターン３３５の側壁は、第２開口３３０の側壁形状に沿って所定の曲率でラウンドされた構造を有する。
図１７に示すように、第１絶縁膜パターン３３５は、前記第１方向又は前記第２方向に対して、左側及び右側斜め方向に沿って互いに接触される第２開口３３０内に形成されるので、前記左側及び右側斜め方向に配列された第１絶縁膜パターン３３５は、隣接する第１絶縁膜パターン３３５同士に互いに接触される構造に形成される。このように、隣接する第１絶縁膜パターン３３５同士に互いに接触されることにより、モールド膜３１０の上部に形成された全ての第１絶縁膜パターン３３５は、互いに連結される構造を有する。
図１８及び図１９は、第４コンタクトホール３４５を形成する段階を説明するための断面図であり、図２０は、図１９に図示された半導体装置の平面図である。
図１８乃至図２０を参照すると、前記ストレージノードマスクパターン３２０をエッチングマスクとして用いて、第２開口３３０の底面上に位置する第１絶縁膜パターン３３５の一部を除去すると共に、第２開口３３０の底面の下部に位置するモールド膜３１０をエッチングすることにより、モールド膜３１０の下部に位置するエッチング阻止膜３０５を露出させる。これにより、第２ストレージノードコンタクトホールである第４コンタクトホール３４５が形成されると共に、第２絶縁膜パターン３３８が第４コンタクトホール３４５の上部内周面上に形成される。
次いで、第４コンタクトホール３４５を通じて露出されるエッチング阻止膜３０５及び第４層間絶縁膜３００を順次に除去することにより、第１パッド２５０に接触されるように形成された第４パッド２９０を露出させる第２ストレージノードコンタクトホールである第４コンタクトホール３４５を完成する。この際、第４コンタクトホール３４５は、第１直径Ｄ1を有する。
本発明の他の実施例によると、モールド膜３１０、エッチング阻止膜３０５、及び第４層間絶縁膜３００を順次にエッチングして、第４コンタクトホール３４５を形成することができる。又、本発明の他の実施例によると、第４層間絶縁膜３００上にエッチング阻止膜３０５を形成せず、モールド膜３１０及び第４層間絶縁膜３００を連続的にエッチングして、第１直径Ｄ１を有する第４コンタクトホール３４５を形成することもできる。
前述したように、下部が開放された第２絶縁膜パターン３３８は、第１直径Ｄ１を有する第４コンタクトホール３４５の上部に位置する。第４コンタクトホール３４５を形成する間、リング形状の断面を有するボウル形態の第１絶縁膜パターン３３５は、第４コンタクトホール３４５が形成されるにつれて、リング形状の断面及び下部が開放されたボウル形態の第２絶縁膜パターン３３８に変化される。同様に、第２絶縁膜パターン３３８の側壁も所定の曲率でラウンドされるように形成される。第２絶縁膜パターン３３８の上部は、その内部に向かって水平に折曲されるので、全体的に第２絶縁膜パターン３３８は、第４コンタクトホール３４５に向かって水平に折曲された上部を有するリング形状の構造物に該当される。
図２１及び図２２は、モールド膜３１０に第５コンタクトホール３５０を形成する段階を説明するための断面図である。
図２１及び図２２を参照すると、洗浄工程を通じて第４コンタクトホール３４５が形成されたモールド膜３１０を含む半導体基板２００を洗浄すると共に、第１直径Ｄ１を有する第４コンタクトホール３４５を拡張させることにより、モールド膜３１０に第２直径Ｄ２を有する拡張された第３ストレージノードコンタクトホールである第５コンタクトホール３５０を形成する。この際、前記洗浄工程は、脱イオン水（ｄｅｉｏｎｉｚｅｄ ｗａｔｅｒ）とアンモニア水溶液又は硫酸のうち、少なくとも２種類以上の成分を含む洗浄液を用いて、約５〜２０分程度行われる。
本発明によると、前述した洗浄工程を通じて、第５コンタクトホール３５０は第４コンタクトホール３４５に対して、約５０〜１００％程度までその面積が拡張される。即ち、第５コンタクトホール３５０の第２直径Ｄ２は、第４コンタクトホール３４５の第１直径Ｄ１に対して、約５０〜１００ｎｍ程度増加される。
例えば、ギガ級以上の容量を有する半導体メモリ装置において、キャパシタのために形成されるコンタクトホールは、大体に約１００〜２００ｎｍ程度の平均直径を有する。本発明において、ビットライン２８０が配列された方向に沿って形成された第５コンタクトホール３５０間の間隔は、約１６０〜２００ｎｍ程度になり、ワードライン２３３が配列された方向に沿って形成された第５コンタクトホール３５０間の間隔は、約１３０〜１７０ｎｍ程度になる。又、ワードライン２３３に対して斜め方向に配列された第５コンタクトホール３５０間の間隔は、約６０〜１００ｎｍ程度になる。従って、図１８及び図２１に示すように、本発明によると、前述した洗浄工程を通じて、第１直径Ｄ１を有する第４コンタクトホール３４５のサイズを拡張させて、第２直径Ｄ２を有する第５コンタクトホール３５０を形成することにより、第５コンタクトホール３５０が約５０％〜１００％程度まで増加された面積を有するようにすることができる。これにより、第５コンタクトホール３５０を中心に形成されるキャパシタ３８０も、少なくとも約５０％〜１００％程度まで顕著に増加された面積を有し、結局、本発明によるキャパシタ３８０は、従来のキャパシタに対して大きく増加されたキャパシタンスを有する。
前述したように、第５コンタクトホール３５０が形成されるにつれて、第２絶縁膜パターン３３８の底面の一部或いは全部が露出される。即ち、第２絶縁膜パターン３３８の底面の一部又は全部が第５コンタクトホール３５０を通じて露出される。このように、露出された第２絶縁膜パターン３３８の底面の一部又は全部は、ストレージ電極３６０により支持され、これについては後述する。
図２３及び図２４は、第５コンタクトホール３５０に第５導電膜３５５を形成する段階を説明するための断面図である。
図２３及び図２４を参照すると、増加された第５コンタクトホール３５０の内壁、第２絶縁膜パターン３３８の内壁、第２絶縁膜パターン３３８の露出された底面、第４パッド２９０、及びストレージノードマスクパターン３２０上に第５導電膜３５５を形成する。第５導電膜３５５は、不純物でドーピングされたポリシリコン、チタニウム／窒化チタニウム、又は銅等のような導電性物質で構成される。第２絶縁膜パターン３３８は、第５導電膜３５５に付着される一方、第５導電膜３５５が第２絶縁膜パターン３３８の側壁を押すと共に、第２絶縁膜パターン３３８の底面を支持する構造に形成されるため、第２絶縁膜パターン３３８が第５導電膜３５５に安定的に固定される。
図２５及び図２６は、ストレージ電極３５０を形成する段階を説明するための断面図であり、図２７は、図２６に図示された半導体装置の平面図である。
図２５乃至図２７を参照すると、化学機械的研磨工程、エッチバック工程、又はこれを組み合わせた工程を用いて、モールド膜３１０の上面が露出されるまで、第５導電膜３５５、ストレージノードマスクパターン３２０、及び第２絶縁膜パターン３３８の一部をエッチングすることにより、第５コンタクトホール３５０にストレージ電極３６０を形成すると共に、安定化部材３４０を形成する。安定化部材３４０は、ストレージ電極３６０の上部を囲む構造に形成される。この際、安定化部材３４０は、半導体基板２００を基準にリング形状の断面を有し、安定化部材３４０の側壁は、所定の曲率でラウンドされるように形成される。即ち、安定化部材３４０は、ストレージ電極３６０の上部に形成されて、一つのキャパシタ３８０のストレージ電極３６０と隣接するキャパシタ３８０のストレージ電極３６０を互いに連結するように、上部に向かって直径が拡張されるリング型構造物の形態に形成される。
図２８は、図２５に図示された半導体装置のＡ部分を拡大した断面図であり、図２９は、図２５に図示された半導体装置のうち、ストレージ電極３６０及び安定化部材３４０の概略的な斜視図である。
図２５、図２８、及び図２９を参照すると、ストレージ電極３６０が安定化部材３４０の内壁から底面の下に連続的に形成されるので、安定化部材３４０は、単にストレージ電極３６０に接着されているのではなく、ストレージ電極３６０が安定化部材３４０の内壁を押すと共に、安定化部材３４０の底面を支持することになる（図２８の矢印を参照）。従って、安定化部材３４０がストレージ電極３６０から離脱せず、安定的にストレージ電極３６０の上部に固定される。
又、前記第１方向又は前記第２方向に対して、右側及び左側斜め方向に沿って隣接する全てのキャパシタ３８０の安定化部材３４０が、互いに連結される構造を有するので、ストレージ電極３６０を形成するためのエッチング工程を含んで、後続される半導体製造工程の間、ストレージ電極３６０が高い縦横比を有する場合でも、ストレージ電極３６０が倒れる現象を防止することができる。
更に、拡張された直径を有する第５コンタクトホール３５０内にストレージ電極３６０を形成して、ストレージ電極３６０の面積を一次的に拡張させることができるのみならず、安定化部材３４０は下部が開放されたボウルの形状を有するので、安定化部材３４０の内壁上に形成されるストレージ電極３６０の上部もこれと同じ形状を有することになる。従って、ストレージ電極３６０は、その上部が拡張される構造を有し、このようなストレージ電極３６０を含むキャパシタ３８０のキャパシタンスを二次的に拡張させる効果を得ることができる。結局、本発明によると、制限された面積内で極大化されたキャパシタンスを有するキャパシタ３８０を具現することができる。
図３０及び図３１は、半導体基板２００上にキャパシタ３８０を形成する段階を説明するための断面図である。
図３０及び図３１を参照すると、モールド膜３１０を除去した後、前述したように、安定化部材３４０によって隣接するストレージ電極３６０が互いに連結された状態で、各ストレージ電極３６０上に誘電膜３６５及びプレート電極３７０を順次に形成して、キャパシタ３８０を完成する。
以後に、キャパシタ３８０上に上部配線との電気的絶縁のための第５層間絶縁膜（図示せず）を形成した後、前記第５層間絶縁膜上に上部配線を形成して、半導体装置を完成する。
本実施例によるキャパシタ３８０において、前述したように、ストレージ電極３６０を、ドーピングされたポリシリコン又は金属を用いて形成するので、本実施例によるキャパシタ３８０は、典型的なＳＩＳ（Ｓｉｌｉｃｏｎ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）構造のみならず、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）及びＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）構造にも適用が可能である。
本発明の他の実施例によると、安定化部材３４０を第１不純物でドーピングされたポリシリコンを用いて形成し、ストレージ電極３６０を第２不純物でドーピングされたポリシリコンを用いて形成する。例えば、前記第１不純物はリン（Ｐ）やヒ素（Ａｓ）等を含み、安定化部材３４０は、Ｐ型でドーピングされたポリシリコンで構成される。この場合、前記第２不純物は、ホウ素（Ｂ）、又はガリウム（Ｇａ）等を含み、ストレージ電極３６０は、Ｎ型でドーピングされたポリシリコンで構成される。ストレージ電極３６０を形成した後、モールド膜３１０を、特にＬＡＬ溶液を用いるウェットエッチング工程で除去する場合、前記第１不純物であるＰ型不純物でドーピングされた安定化部材３４０は、窒化物と比較して、ＬＡＬ（商品名：韓国ＦＥＣＴ社）溶液に対して、より強いエッチング抵抗性を有するので、モールド膜３１０を除去する間、ストレージ電極３６０を効果的に保護することになる。即ち、シリコン窒化物のような窒化物は、ＬＡＬ溶液に対するエッチング抵抗性が比較的少ないので、ＬＡＬ溶液を用いてモールド膜３１０を除去する場合、窒化物はほぼエッチングされて無くなることになる。これに対して、第１不純物でドーピングされたポリシリコンで構成された安定化部材３４０は、ＬＡＬに対するエッチング抵抗性が相対的に優れるので、モールド膜３１０を除去する間、エッチングされず、ストレージ電極３６０を安定的に保護することができる。又、安定化部材３４０がＰ型不純物でドーピングされ、ストレージ電極３６０がＮ型不純物でドーピングされるので、安定化部材３４０を介在して隣接するキャパシタ３８０のストレージ電極３６０を連結しても、安定化部材３４０とストレージ電極３６０がＰＮ接合を成して、電荷が隣接するストレージ電極３６０の間を移動しないことになる。即ち、安定化部材３４０とストレージ電極３６０が互いに反対型でドーピングされたポリシリコンで構成されるので、安定化部材３４０を用いて単位セル内の全てのストレージ電極３６０を互いに連結しても、隣接するストレージ電極３６０は互いに電気的に絶縁される。
図３２乃至図３７は、本発明の他の実施例によるキャパシタを含む半導体装置の製造方法を説明するための断面図である。本発明の他の実施例において、第５コンタクトホール３５０を形成するまでの工程は、前述したものと同じなので、これについての説明は省略する。図３２、図３４、及び図３６は、半導体装置をビットライン２８０に対して平行な前記第１方向に沿って切断した断面図であり、図３３、図３５、及び図３７は、半導体装置をワードライン２３３に対して平行な前記第２方向に沿って切断した断面図である。図３２乃至図３７において、図３乃至図３１と同じ部材には、同じ参照番号を付与する。
図３２及び図３３は、本発明の他の実施例による第５導電膜３５５を形成する段階を説明するための断面図である。
図３２及び図３３を参照すると、洗浄工程を通じて拡張された直径を有する第５コンタクトホール３５０、第２絶縁膜パターン３３８の内壁、第２絶縁膜パターン３３８の底面、第４パッド２９０、及びストレージノードマスクパターン３２０上に第５導電膜３５５を形成する。第５導電膜３５５は、不純物でドーピングされたポリシリコン、チタニウム／窒化チタニウム、又は銅等のような導電物質を用いて形成される。
図３４及び図３５は、本発明の他の実施例による安定化部材３９０及びストレージ電極３９５を形成する段階を説明するための断面図である。
図３４及び図３５を参照すると、化学機械的研磨工程、エッチバック工程、又はこれを組み合わせる工程を用いて、モールド膜３１０の上面が露出されるまで第５導電膜３５５及びストレージノードマスクパターン３２０を除去して、ストレージ電極３９５を形成する一方、ストレージ電極３９５の上部外周面を囲む安定化部材３９０を形成する。即ち、本実施例による安定化部材３９０は、上部が除去されず、第２絶縁膜パターン３３８と同じ形状で上部がその内部に向かって水平に折曲されるボウル又はリング型構造物形状に形成される。同様に、安定化部材３９０は、図１２及び図１３に図示した第２開口３３０の形状に沿ってその側壁が所定の曲率でラウンドされるように形成される。
本実施例によると、安定化部材３９０とストレージ電極３９５は、交互に押しながら支持する構造を有するので、安定化部材３９０とストレージ電極３９５が更に安定的に結合される。即ち、安定化部材３９０の上部が一次的にストレージ電極３９５の上部を押し、ストレージ電極３９５の上部が更に安定化部材３９０の側壁を押す。この状態で、ストレージ電極３９５が安定化部材３９０の底面を支持するので、ストレージ電極３９５に対する安定化部材３９０の固定安定性が大きく向上される。
図３６及び図３７は、本発明の他の実施例による半導体基板２００上にキャパシタ４００を形成する段階を説明するための断面図である。
図３６及び図３７を参照すると、モールド膜３１０を除去した後、前述したように安定化部材３９０により隣接するストレージ電極３９０が全部連結された状態で、各ストレージ電極３６０上に誘電膜４００及びプレート電極４０５を順次に形成してキャパシタ４１０を完成する。
次いで、キャパシタ４１０上に上部配線との電気的絶縁のための第５層間絶縁膜（図示せず）を形成した後、前記第５層間絶縁膜上に上部配線を形成して半導体装置を完成する。
図３８乃至図４５は、本発明の他の実施例によるキャパシタを含む半導体装置の製造方法を説明するための断面図である。本発明の他の実施例において、モールド膜３１０に第２開口３３０を形成するまでの工程は、前述したものと同じなので、これについての説明は省略する。図３８、図４０、図４２、及び図４４は、半導体装置をビットライン２８０に対して平行な前記第１方向に沿って切断した断面図であり、図３９、図４１、図４３、及び図４５は、半導体装置をワードライン２３３に対して平行な前記第２方向に沿って切断した断面図である。図３８乃至図４５において、図３乃至図３１と同じ部材に対しては同じ参照番号を付与する。
図３８及び図３９は、本発明の他の実施例による第１保護膜パターン４２０及び第１絶縁膜パターン４２５を形成する段階を説明するための断面図である。
図３８及び図３９を参照すると、拡張された幅及び深さを有する第２開口３３０の底面及び内壁、そしてストレージノードマスクパターン３２０上に保護膜及び第３絶縁膜を順次に形成する。ここで、前記保護膜は、タンタル酸化物（Ｔａ２Ｏ５）のようにＬＡＬ溶液に対して優れたエッチング抵抗性を有する物質で構成され、後に保護部材４４０でパターニングされる。一方、前記第３絶縁膜は、シリコン窒化物のような窒化物で構成され、後に安定化部材４４５でパターニングされる。
化学機械的研磨工程、エッチバック工程、又はこれを組み合わせた工程で、ストレージノードマスクパターン３２０上の前記保護膜及び第３絶縁膜をエッチングして、第２開口３３０の底面及び側壁上に、第１保護膜パターン４２０及び第１絶縁膜パターン４２５を形成する。ここで、第１保護膜パターン４２０及び第１絶縁膜パターン４２５は、それぞれラウンドされた側壁を有する第２開口３３０の形状に沿って所定の曲率でラウンドされた側壁を有するボウル形状に形成される。又、第１保護膜パターン４２０及び第１絶縁膜パターン４２５は、ストレージマスク３２０の底面の下にも形成され、第１保護膜パターン４２０及び第１絶縁膜パターン４２５の上部が水平に内部に折曲された構造を有する。本実施例によると、酸化物で構成された保護部材４４０が、窒化物で構成された安定化部材４４５の外部を囲むので、後にＬＡＬ溶液を用いてモールド膜３１０を除去する時、安定化部材４４５が損傷を受けることを防止することができる。これにより、安定化部材４４５を通じて、単位セル内の全てのキャパシタ４８０を安定的に相互連結することができる。
図４０及び図４１は、第５コンタクトホール３５０及び第５導電膜３５５を形成する段階を説明するための断面図である。
図４０及び図４１を参照すると、ストレージノードマスク３２０をエッチングマスクとして用いて、第２開口３３０の底面上に位置する第１保護膜パターン４２０と第１絶縁膜パターン４２５の一部をエッチングする。これと同時に、第２開口３３０の底面の下部に位置するモールド膜３１０、エッチング阻止膜３０５、及び第４層間絶縁膜３００をエッチングして、第４パッド２９０を露出させる第４コンタクトホール（図示せず）を完成する。これにより、前記第４コンタクトホールが形成されると共に、第２保護膜パターン４３０及び第２絶縁膜パターン４３５が前記第４コンタクトホールの上部内壁上に形成される。
前述したように、下部が開放された第２保護膜パターン４３０及び第２絶縁膜パターン４３５は、第１直径を有する前記第４コンタクトホールの上部に位置する。前記第４コンタクトホールを形成する間、ボウル形態の第１保護膜パターン４２０及び第１絶縁膜パターン４２５は、前記第４コンタクトホールが形成されるにつれて、リング形状の構造又は下部が開放されたボウル構造の第２保護膜パターン４３０及び第２絶縁膜パターン４３５に変化される。同様に、第２保護膜パターン４３０及び第２絶縁膜パターン４３５の側壁も、所定の曲率でラウンドされるように形成される。第２保護膜パターン４３０及び第２絶縁膜パターン４３５の上部は、その内部に向かって水平に折曲されるので、全体的に第２保護膜パターン４３０及び第２絶縁膜パターン４３５は、前記第４コンタクトホールに向かって水平に折曲された上部を有するリング形状の構造物に該当される。
図４０及び図４１を参照すると、前記第４コンタクトホールが形成されたモールド膜３１０を含む半導体基板１００を洗浄して、拡張された幅及び直径を有する第５コンタクトホール３５０を形成する。ここで、第５コンタクトホール３５０を形成するための洗浄工程及びこれによる結果は、前述したものと同じである。
第５コンタクトホール３５０が形成されるにつれて、第２保護膜パターン４３０及び第２絶縁膜パターン４３５の底面の一部或いは全部が露出される。即ち、第２保護膜パターン４３０及び第２絶縁膜パターン４３５の底面の一部或いは全部が第５コンタクトホール３５０を通じて露出される。このように、露出された第２保護膜パターン４３０及び第２絶縁膜パターン４３５の底面の一部或いは全部は、ストレージ電極４５０により支持され、このような構造は前述したものと同じである。
増加された直径を有する第５コンタクトホール３５０の内壁、第２絶縁膜パターン４３５の内壁、第２保護膜パターン４３０の露出された底面、第４パッド２９０、及びストレージノードマスクパターン３２０上に第５導電膜３５５を形成する。第５導電膜３５５は、不純物でドーピングされたポリシリコンやチタニウム／窒化チタニウム又は銅等のような導電物質を用いて形成する。第２保護膜パターン４３０及び第２絶縁膜パターン４３５は、第５導電膜３５５に付着される一方、第５導電膜４３５が第２保護膜パターン４３０及び第２絶縁膜パターン４３５の側壁を押すと共に、第２保護膜パターン４３０及び第２絶縁膜パターン４３５の底面を支持する構造に形成されるので、第２保護膜パターン４３０及び第２絶縁膜パターン４３５が第５導電膜３５５に安定的に固定される。
図４２及び図４３は、本発明の他の実施例による保護部材４４０、安定化部材４４５、及びストレージ電極４５０を形成する段階を説明するための断面図である。
図４２及び図４３を参照すると、化学機械的研磨工程、エッチバック工程、又はこれを組み合わせた工程を用いて、モールド膜３１０の上面が露出されるまで、第５導電膜３５５及びストレージノードマスクパターン３２０を除去して、ストレージ電極４５０を形成する一方、ストレージ電極４５０の外側上部を囲む安定化部材４４５を形成する。この場合、安定化部材４４５の外部は、保護部材４４０により囲まれる。即ち、本実施例による安定化部材４４５及び保護部材４４０は上部が除去されず、第２保護膜パターン４３０及び第２絶縁膜パターン４３５と同一の形状である上部が、その内部に向かって水平に折曲されるボウル構造又はリング型構造物の形状に形成される。同様に、保護部材４４０及び安定化部材４４５は、第２開口３３０の形状に沿って、その側壁が所定の曲率でラウンドされるように形成される。本実施例において、前述したように、ＬＡＬ溶液に対して優れた耐蝕性を有する酸化物で構成された保護部材４４０を、窒化物で構成された安定化部材４４５を囲むように形成するので、モールド膜３１０を除去する間、安定化部材４４５が消失される現象が発生しない。これにより、保護部材４４０及び安定化部材４４５を通じて、単位セル内の全てのキャパシタ４８０を相互支持されるように連結することにより、キャパシタ４８０が倒れる現象を防止することができる。
図４４及び図４５は、本発明の他の実施例によるキャパシタ４８０を形成する段階を説明するための断面図である。
図４４及び図４５を参照すると、ＬＡＬ溶液を用いるエッチング工程でモールド膜３１０を除去した後、前述したように安定化部材４４５及び保護部材４４０により、隣接するストレージ電極４５０が全部連結された状態で、各ストレージ電極４５０上に誘電膜４６５及びプレート電極４７０を順次に形成して、キャパシタ４８０を完成する。
キャパシタ４８０上に上部配線との電気的絶縁のための第５層間絶縁膜（図示せず）を形成した後、前記第５層間絶縁膜上に上部配線を形成して、キャパシタ４８０を含む半導体装置を完成する。
本発明によると、シリンダ型ストレージ電極の上部に安定化部材を形成して、隣接するストレージ電極が安定化部材を通じて相互によって支持されるようにすることにより、キャパシタの構造的安定性を大きく向上させることができる。従って、キャパシタが高い縦横比を有する場合でも、キャパシタが倒れる現象なしに、半導体装置によって要求される適切なキャパシタンスを有するキャパシタを具現することができる。これにより、半導体装置の信頼性及び半導体製造工程の歩留まりを向上させることができる。
一方、ＬＡＬ溶液に対して優れた耐蝕性を有する不純物でドーピングされた安定化部材を形成するか、窒化物で構成された安定化部材を囲む酸化物からなる保護部材を形成することにより、安定化部材の損失なしに、隣接するストレージ電極が安定化部材を通じて、相互によって安定的に支持されてキャパシタの構造的安定性を向上させることができる。
又、上部が拡張されるリング型構造物又はボウル型構造物の形態を有する安定化部材を通じて、キャパシタのストレージ電極の上部が拡張される構造を有するので、キャパシタのキャパシタンスを一次的に増加させることができる。更に、ストレージ電極のためのコンタクトホールの形成時、洗浄工程を適用してコンタクトホールの内部面積を拡張させた後、キャパシタを形成することにより、キャパシタの面積の拡張を誘導して二次的にキャパシタのキャパシタンスを大きく増加させることができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
従来のシリンダ型キャパシタを含む半導体メモリ装置の断面図である。 図１に図示された半導体メモリ装置のうち、キャパシタの平面図である。 本発明の一実施例によるキャパシタを含む半導体装置をビットラインに対して平行な方向に切断した断面図である。 本発明の一実施例によるキャパシタを含む半導体装置をワードラインに対して平行な方向に切断した断面図である。 本発明の一実施例によるキャパシタを含む半導体装置をビットラインに対して平行な方向に切断した断面図である。 本発明の一実施例によるキャパシタを含む半導体装置をワードラインに対して平行な方向に切断した断面図である。 本発明の一実施例によるキャパシタを含む半導体装置をビットラインに対して平行な方向に切断した断面図である。 本発明の一実施例によるキャパシタを含む半導体装置をワードラインに対して平行な方向に切断した断面図である。 本発明の一実施例によるキャパシタを含む半導体装置をビットラインに対して平行な方向に切断した断面図である。 本発明の一実施例によるキャパシタを含む半導体装置をワードラインに対して平行な方向に切断した断面図である。 図１０に図示した半導体装置の平面図である。 本発明の一実施例によるキャパシタを含む半導体装置をビットラインに対して平行な方向に切断した断面図である。 本発明の一実施例によるキャパシタを含む半導体装置をワードラインに対して平行な方向に切断した断面図である。 図１３に図示した半導体装置の平面図である。 本発明の一実施例によるキャパシタを含む半導体装置をビットラインに対して平行な方向に切断した断面図である。 本発明の一実施例によるキャパシタを含む半導体装置をワードラインに対して平行な方向に切断した断面図である。 図１６に図示した半導体装置の平面図である。 本発明の一実施例によるキャパシタを含む半導体装置をビットラインに対して平行な方向に切断した断面図である。 本発明の一実施例によるキャパシタを含む半導体装置をワードラインに対して平行な方向に切断した断面図である。 図１９に図示した半導体装置の平面図である。 本発明の一実施例によるキャパシタを含む半導体装置をビットラインに対して平行な方向に切断した断面図である。 本発明の一実施例によるキャパシタを含む半導体装置をワードラインに対して平行な方向に切断した断面図である。 本発明の一実施例によるキャパシタを含む半導体装置をビットラインに対して平行な方向に切断した断面図である。 本発明の一実施例によるキャパシタを含む半導体装置をワードラインに対して平行な方向に切断した断面図である。 本発明の一実施例によるキャパシタを含む半導体装置をビットラインに対して平行な方向に切断した断面図である。 本発明の一実施例によるキャパシタを含む半導体装置をワードラインに対して平行な方向に切断した断面図である。 図２６に図示した半導体装置の平面図である。 図２５のＡ部分を拡大した断面図である。 図２７に図示した半導体装置の斜視図である。 本発明の一実施例によるキャパシタを含む半導体装置をビットラインに対して平行な方向に切断した断面図である。 本発明の一実施例によるキャパシタを含む半導体装置をワードラインに対して平行な方向に切断した断面図である。 本発明の他の実施例によるキャパシタを含む半導体装置の製造方法を説明するための断面図である。 本発明の他の実施例によるキャパシタを含む半導体装置の製造方法を説明するための断面図である。 本発明の他の実施例によるキャパシタを含む半導体装置の製造方法を説明するための断面図である。 本発明の他の実施例によるキャパシタを含む半導体装置の製造方法を説明するための断面図である。 本発明の他の実施例によるキャパシタを含む半導体装置の製造方法を説明するための断面図である。 本発明の他の実施例によるキャパシタを含む半導体装置の製造方法を説明するための断面図である。 本発明の更なる他の実施例によるキャパシタを含む半導体装置の製造方法を説明するための断面図である。 本発明の更なる他の実施例によるキャパシタを含む半導体装置の製造方法を説明するための断面図である。 本発明の更なる他の実施例によるキャパシタを含む半導体装置の製造方法を説明するための断面図である。 本発明の更なる他の実施例によるキャパシタを含む半導体装置の製造方法を説明するための断面図である。 本発明の更なる他の実施例によるキャパシタを含む半導体装置の製造方法を説明するための断面図である。 本発明の更なる他の実施例によるキャパシタを含む半導体装置の製造方法を説明するための断面図である。 本発明の更なる他の実施例によるキャパシタを含む半導体装置の製造方法を説明するための断面図である。 本発明の更なる他の実施例によるキャパシタを含む半導体装置の製造方法を説明するための断面図である。
符号の説明
２００ 半導体基板
２０５ 素子分離膜
２１０ ゲート酸化膜パターン
２１５ ゲート導電膜パターン
２２０ ゲートマスクパターン
２２５ ゲート構造物
２３０ 第１スペーサ
２３３ ワードライン
２３５ 第１コンタクト領域
２４０ 第２コンタクト領域
２４５ 第１層間絶縁膜
２５０ 第１パッド
２５５ 第２パッド
２６０ 第２層間絶縁膜
２６５ 第３層間絶縁膜
２７０ ビットライン導電膜パターン
２７５ ビットラインマスクパターン
２８０ ビットライン
２８５ 第２スペーサ
２９０ 第４パッド
３００ 第４層間絶縁膜
３０５ エッチング阻止膜
３１０ モールド膜
３１５ 第３マスク層
３２０ ストレージノードマスクパターン
３２５ 第１開口
３３０ 第２開口
３３５，４２５ 第１絶縁膜パターン
３３８，４３５ 第２絶縁膜パターン
３４０，３９０，４４５ 安定化部材
３４５ 第４コンタクトホール
３５０ 第５コンタクトホール
３５５，３９５ 第５導電膜
３６０，３９０，４５０ ストレージ電極
３６５，４００，４６５ 誘電膜
３７０，４０５，４７０ プレート電極
３８０，４１０，４８０ キャパシタ
４２０ 第１保護膜パターン
４３０ 第２保護膜パターン
４４０ 保護部材

Claims (38)

  1. ストレージ電極と、
    前記ストレージ電極上に形成された誘電膜と、
    前記誘電膜上に形成されたプレート電極と、
    前記ストレージ電極を構造的に安定化させるために、前記ストレージ電極に固定される安定化手段と、を含み、
    前記ストレージ電極は、下部に比較して上部の外径が拡張される構造を有し、
    前記安定化手段は、前記ストレージ電極の外周面を囲み、
    前記安定化手段は、リング形状の横断面を有し、
    前記安定化手段は、前記ストレージ電極の上部に形成されて上部に向かって外直径が拡張されるリング型構造物であり、
    隣接する前記ストレージ電極が前記安定化手段を介して相互に支持されるようにする
    ことを特徴とするキャパシタ。
  2. 前記安定化手段と隣接するストレージ電極の安定化手段は、互いに連結される構造を有する
    ことを特徴とする請求項１に記載のキャパシタ。
  3. 前記安定化手段と前記隣接するストレージ電極の安定化手段は、前記ストレージ電極が配列された方向に対して、斜め方向に沿って互いに連結される
    ことを特徴とする請求項２に記載のキャパシタ。
  4. 前記安定化手段は、前記ストレージ電極の上部に形成される
    ことを特徴とする請求項１に記載のキャパシタ。
  5. 前記ストレージ電極は、シリンダ形状を有する
    ことを特徴とする請求項１に記載のキャパシタ。
  6. 前記ストレージ電極は、前記安定化手段によって下部に比較して上部の外径が拡張される
    ことを特徴とする請求項５に記載のキャパシタ。
  7. 前記ストレージ電極と前記安定化手段とは、交互に隣接して互いに支持する
    ことを特徴とする請求項５に記載のキャパシタ。
  8. 前記安定化手段の内壁は、前記ストレージ電極に埋め込まれ、前記安定化手段の底面は、前記ストレージ電極により支持される構造を有する
    ことを特徴とする請求項７に記載のキャパシタ。
  9. 前記安定化手段の上部は、前記ストレージ電極を圧接する
    ことを特徴とする請求項８に記載のキャパシタ。
  10. 前記安定化手段は、下部が開口された椀構造を有する
    ことを特徴とする請求項１に記載のキャパシタ。
  11. 前記安定化手段は、その内部に向かって上部が水平に延長される
    ことを特徴とする請求項１０に記載のキャパシタ。
  12. 前記ストレージ電極は、第１不純物でドーピングされたポリシリコンで構成され、前記
    安定化手段は、第２不純物でドーピングされたポリシリコンで構成される
    ことを特徴とする請求項１に記載のキャパシタ。
  13. 前記安定化手段は、ＬＡＬ溶液にエッチングされない
    ことを特徴とする請求項１２に記載のキャパシタ。
  14. 前記第１不純物はＰ型であり、前記第２不純物はＮ型である
    ことを特徴とする請求項１２に記載のキャパシタ。
  15. 前記安定化手段を囲む保護部材を更に含む
    ことを特徴とする請求項１２に記載のキャパシタ。
  16. 前記保護部材は、ＬＡＬ溶液に対して耐食性を有する物質で構成される
    ことを特徴とする請求項１５に記載のキャパシタ。
  17. 前記保護部材は、金属酸化物からなる
    ことを特徴とする請求項１６に記載のキャパシタ。
  18. 前記保護部材は、タンタル酸化物からなる
    ことを特徴とする請求項１７に記載のキャパシタ。
  19. 前記リング型構造物を囲む追加的なリング型構造物を更に含む
    ことを特徴とする請求項１８に記載のキャパシタ。
  20. 半導体基板上にコンタクト領域を形成する段階と、
    前記半導体基板上にモールド膜を形成する段階と、
    前記モールド膜にストレージ電極を構造的に安定化させる安定化手段を形成する段階と、
    前記安定化手段の内壁及び前記コンタクト領域を露出させるコンタクトホールを形成する段階と、
    前記安定化手段の内壁及び前記コンタクトホールの内壁上に前記コンタクト領域に接触される前記ストレージ電極を形成する段階と、
    前記ストレージ電極上に誘電膜を形成する段階と、
    前記誘電膜上にプレート電極を形成する段階と、を含み、
    前記安定化手段は、前記ストレージ電極の上部に形成されて上部に向かって外直径が拡張されるリング型構造物であり、
    隣接する前記ストレージ電極が前記安定化手段を介して相互に支持されるようにする
    ことを特徴とするキャパシタの製造方法。
  21. 前記コンタクトホールを形成する前に、前記モールド膜上にマスク層を形成する段階と、
    前記マスク層をエッチングしてマスクパターンを形成する段階と、
    前記マスクパターンをエッチングマスクとして用いて、前記モールド膜をエッチングして前記モールド膜の上部に第１幅及び第１深さを有する第１開口を形成する段階と、を更に含む
    ことを特徴とする請求項２０に記載のキャパシタの製造方法。
  22. 前記安定化手段は、窒化物で構成される
    ことを特徴とする請求項２０に記載のキャパシタの製造方法。
  23. 前記モールド膜は、酸化物で構成される
    ことを特徴とする請求項２２に記載のキャパシタの製造方法。
  24. 前記マスク層は、ポリシリコン又は窒化物で構成される
    ことを特徴とする請求項２１に記載のキャパシタの製造方法。
  25. 前記モールド膜と前記マスク層の厚さ比は、８：１〜５０：１である
    ことを特徴とする請求項２１に記載のキャパシタの製造方法。
  26. 前記マスクパターンをエッチングマスクとして用いて前記第１開口の幅及び深さを拡張して、前記モールド膜の上部に第２幅及び第２深さを有する第２開口を形成する段階を更に含む
    ことを特徴とする請求項２１に記載のキャパシタの製造方法。
  27. 前記安定化手段を形成する段階は、
    前記第２開口の側壁及び底面と前記マスクパターン上に絶縁膜を塗布する段階と、
    前記絶縁膜を部分的に除去して、前記第２開口の側壁及び底面上に絶縁膜パターンを形成する段階と、
    前記第２開口の底面上の前記絶縁膜パターンの一部を除去して、前記安定化手段を形成する段階と、を更に含む
    ことを特徴とする請求項２６に記載のキャパシタの製造方法。
  28. 前記絶縁膜パターンは、エッチバック工程、化学機械的研磨工程、又はこれを組み合わせた工程を用いて形成される
    ことを特徴とする請求項２７に記載のキャパシタの製造方法。
  29. 前記絶縁膜パターンの一部を除去する段階と前記コンタクトホールを形成する段階は、同時に行われる
    ことを特徴とする請求項２７に記載のキャパシタの製造方法。
  30. 前記コンタクトホールの直径を拡張させる段階を更に含む
    ことを特徴とする請求項２１に記載のキャパシタの製造方法。
  31. 前記ストレージ電極を形成する段階は、
    前記安定化手段の内壁、前記拡張されたコンタクトホールの内壁及び前記マスクパターン上に導電膜を形成する段階と、
    前記安定化手段が露出されるまで、前記導電膜の一部及び前記マスクパターンを除去する段階と、を更に含む
    ことを特徴とする請求項３０に記載のキャパシタの製造方法。
  32. 前記安定化手段を形成する段階は、
    前記第２開口の側壁及び底面と前記マスクパターン上に第１不純物でドーピングされたポリシリコン膜を形成する段階と、
    前記第１不純物でドーピングされたポリシリコン膜を部分的に除去して、前記第２開口の側壁及び底面上にポリシリコン膜パターンを形成する段階と、
    前記第２開口の底面上の前記ポリシリコン膜パターンの一部を除去して、前記安定化手段を形成する段階と、を更に含む
    ことを特徴とする請求項３０に記載のキャパシタの製造方法。
  33. 前記ストレージ電極を形成する段階は、
    前記安定化手段の内壁、前記拡張されたコンタクトホールの内壁、及び前記マスクパターン上に第２不純物でドーピングされたポリシリコン膜を形成する段階と、
    前記安定化手段が露出されるまで、前記第２不純物でドーピングされたポリシリコン膜の一部及び前記マスクパターンを除去する段階と、を更に含む
    ことを特徴とする請求項３２に記載のキャパシタの製造方法。
  34. 前記安定化手段を形成する段階は、
    前記第２開口の側壁及び底面と前記マスクパターン上に金属酸化膜及び絶縁膜を順次に形成する段階と、
    前記マスクパターンが露出されるまで、前記金属酸化膜及び絶縁膜を部分的に除去して、前記第２開口の側壁及び底面上に金属酸化膜パターン及び絶縁膜パターンを形成する段階と、
    前記第２開口の底面上の金属酸化膜パターン及び前記絶縁膜パターンの一部を除去して、前記安定化手段及び前記安定化手段を囲む保護部材を形成する段階と、を更に含む
    ことを特徴とする請求項３０に記載のキャパシタの製造方法。
  35. 前記誘電膜を形成する前に、前記モールド膜を除去する段階を更に含む
    ことを特徴とする請求項２０に記載のキャパシタの製造方法。
  36. 半導体基板上に形成されたゲート構造物と、
    前記ゲート構造物の間の前記半導体基板に形成された第１コンタクト領域及び第２コンタクト領域と、
    前記第１コンタクト領域に接触される第１パッドと、
    前記第２コンタクト領域に接触される第２パッドと、
    前記第２パッドに接触されるビットラインと、
    前記第１パッドに接触されるストレージ電極と、
    前記ストレージ電極を構造的に安定させるために、前記ストレージ電極の上部を囲む安定化手段と、
    前記ストレージ電極及び安定化手段上に形成された誘電膜と、
    前記誘電膜上に形成されたプレート電極と、を含み、
    前記安定化手段は、前記ストレージ電極の上部に形成されて上部に向かって外直径が拡張されるリング型構造物であり、
    隣接する前記ストレージ電極が前記安定化手段を介して相互に支持されるようにする
    ことを特徴とする半導体装置。
  37. 前記安定化手段と隣接する安定化手段は、前記ゲート構造物が配置された方向に対して、斜め方向に沿って互いに連結される
    ことを特徴とする請求項３６に記載の半導体装置。
  38. 半導体基板上にゲート構造物を形成する段階と、
    前記ゲート構造物の間の前記半導体基板に第１コンタクト領域及び第２コンタクト領域を形成する段階と、
    前記第１コンタクト領域に接触される第１パッドを形成する段階と、
    前記第２コンタクト領域に接触される第２パッドを形成する段階と、
    前記第２パッドに接触されるビットラインを形成する段階と、
    前記ビットラインを覆いながら前記半導体基板上にモールド膜を形成する段階と、
    前記モールド膜のうちの下に、前記第１パッドが位置する部分に安定化部材を形成する段階と、
    前記安定化部材の内壁及び前記第１パッドを露出させるコンタクトホールを形成する段階と、
    前記安定化部材の内壁、前記コンタクトホールの内壁、前記第１パッド上にストレージ電極を形成する段階と、
    前記ストレージ電極上に誘電膜を形成する段階と、
    前記誘電膜上にプレート電極を形成する段階と、を含み、
    前記安定化手段は、前記ストレージ電極の上部に形成されて上部に向かって外直径が拡張されるリング型構造物であり、
    隣接する前記ストレージ電極が前記安定化手段を介して相互に支持されるようにする
    ことを特徴とする半導体装置の製造方法。
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