TWI324828B - Semiconductor device including a capacitor having improved structural stability and enhanced capacitance, and method of manufacturing the semiconductor device - Google Patents

Semiconductor device including a capacitor having improved structural stability and enhanced capacitance, and method of manufacturing the semiconductor device Download PDF

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TWI324828B TW093123188A TW93123188A TWI324828B TW I324828 B TWI324828 B TW I324828B TW 093123188 A TW093123188 A TW 093123188A TW 93123188 A TW93123188 A TW 93123188A TW I324828 B TWI324828 B TW I324828B
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Description

九、發明說明： 【發明所屬之技術領域】 本發明疋有關於一種半導體元件以及此半導體元件的 裝造方法，且制是錢於—種具奴良結構敎性與加 強電容的半導體元件以及其製造方法。 【先前技術】 股來說 ——保疋勒恶隨機存取記憶體(DRAM)元件或 是靜態隨機存取記憶體(SRAM)元件科導體記憶元件可 以储存-貝料或訊息，這些資料或訊息可以存入半導體記恢 元件令，也可以由這些半導體記憶元件中讀出，半導體^ 憶元件的一個典型單一單元記憶胞會包括一個電容器與二 個電晶體’半導體記憶元件的電容器通常會有一個儲存電 ^介，層、以及-個平板電極，為了改善半導體記憶元 件的儲存容量，電容器需要有大的電容。 當半導體記憶元件的積集度的等級提高時，半導體纪 憶元件的單位記憶胞在面積上會持續的縮小，為了媒保^ 導體記憶元件奴夠的儲存容量，電容器可以有各種带 狀’像是盒狀、韓狀、冠狀、圓柱狀等，但是因為半導體 。己隐7G件的包括尺寸縮小料計聞，電容器應該有一個 大幅增加的⑤寬比，高寬比的定義就是電容器的高與寬的 比例’因此當在有限的區域内形成半導體記憶元件時 = 足夠的電容量’結果不管如何具有高寬比的電 今《 β月b a有結構上的崩塌，所以在相鄰電容器之間可能 會發生所謂的二位元錯誤。 14367pif 一個傳統的電容器包括一個圓柱狀儲存電極，連接 -個形成在半導體基底上的接觸窗整，此圓柱狀儲存電極 會透過形成在覆蓋半導縣底的絕緣層之巾的_個接觸 插塞而電性連翻接觸窗墊1 了增加半導體記憶元件的 健存電容，電容H的圓柱狀儲存電極會大幅增加高度，當 圓柱狀儲存電極具有大幅增加的高度時，圓柱狀儲存電: :能會往一個相鄰的圓柱狀儲存電極崩塌，所以相鄰的電 容，可能不小㈣跟其他的相連在—起，關柱狀储存極 的崩塌就是所謂的二位元錯誤，當這種二位元錯誤發生在 半導體記憶元件中時，半導體記憶元件可能無法準確的操 作。 、 因此，美國專利申請案第2003/85420揭露一種半導體 元件包括槓桿狀絕緣物件於半導體元件的電容器之間，以 改善電容器的機械強度。 圖1繪示為一種包括槓桿狀絕緣物件的半導體元件之 剖面圖，而圖2為圖1的半導體元件之平面圖。 請參照圖1與圖2，在透過在半導體基底4〇上形成一 層隔離層45 ’將半導體基底40分成一個主動區與一個場 區以後’在半導體基底40的主動區内形成閘極結構6〇， 母一個閘極結構60包括一個閘極氧化層圖案、一個閘極電 極與一個罩幕圖案。 以閘極結構60作為罩幕透過離子植入製程將摻質植 入到半導體基底40的區域中’藉以在閘極結構之間的 基底40的區域上形成源極/〉及極區50與55，因此金屬化 I4367pif 7 物半導體(MOS)電晶體會形成在半導體基底40上。 在基底40上形成一層第一絕緣内層8〇覆蓋M〇s電 晶體以後，形成電容器插塞63與位元線插塞65穿過第一 絕緣内層80 ’電容器插塞63與位元線插塞65會分別連接 到源極/汲極區50與55。 在第一絕緣内層80上形成一層第二絕緣内層85以 後’部分钮刻第一絕緣内層85形成一個位元線接觸窗插塞 7〇與位元線插塞65相接觸。 一層第三絕緣内層90會形成在第二絕緣内層85上， 第二與第二絕緣内層90與85會接續的被钱刻以形成電容 器接觸窗插塞75分別與電容器插塞63相接觸。 在第三絕緣内層90與電容器接觸窗插塞75上形成一 層蝕刻阻擋層95以後，會形成暴露出電容器接觸窗插塞 75的開口 1〇〇穿過姓刻阻擒層95，在開口 中會分別形 成與電容器接觸窗插塞75相接觸的圓柱狀下電極1〇5，在 此圓柱狀下電極1〇5會透過電容器接觸窗插塞乃與電容器 插塞63，與源極/汲極區50與55電性連接。 ° 在相鄰的下電極1〇5的側壁之間形成槓桿狀絕緣物件 130以後，接續的在下電極1〇5上形成介電層ιι〇鱼上 極Π5，藉以在半導體基底4〇上形成電容器12〇。/、 在基底40上形成一層額外的絕緣層125以覆蓋 120 ’因為槓桿狀的絕緣物件13()會 ^ ⑽的，間，電容請的機械強度可以二下電極 仁疋，在上述的半導體元件中，因為為了要改善電容 14367pif 8 1324828 器120的機械強度，製作半導體元件的製程之進行至少要 有四個槓桿狀絕緣物件130被形成在相鄰的下電極ι〇5之 間，因此此半導體元件的製作成本以及製作時間會增加。 另外’因為電容器120具有包括如圖1與圖2所示得下電 極105、槓桿狀絕緣物件13〇、介電層11〇與上電極⑴ 的-個複雜結構，製作過程會變的更為複雜：此外額外的 絕緣層125無法確實的形成在具有複雜結構的電容器12〇 =上器120可能會不小心與一層形成在電容器 容号12!之2,性連接，結果讓包含具複雜結構的電 合态120之+導體疋件的製作過程有差的產能。 【發明内容】 本發月用種簡單的穩定物件以及一個延伸的有4卩 域提供一種電容器以及的有效& 性以及加強電容。 具有改良的結構穩定 個且也提供—種半導體元件及其製造方法，包括-八有文良的結構穩定性以及加強電容的電容器。 考二ir月中，因為穩定物件會被用來大幅的改善電容 Λ 塌，換句話i會崩 4㈣5說此電谷器有極佳的高寬比，因此相較於習 :的電容器’本發明提供的電容器可以有很大幅二i 根據本發明的一實施例，提供一種 一 存電極、一層介電層形成於存 ° ^儲 '層上、以及-個穩定物件固定到儲存電極上以結^ I4367pif 1324828 存電極。在此，穩定物件與_的穩定物件會延 於儲存電極與一相鄰電極排列方向的-個斜角方向 舰連接，此敎物件具有—個上方_贼物件之 下方區域寬’會m定在儲存電極的上方區域上，舉例來 Ϊ外=物件具有—環狀外型妓—底面部分開口的一碗 -换2本發明的另—實施例，儲存電極包括用p型的第 二„之多㈣，而穩定物件包括用N型的第二摻質 摻=夕晶梦。在此敎物件對LAL溶液有相對較高的抵 抗力（或疋相對較高的忍耐力）。 _ 覆卞明的另—實施例’進—步包括—保護物件包 =穩讀件’此賴物件包㈣LAL溶液有抵抗力之一 材料’比如氧化钽。 根據本發明的另一實施例，提供—種 圓柱狀儲存電極、—層介料形成於該畴電極=括二 形成於該介電層上、以及—個 ::丄:上來:=適當的會有-個額外的環狀結 根，本發明的另-實施例，提供—種製造—電容器的 ^在此方法中，—個接駭區域會形成於-半導體基 表ίΐΓ上’而接著一輯造層會形成在基底上； 於輯造層之—區域上’以在結構上穩 疋-错存電極錢，會賴-接觸穿過 从暴露出該敎物件之—廳與概觸窗輯，儲存電極 *4367pif 10 1324828 會形成在該接觸窗區域與該穩定物件之該側壁上，一層介 板電極會依序形成在儲存_上。在形成接 之則’會形成—層罩幕層於該鐸造層上，然後透 ^ J該罩幕層形成一罩幕圖案於該鏵造 圖，分蝕刻該鑄造層，以形成_第_開二該 上=域’在此第一開口具有一第一寬度與一第一深 部分钱刻該轉造層會在該碡造層之該上方區域上 一第―:開口，其令該第二開口具有比該第一寬度寬的 最好二以及tb該第-深度深的""第二深度。鑄造層 最好疋在喊介電層之_ —種LAL溶液加以移除。 一絕發明另一實施例’穩定物件的形成係透過形成 荦上.第二開口之一側壁與一底部上以及該罩幕圖 分茲刻該絕緣層’以在第二開口之該側壁與 底部，及移除在該第二開口的該 括至少去離子水、氨水溶液與硫 姑抽；；中的一4试溶液的一道清潔製程來進一步的 物:的iC電極的形成係透過形成一導電層於該穩定 穩:::=導電層之-部分與該罩幕圖案直到 案上;透過部分_摻雜第-摻質的該多晶;層 14367pif 一多晶矽層圖案於該第二開口之該側壁與該底部上；以及 最後在該第二開口之該底部上的該多晶石夕層圖案之一部分 會被移除，以形成該穩定物件。在此儲存電極的形成係透 過形成摻雜第二摻質的一多晶矽層於該穩定物件之該側 壁、該延伸的接觸窗開口之一側壁、以及該罩幕圖案上； 以及移除摻有第二摻質之該多晶石夕層之一部分與該罩幕圖 案’直到暴露出該穩定物件為止。 —穩定物件的形成係透過接續在該第二開口之一側壁與 底部以及該罩幕醜上形成__金屬氧化層與—絕緣層； 過部分蝕刻該金屬氧化層與該絕緣層，以形成一金屬氧 ^層圖案與—絕緣層®案於該第二開Π的觸壁與該底部 以及透過移除該金屬氧化層圖案與該絕緣層圖案在該 ^口的該底部上的部分，以同時形成—保 穩定物件。 〃 根據本發_另—實施例，提供—種半導體元件，包 與二Ϊ結Ϊ觸半導體基底上；—第—接觸窗區域 椹j 觸域’分卿成在絲底介於該些閘極处 一襯墊，與該第一接觸窗區域接‘ 、 與5亥第二接觸窗區域接觸；一位元線，盥誃 物極’與該第一襯塾接觸;； 電極.上方區域以在結構上穩定儲存 及—平板2層’形成在該儲存電極與該穩定物件上；以 +板電極’形成在該介電層上。 根據本發明的另一實施例，提供-種半導體元件，包 14367时 12 1324828 括子元線’形成於-半導體基底上；第一接觸窗區域與第 二接觸窗_，分卿絲該基底於該些字元線之間的區 域上；第，墊，與該些第—接觸窗區域接觸·第二觀塾， 與該些第二接觸窗區域接觸；圓柱狀儲存電極，與該些第 襯塾接觸’至少-環狀結構包覆該些儲存電極之上方區 域以在結構上穩定該些儲存電極；介電層，形成於該些 =電極與該雜結構上；以及平㈣極，職在該齡 電層上。 根據本發明另一實施例，提供一種形成一半導體元件 的方法，在此方法中，在形成閉極結構於 形成第—接觸窗區域與第二接觸窗區域 基底於該些閘極結構之間的區域上，第一 一接觸窗區域接觸，而第-襯墊合势會二第 接觸，m j 齡與該些第二接觸窗區域 =其線會與該些第二概塾接觸，一層鎢造層會形成 層線’穩定物件會形成在該鑄造 該鑄造層以暴露出=⑻接觸窗開口會形成穿過 儲存雷抒二L 件的側壁與該些第-襯墊， 保存電極會在_穩定物件
有很高的電的電容器即使當電容II 乂有改良的結構穩定性，結果包 l4367pif 13 ^24828 括此電容器的半導體元件有改良的可靠度，且半導體製程 的產能也可以提升。也就是說，因為穩定物件是用對Lal 溶液有高度抵抗力的材料構成，或是包覆穩定物件的保講 物件是用對LAL溶液有高度抵抗力的金屬氧化物構成，^ 過放入穩定物件可以讓儲存電極更穩定的支撐住另一個， 藉以大幅提高電容器的結構穩定性。另外，因為穩定物件 具有延伸的碗狀結構或是環狀結構可以擴大儲存電極的面 積，因此電容器有首度改善的電容。再者，透過清潔步驟 會在具有延伸面積的接觸窗開口側壁上形成儲存電極，所 以儲存電極具有第一度擴大的面積，結果包括錯存電極的 電容器會具有大幅改善的電容。 【實施方式】 接下來將參考圖示詳細說明本發明，其中會提到本發 明的較佳實施例，另外在圖式中結構層與區域的厚度會被 放大用以清楚的表示，當提到一個結構層是在另一個結構 層或基底”上’，時’可以是直接在其他結構層或基底上，或 是^一些中間層存在，同樣的標號與特徵會用到表示相似 的單元。 圖3與圖4是在包括字元線233的半導體基底2〇〇上 形成第-襯塾25〇肖第二襯塾255的步驟之結構剖面圖。 八請參照圖3與圖4，透過在半導體基底2〇〇的表面部 分上形成一層隔離層2〇5，將半導體基底分成主動區 與場區，隔離層205係用淺溝渠隔離(STI)製程或是矽的區 域氧化(LOCOS)製程來形成。 14367pif 電細極罩幕層，第-導電層可S 導電圖宰215^3第第層會被圖案化以形成問極 Ο二1Γ的多晶術及-層形成在摻雜的 與第一絕緣_有關選擇比，舉例來說，ΪΓ: =:包;氧化物時’第一單幕層會是像是氣二: 物’第—罩幕層會被圖案化以形成—個閘極罩幕 在：-：幕層上形成一層第一光阻層(未顯示)以後， 讓第-光阻層曝光並顯影以在第—罩幕層上形成— 光阻圖案(未顯示），用第—光阻圖案作為爛罩幕1八 餘刻第-罩幕層、第—導電層與閘極氧化層，藉以^ 體基底200上形成閘極結構225，每一個間極結曰構扭勺 括一個閘極氧化物圖案210、閘極導電圖案215以及^ 罩幕圖案220’也就是說第一罩幕層、第—導電層與= 氧化層會依序被蝕刻，以在半導體基底2〇〇上形 構 225。 、、·。 在本發明的一個實施例中，用光阻圖案作為蝕刻罩 钱刻第-罩幕圖案’所以會在第一導電層上形成閉極罩幕 I4367pif 15 1324828 圖案220,在馳光_除步縣第-光 幕層2繼以後，用閉極罩幕圖案22〇作為罩 依序敍刻第-導電層與閘極氧化層，結 200上形成包括閘極氧化物圖案2H)、閘極導土2f5 以及閘極罩幕圖案220的閘極結構225。 ” 一層第一絕緣層會形成在半導縣底2 0 〇上以覆蓋閘 側壁上形成第-間隙壁现，這些第_ 到閘極間隙壁。 u s 4 極ΐ構225包括* 一間隙壁230作為罩幕進行 ^離子植人製程’在半導體基底暴露於具有第一間 隙壁230的閘極結構225之間的表面區域中植入換質，之 入的推f進行熱處理，藉以在半導體基底200的暴 路區域上形成第一接觸窗區域235與第二接觸窗區域 第ΞΙ，區域235與分別對應電晶體的 ==極=果在半導體基底細上形成複數條字元線 窗括具㈣極結構225與第一及第二接觸 :二=與的M0S電晶體。在此，相鄰的字元線 曰被第-間隙壁23G與開極罩幕圖案22 Ϊ丄Ϊ第二接觸窗區域235⑽也分別對應到;容 =接^區域與位元線接觸窗區域。電容器划(圖3〇) 會”電容器接觸窗區域電性連接，而位元線顺合與 位讀接觸窗區域電性連接，舉例來說，第一接觸窗^域 14367pif 16 1324828 235會是與第一襯墊250接觸的電容器接觸窗區域，而第 二接觸窗區域240會是與第二襯墊255接觸的位元線接觸 窗區域。 在本發明的一實施例中，在閘極結構225的侧壁上形 成第一間隙壁230之前，具有較低濃度的第一掺質會先被 Λ 植入到基底200暴露在閘極結構225之間的區域中，然後 * 在形成第一間隙壁230以後，具有較高濃度的第二摻質會 再被植入到基底200暴露出來的區域中，結果會在基底200 暴露出來的區域中形成具有輕摻雜汲極(LDD)結構的第一籲 與第二接觸窗區域235與240。 請參照圖3與圖4，在半導體基底200上形成第一絕 緣内層245以覆蓋字元線233，第一絕緣層245包括氧化 物，比如硼磷矽化玻璃(BPSG)、磷矽化玻璃(PSG)、旋塗 · 式玻璃(SOG)、未摻雜的矽化玻璃(USG)、電漿誘導四乙氧 基石夕酸盘(PE-TEOS)、高密度電漿化學氣相沈積(HDP_CVD) 氧化物等。 用化學機械研磨(CMP)、回蝕刻或是CMP與回蝕刻的 籲 組合平坦化第一絕緣内層245，在此平坦化的第一絕緣内 層245在子元線233的上方表面上有一個預定厚度。另外，夤 也可以蝕刻第一絕緣内層245直到暴露出字元線233的上 _ 方表面。 在平坦的第一絕緣内層245上塗佈上一層第二光阻層 (未顯示）以後，讓第二光阻層曝光與顯影以在第一絕緣内 層245上形成一個第二光阻圖案（未顯示卜 14367pif 17 層為^刻罩幕，部分賴第一絕緣内 」45以瓜成第-接觸窗開口⑽，分別暴露出第一與第 二3^與24G ’較適當的是’刻氧化物的第 。緣内a 5的綱氣料_對纽 幕 ^有钱刻選擇比的。在此第—接觸窗開口 _二一道 接=準製程穿過第—絕緣内層245形成，也就是說第一 ®開口 248會自動對準對應於包括第一間隙壁23〇的 到ΐ’ί:3:觸接觸窗開口 248會暴露出對應 y器接觸W域的第—接觸窗區域235，而轉的第 4=::會暴露出對應到位元線接觸窗區域的第 用拋光與剥除步驟移除第二光阻圖案以後 導電層（未顯示），以填滿第一 金屬的導電㈣形導騎可_像是摻雜的多晶石夕或 第~ 、回钱刻或是cmp與回侧的組合製程蝕刻 出第一絕緣内層245為-，因此填 別形成在第::第二接:ΐJ二襯墊250與255會分 . 、 接觸固區域235與240上，每個第一 ^5塾舍^^㈣第―儲存節點接觸窗墊，騎個第二襯墊 疋線接觸窗墊，因為第-接觸窗開口248 ===準的方式，第一與第二襯墊25_ 窗(sac)墊。如上所述，第-襯墊250 办器接觸窗區域的第一接觸窗區域235接 14367pif 18 1324828 觸’而第二襯墊255會與對應位元線接觸窗區域的第二接 觸窗區域240接觸。 在本發明的一實施例中，當第一絕緣内層245被平坦 化直到暴露出字元線233的上表面時，第二導電層會被蝕 刻直到暴露出字元線233的上表面，所以第一與第二襯墊 ， 250與255會形成在第一接觸窗開口 248中，在此第一與 · 第二襯墊250與255的高度會與字元線233大致等高。 圖5與圖6為形成位元線280與第四襯墊290的步驟 之剖面圖。 _ 請參照圖5與圖6，在包括第一絕緣内層245上形成 一層第二絕緣内層260 ’第二絕緣内層260會將第一襯塾 250與後續形成在第二絕緣内層260上的位元線280作電 性隔離’第二絕緣内層260可以是BPSG、PSG、SOG、 . USG、TEOS、HDP-CVD氧化物等，請注意第二絕緣内層 260 疋用 BPSG、PSG、SOG、USG、TEOS、HDP-CVD 氧 化物其中之一構成，可以與第一絕緣内層245相同或不同。 第二絕緣内層260會被CMP、回蝕刻或是CMp與回鲁 蝕刻的組合給平坦化，藉以確保後續的光學微影製程/的製 程容許度。 在平坦的第二絕緣内層26〇上形成第三光阻層（未顯 示）以後’第三光阻層會被曝光與顯影以在第二絕緣内^ *
260上形成第二光阻圖案（未顯示）Q 以第三光_案作為_罩幕，部分朗第二絕緣内 層以形成第二接觸窗開口(未顯示），暴露出對應於第 14367pif 19 D的第、-，觸⑪塾的第二概塾255 ’對應位元線接觸窗開 元線28^接觸窗開口會分別讓第二襯塾255電性連接到位 與第明的一實施例中’會另外在第二絕緣内層260 的確ί光:成—層第一抗反射層(ARL) ’以有效 第二接觸窗2著進行光學微影製程以形成 社；因阉口穿過第二絕緣内層26〇。 阻圖案圖5與圖6 ’在用拋光與剝除製程移除第三光 電層(未“w，三導 圖案化以分真第二層與第二罩幕層會被 275。“卿成位it線導電圖案細與位S線罩幕圖案 後，第佈/ 一層第四光阻層（未顯示）以 四光阻圖ί曝光以在第二罩幕層上形成第 序峨，層與第三導電層 土 =成位7L線28〇 ’在此會同時形成填滿第二接觸窗開口 的第二襯墊。每—個位元線·包括位元線罩幕圖宰 ^ 270 ^ 二襯墊會將第二襯墊255電性連拯- & 町乐 三襯墊對應於位元線接觸窗插^制位疋線細，另外第 每一個位元線導電圖案270包括一層第-薄膜沿著形 14367pif 20 成在第一薄膜上的第二薄膜，此第一薄膜包括一個金屬與 金屬化合物，像是鈦/氮化鈦(Ti/TiN),以及第二薄臈包括 金屬，比如鎢。 母一 UWU咏早等圆茶2乃會在形成第四接觸窗開口 345(圖19)的蝕刻製程中保護位元線導電圖案27〇，此位元 線罩幕圖案275係採用與第四絕緣内層3GG以及鎢造層 310(圖7)中的氧化物有姓刻選擇比的材料，舉例來說，位 兀線罩幕圖案275會用像是氮化梦之氮化物形成。 在本發明的—實施财，用第四光阻圖作為餘刻罩 幕安圖案化第二罩幕層以在第三導電層上形成位元線罩幕 在移除第四光阻層以後，以位元綠罩幕㊁ 罩幕圖案化第三導電層，藉以在第二絕緣 / 上形成位凡線導電圖案270。在此，第三襯墊會 同時形成在第二接觸窗開口内，以將位 曰 分別電性連接到第二概塾255。 守电圖案270 =發明的—實施财，在第二絕緣㈣上 一層f卜的導電層以填滿第二接觸窗開π以後，姓刻此額 -襯塾255接雜μ出第一絕、、束内層260為止’因此與第 襯塾會形成在第二接觸窗開口中， 層斑第Ur1塾的第二絕緣内層260上形成第三導電 以形成如上所i的I:導2= ，一層 _ = p P毕金屬層可以疋鈦/氮化鈦，而金屬 14367pif 21 1324828
層可以是鎢，金屬與阻障金屬層會被—道CMp製程、回， 侧製程、或是CMP與回钱刻的組合製雜刻，直到暴 路出第二絕緣内層260為止，因此第三襯墊會形成在第二 接觸窗開口中’在第二絕緣内層26〇與第三襯塾上形成第 二導電層與第二罩幕層以後，騎化此第三導電層與第二 A 罩幕層以形成包括位元料電圖案27G與位元線罩^圖^ · 275的位元線28G’在此每-個位元線導電圖案27 層鎢的金屬層》 一凊參照圖5與圖6 ’在第二絕緣内廣26〇上形成一層# 第二絕緣層（未顯示)以覆蓋位元線28〇，此第二絕緣層會被 非等向性㈣以在位元線28G的㈣上形成第二間隙壁 285 ’第一間隙壁285會對應位元線間隙壁，第二間隙壁 挪會在後續形成對應於第二儲存節點接觸窗塾的第四概 塾290的烟步驟中保護位元線，此第二_壁285 會包括與第二絕緣内層26〇以及一層後續會形成的第三絕 緣内層265有_選擇比的材料。舉例來說，第二間隙壁 285包括像是氮化矽的氮化物。 _ #第三絕緣内層265會形成在第二絕緣内層26〇上，以 覆蓋包括第二間隙壁285的位元線280，此第三絕緣内層 4 265 可以是 BPSG、PSG、TEOS、USG、SOG、HDP-CVD . 氧化物等。如上所述，第三絕緣内層265的材料可跟第二 絕緣内層260以及/或第一絕緣内層245相同或者第三絕 緣内層265可以包括與第二絕緣内層260以及/或第一絕緣 内層245不同的材料。較適當的是’此絕緣内層265是用 14367pif 22 1324828 HDP-CVD的氧化物形成，可以容易的填滿位元線280之 間的空隙而不會有孔隙形成於其中，且可以在低溫下形成。 第二絕緣内層265會被一道CMP製程、回钱刻製释、 或疋CMP與回钮刻的組合製程姓刻，直到暴露出位元線 280的上表面為止，藉以平坦化第三絕緣内層265。 在本發明的實施例中，爲了避免在相鄰的位元線280 之間的第三絕緣内層265中產生孔隙，會在包括位元線280 的第一絕緣内層260上形成一層額外的絕緣層，接著在額 外的絕緣層上形成第三絕緣内層.265，在此額外的絕緣層 的厚度約為50至200埃，此額外的絕緣層係用氮化物構成。 在平坦化的第三絕緣内層撕上形成一層第五光阻層 (未=示)以後，讓第五光阻層曝光麵糾在第三絕緣内 層265上形成一個第五光阻圖案(未顯示）。 以第五光阻圖案作為蝕刻罩幕部分 施與第二絕緣内層260,形成第三接觸窗二= 二絕緣内層265與第二絕緣内層26()，第三 會暴露出對應第-儲存節點接觸f墊的第—襯^ 二間隙壁285自動對準位在位7"線_側壁上的第 在本發明的一實施例中，一声 成在第三絕緣内層265上，以確曰佯接—^層會另外的形 製程容許度。 學微影製程的 在本發明的另一實施例中 ”中細成對應於第-健存節 14367pif 23 1324828 =接觸窗開π的第三接觸窗開σ 288以後，在包括結果結 、的半導體基底200上進行一道額外的清潔步驟，結果可 ^自第-襯墊250移除存在於第一概塾25〇上的一層原生 氧化層或是各種顆粒。 、在第二絕緣内層265上形成一層第四導電層（未顯示) 以填滿第二接觸窗開口 288以後，用一道CMP製程、回 餘刻製程、或是CMP與回細丨的組合製程侧钮刻第四 導電層，因此會形成填滿第三接觸窗開口 288的第四襯墊 290 ’此第四襯墊290會對應第二儲存節點接觸窗墊，此第 四襯墊290 —般會是有摻雜的多晶矽，每一個第四襯墊29〇 會將第一襯墊250電性連接到後續會形成在第四襯墊29〇 上的儲存電極360(見圖25與圖26)，因此儲存電極360會 透過第四襯墊290電性連接第一襯墊25〇。 圖7與圖8是形成一層第四絕緣内層3〇〇、一層蝕刻 阻擋層305、一層鑄造層310、以及一層第三罩幕層315 的剖面圖。 請參照圖7與圖8 ’在第三絕緣内層265與第四襯墊 290上形成第四絕緣内層3〇〇 ’此第四絕緣内層3〇〇可以是 BPSG、PSG、TEOS、USG、SOG、HDP-CVD 氧化物等， 此第四絕緣内層300會將位元線280與儲存電極360作電 性隔離’如圖26所示。如上所述，此第四絕緣内層300 的材料可跟第三絕緣内層265以及/或第二絕緣内層260相 同’另外此第四絕緣内層300也可以包括與第三絕緣内層 265以及/或第二絕緣内層260不同的材料。 24 14367pif 在第四絕緣内層300上形成蝕刻阻擋層305，此蝕刻 阻擋層305可以用與第四絕緣内層3〇〇以及鑄造層31〇有 敍刻選擇比的材料構成，舉例來說，此蝕刻阻擋層3〇5包 括像是氮化矽的氮化物。第四絕緣内層300會被一道CMP 製程、回蝕刻製程、或是CMP與回蝕刻的組合製程蝕刻， 在平坦化步驟之後，會在平坦化的第四絕緣層3〇〇上形成 蝕刻阻擋層305。 在蚀刻阻擋層305上形成鎊造層310，此錄造層310 係用以形成穩定物件34〇以及儲存電極36〇(見圖25與圖 26) ’此鑄造層31〇可以是HDp_CVD氧化物、電漿誘導 TEOS(PE-TEOS)、USG、BPSG、PSG 等，鑄造層 310 自 姓刻阻擔層305的上方表面起量測的厚度為至 50,000埃。根據本發明，鑄造層的厚度可以根據電容 器380(見圖30)的預期電容變化’也就是說因為電容器38〇 具有一個高度與鑄造層310厚度成比例，鑄造層31〇的厚 度可以作適當的調整藉以控制電容器38〇的電容。 在本發明中，因為穩定物件340會來改善電容器380 的結構穩定度，電容器380可以有很高的高度而不會崩 塌，換句話說，雖然本發明的電容器380具有报高的高寬 比，因為穩定物件會分別位於電容器38〇的上方區域，電 容器380不會往彼此力學上的坍塌，因此相對於習知的電 容器，每一個電容器380具有改良的電容，穩定物件34〇 將會在之後詳細的說明。 請參照圖7與圖8，第三罩幕層315會形成在鑄造層 14367pif 25 310上’此第三罩幕層315使用的材料會與鑄造層310有 蝕，選擇比，舉例來說，第三罩幕層315包括多晶矽或是 像疋氮化矽的氮化物，此第三罩幕層315的厚度自鑄造層 315的上表面量測起約100至6000埃，在此鑄造層31〇相 對於罩幕層315的厚度比例範圍約為8:1至。不管如 =。鑄造層310與第三罩幕層315的厚度比例可以隨著電 谷器380的電容變化。 J本發明的—實施例中，在利用—道⑽製程、回 ^、程 ' 或是CMP與回侧的組合製程平坦化鑄造層 以後，在平坦的鑄造層31〇上形成第三罩幕層315。 的半f 9與圖⑴會形成儲存罩幕圖案32G與第-開口 325 =驟之剖面@，而目η糊1G中的半導體元件之平面 請參照圖9至圖u，在第三罩幕層315 光阻層（未顯示）以後，將第六井 ^ ’二 315 B ^ 、 9 +光與顯影以在第三 參.315上开/成-層第六光阻圖案(未顯示）。 ，匕第六光阻圖案作為_軍幕圖案化第三罩幕層 5，藉以在缚造層31〇上形成德左μ 著用拋光與剥除步驟移除第六光阻圖即^草幕圖案320 ’接 在一實施例中，第六光咀圄安_^/、 的上方區域形成第一開口 利用在鎊造層310 要拋光與着轉。 5__辦_除而不需 此外，為了確保後續的光阻步 第三罩幕層315上形成-層第 ^谷許度’會在 U層，然後接著進行光 14367pif 26 學與微影製程以形成健存節點罩幕圖案320。 以儲存節點罩幕圖案320作為侧罩幕 ^上方區域上進行-道第，步驟，藉以m 的上方區域上形成第―開口 325，此第一钱刻步驟是非等 ^的’每-個第-開口 325具有一個第一寬度Wi與一個 第一深度？丨，此第一開口 325會位在第四襯〇盥 襯墊250之上。 如圖11所示，具有第一寬度1〗的第一開口 325會以 預疋的相等間距在第一方向與另一個分隔開，第一開口 325也會以一預定的相等間隔在第二方向與另一個分隔 ，，也就是說第一開口 325不會與另一個相接觸，且會沿 著平行位元線280的第一方向放置，第一開口 325也會在 與字το線233平行的第二方向中排列，在此第一方向會與 第二方向垂直。 曰α 圖12與圖13疋开>成第二開口 330的步驟之剖面圖， 而圖14是圖13中的半導體元件之平面圖。 5月參照第12至14圖，用儲存節點罩幕圖案320作為 蝕刻罩幕，用一道第二蝕刻步驟部分蝕刻包括第—開口 325的鑄造層310,以在鑄造層310的上方表面上形成^二 開口 330，第二蝕刻步驟對應一道等向蝕刻步驟，像是^ 蝕刻、乾蝕刻或是電漿蝕刻步驟。在進行第二蝕刻步驟= 後，第一開口 325會被姓刻以形成具有延伸尺寸的第一 口 330,也就是說因為第一開口 325的側壁與底部會 二姓刻步驟中被钱刻到，每一個第二開口 330會耳有—個 14367pif 27 1324828 比第一寬度Wi寬的第二寬度以及一個比第一深度p 深的第二深度P2，在此根據等向蝕刻步驟，第二開口 有具有預定曲率的圓形側壁。 如圖14所示，因為第二開口 33〇具有延伸第二寬戶 W2，第二開口 330會被沿著大致與位元線28〇平行的第二 方向以及與字元線平行的第二方向，用預定間隔與另一; 分隔開，無論如何，相鄰的第二開口 33〇會沿著相對於 一與第二方向的左對角線方向以及右對角線的方向彼此 分接觸，因此在鑄造層310的上方區域上形成的所有第^ 開口 330會彼此部分相接，就像之前描述的一樣。換句爷 說，所有第二開口 330會沿著相對於位元線28〇與字元 233方向的左對角與右對角方向重疊。 圖15與圖16為形成第一絕緣層圖案335的步驟之剖 面圖，而圖17為圖16中的半導體元件之平面圖。 。 請參照圖15至圖17,第三絕緣層（未顯示)會形成在第 二開口 330的底部與側壁上以及儲存節點罩幕圖案3扣 上，當用第二蝕刻製程形成第二開口 33〇時，儲存節點罩 幕圖案320的底部區域會部分暴露出來，第三絕 合 成在儲存節點罩幕圖案320被暴露出來的底部區域_；= 第三絕緣層可以用與鑄造層310與儲存電極36〇具有蝕刻 ，擇比的絕緣材料構成。舉例來說，第三絕緣層可以用^象 疋氮化矽的氮化物或是氮氧化矽的氮氧化物來構成。 利用一道CMP製程、回蝕刻製程、或是CMp與回蝕 刻的組合製程蝕刻第三絕緣層，直到暴露出儲存節點罩幕 H367pif 28 圖案320為止’因為第一絕緣層圖案335會分別形成在第 二開口的底部與側壁上，第一絕緣層圖案335也會形成在 儲存節點罩幕圖案32〇暴露的底部區域之下方，每一個第 一絕緣層圖案335在半導體基底200上大致上具有一個環 狀剖面(在平視圖中來看），在此因為第二開口 33〇具有圓 形侧壁，第一絕緣層圖案335的上方區域會比第一絕緣層 圖案335的下方區域還要寬。另外，因為第一絕緣層圖案 335會形成在儲存節點罩幕圖案暴露的底部區域之下 方，第一絕緣層圖案335的上方區域會向内彎曲，也就是 說，第一絕緣層圖案335具有一個碗狀結構包括水平彎曲 向上的。卩刀，因為第二開口 具有預定曲率的圓形側 壁，第一絕緣層圖案335會有預定曲率的圓形側壁。 如圖Π所示，因為在第二開口 33〇中的第一絕緣層圖 案335會沿著相對於第一與第二方向的左對角與右對角方 向彼此部分連接，相鄰的第一絕緣層圖案335也會用同樣 的^對角與右對角方向上彼此部分連接。換句話說，所有 的絕緣層圖案335會沿著相對於位元、線280與字元線 233的左對角與右對角方向彼此部分連接。 圖18與圖19為形成第四接觸窗開口如財驟之别 面圖^而圖20為圖19中的半導體元件之平面圖。 參照圖18至圖2G，繼續使用儲存節點罩幕圖案320 ^為^刻罩幕，部分姓刻第一絕緣層圖案335以及鑄造層 二:？露出靖且擋層3〇5為止，在此第-絕緣廣圖 案335的底缠域會被細，以形成第二絕緣層圖案挪， 14367pif 29 1324828 因此對應於第二儲存節點接觸窗開σ的第四接 345會穿過鎿造層310職，同時第二絕緣層圖案338合 刀別形成在第四接觸窗開口 345的上方側壁上。 蝕刻阻擋層305與第四絕緣内層3〇〇會被部分蝕刻， 以分別兀成暴露出第四襯墊290的第四接觸窗開口 345， 每一個第四接觸窗開口 345具有第一直徑。 ， 在一實施例中，鑄造層310、蝕刻阻擋層3〇5與第四 絕緣内層300會依序被蝕刻，以形成第四接觸窗開口 3乜 暴露出第四襯墊290，或者也可以部分蝕刻鑄造層31〇與 第四絕緣内層300，藉以在沒有形成钱刻阻擋層3〇5下形 成第四接觸窗開口 345。 第一絕緣層圖案335的底部區域會被蝕刻以形成具有 開口底部區域的第二絕緣層圖案338，此第二絕緣層圖案 338會位在具有第一直徑D!的第四接觸窗開口 345的上方 側壁上。在進行形成第四接觸窗開口 345的蝕刻製裎以 後，第二絕緣層圖案338會有環狀的剖面以及具有開口底 部區域的碗狀結構，第二絕緣層圖案338也具有與第—絕 緣層圖案335大致相同的圓形侧壁。因為第二絕緣層圖案 338的上方區域會水平的往第四接觸窗開口 345彎曲，第 二絕緣層圖案338會全面具有一個碗狀結構，有開口底部 區域以及水平往上彎曲的區域。 圖21與圖22是形成第五接觸窗開口 35〇的步驟之剖 面圖。 請參照圖21與圖22，在包括缚造層31〇的半導體基 14367pif 30 底2〇〇上進行一道清潔製程，在進行清 鑄造層310會在清潔製程翁輕 刻 直 徑!^的第四接觸窗開 ·具有第一直 直徑㈣五接觸窗開σ35ΓΓ= 此清潔製程的一種清潔溶液來進行’ 窗門，第五接觸窗開口 350的面積比第四接觸 ’也就是說第五接觸窗開: 半導體元件中，用來形成電=的儲f容量的 約為1。。至2。_ 開口-般的直徑 笫一古* 令知明宁^口者平行位元線280的 鄰的第五接觸窗線3的第二方向之相 此外：之間的間隔約為13〇至17〇⑽， 鄰第五接觸;與Ϊ二方向沿著左對角與右對角方向的相 18 == 之間的間隔約為60至__如圖 合被、、主不’具有第一直徑&的第四接觸窗開口 345 = 具有第二直徑D2的第五接觸 四接觸窗:„_窗開口 350會有延伸面積比第 成在第五』:二=〇二:%。因為電容器38〇是形 獨®開口 350的基準上，電容5| a合古 個延伸面積比習知的電容器寬約5。到二：二 14367pif 31 潔製程可以讓電容器380有大幅改善的電容。 當第五接觸窗開口 350穿過鑄造層310形成時，因為 第二絕緣層圖案338可能不會被清潔製程蝕刻掉，第二絕 緣層圖案338的下方區域可能會部分或全部暴露在第五接 觸窗開口 350中，第二絕緣層圖案338暴露的下方區域會 被之後會形成在第二絕緣層圖案338暴露的下方區域上二 儲存電極360給支樓住。 圖23與圖24 _成第五導電層355❾步驟之結構剖 面圖。 請參照圖23與圖24，第五導電層355會形成在暴露 出來的第四襯塾290上、延伸的第五接觸窗開口⑽的側 ^、第二絕緣層圖案338咖側上、以及儲存節點罩幕 f/案320上’第五導電層355可以用像是摻雜的多晶石夕、 楚鼠化鈦、銅等導電材料形成，第五導電層355會貼附在 Ϊ層圖案338的内侧，並形成在第二絕緣層圖案338 第下方區域之下，因此第二絕緣層圖案338會被 第五導電層355穩定的支撐住。 為形成儲存電極360與穩定物件340的 γυ湖’而圖27為圖26之半導體元件之平面 ，參照圖^至圖27，利用一道CMp 露出鑄造層310為止’結果會在第五接觸窗開口 35= 14367pif 32 1324828 存電極360與穩定物件，穩定物件340會分 =包覆大致為圓柱狀的儲存電極的上輕域，穩定物 I!4。具有環狀剖面(在平視圖中來看），就像第二ί缘層 圖案338 -樣’穩定物件34〇也會有—個預 ^ 3域，物件Μ""具有環狀結構包覆儲存電極360的上 ，的下方區域還要寬的直徑，也就是穩二= 口細域，因為每-個穩定物件·包 二與右對角方向插入的穩定物件 而彼此支撐’換句話說’所有的 元線280與字元線233的左盘 者位 340而彼此續。 -右對肖方向插人的穩定物件 干圖二？域，，A”之放大剖面圖，而圖29是顯 社參^ Γ與穩定物件的透視圖。 明务时圖25、28盘圓，·^这丄 壁到穩定物件細的底部區域上定物件340的側 因為穩定物件340會部分嵌入到儲^^子電^ 36卜因此 件340會牢牢的固定 中，穩定物 上的型態上，儲存電極360會部=入^=，在力學 此會牢_#穩找件340的底部 ==件2:因 ::區:定物件340的上方區域會包覆住儲存電極3:的 穩定物件姻會被沿著第—與第二方向的左與右對角 14367pif 33 方向與另-個連接，所以軸儲存電極36 高^比(以改善電容器380的電容），儲存電極360不會在 後續包括職儲存電極36〇的侧步驟之半導 驟 中崩塌。 另外，儲存電極360會形成在延伸的第五接觸窗開口 350中，所以儲存電極36〇具有放大的區域以進一步的改 善電容器380的電容量。此外’因為穩定物件340具有碗 狀結構包括下方區域以及比下方區域寬的上方區域，儲存 】極36〇的上方區域會大致與穩定物件34()具有同樣的結 構’因此根據穩定物件34〇 ’儲存電極36〇會具有延伸的 上方區域，也就是說儲存電極360的面積首先會依昭第五 接觸窗開π 350的形成而延伸，織會隨著穩定物件34〇 的形成再次延伸’結果#在半導體記憶胞中形 380時，總增加的面積會讓包括儲存電極3 f 有大幅改善的電容。 M4 380 圖30與圖31為形成電容器遍的步驟之結構剖面圖。 請參照第30與圖，在用乾或濕钱刻步驟移除禱造 ;Z之Ϊ，當穩定物件34G被岐到儲存電極360時會 ，序在儲存電極360上形成介電層365與平板電極， 藉以在半導體基底200上形成電容器38〇。 在電容II 38G上形成-層第五絕緣内 電容器遍自後續軸於其上社方不以將 β日子深（未顯不）隔離 開’ S上方導線形成在第五絕緣内層上時， 容器380的半導體元件。 ，疋成匕括電 14367pif 34 屬，、存電極360是用換雜的多晶石夕或是金 U +電極360的電容器380可以使用矽'絕緣 t石夕(SIS)結構、金屬-絕緣^ 2 層·矽(MIS)結構等。 施例中’穩定物件34G係用摻有第一 的夕曰Si構成’此時儲存電極36G是用掺有第二掺質 所夕二Μ ’舉例來說’第—摻質包括雜)或钟(As)， 戶 ==件340包括摻雜有p型摻質的多晶石夕，另外第 ===⑻，(Ga)，所以儲存電極包括換有N _夕BB石夕mAL溶液作為侧溶液用濕餘刻製 程移ί鏵造層训時，包括P型多晶㈣穩定物件34(4 =氮化物以氧化物對LAL溶液有更有效的抵抗力，因 =在移除铸造層310的濕㈣步驟中，穩定物件34〇可以 有效的保護儲存電極36〇 ;當穩定物件·主要包括氮化 物或氮氧化物時’因為氮化物或氮氧化物對LAL溶液沒有 抵抗力’氮化物層或氮氧化物層會在移除鑄造層則的濕 蝕心驟中被移除’所以儲存電極36〇 #法被穩定物件細 保護。但是當穩定物件340包括摻有第一掺質的多晶石夕 時’穩定物件340不會被移輯造層31〇龍钱刻步驟中 使，的LAL溶液給⑽掉，因為p型多晶稍隱溶液 有高的抵抗力（絕佳的忍耐力），所以當此蝕刻將被進行時 儲存電極360會有效的被p型多晶矽的穩定物件34〇給保 護。 ¥包括P型的多晶石夕的穩定物件340與包括n型多晶 14367pif 35 矽的儲存電極時，在 產生-個P-N接合，與儲存電極360之間會 定物件，因此因^^:無法自儲存電極360流到穩 穩定物件340包括存曰電f勘包括N型多晶石夕，而 電極36〇與另—個儲^广，敎物件 t將一儲存 圖” /国 存電極給電性隔離開。 電容器的半靜係根據本發明—實施_ 一種包括 例中，第五接^ 造方法的結構麻®。在本實施 的開口 350會穿過鑄造層_成，使用 34盥36、圖ί圖至圖22的上述方法大致相同。第32、 件之剖面^者平行位元線280的第—方向的半導體元 的’而圖33、35與圖37為沿著平行字元線233 的第—方向的半導體元件之剖面圖。 ，32與第33圖為形成第五導電層355的步驟之結構 刮面圖。 月 > .、、、圖34與圖35，利用一道CMP製程、回钱刻製 與回钮刻的組合製程，_第五導電層;5製5 二储存即點罩幕圖案32G，直到暴露出禱造層31G為止， 錯以同時分別形成儲存電極395與包覆儲存電極395的上 方區域的穩定物件，在此每―個穩定物件 390會有一 個大致與第二絕緣層@案338結構㈣，也就是說，穩定 物件390具有續狀剖面結構或是包括開口底部區域的碗狀 結構’物件390的上方區域會水平的往第五接觸窗開 口 350脊曲’另外穩定物件39〇的上方區域會比下方區域 寬，穩定物件390的側壁會被一個預定曲度環繞，與圖12 14367pif 36 以及圖13中所示的第二開口 330大致相同。
根據本實施例，因為穩定物件390與儲存電極395彼 此會互相嵌入，穩定物件390會更穩固的黏附到儲存電極 395上，其力學上的内作用會在一個比穩定物件34〇與儲 存電極360的例子還高的等級。換句話說，穩定物件39〇 的上方區域會部分嵌入儲存電極395的上方區域，而儲存 電極395的上方區域會部分嵌入穩定物件39〇的側壁，結 果穩疋物件390的底部區域會被儲存電極395支揮，因此 穩疋物件390會非常穩固的固定到储存電極395的上方巴 域。 M 圖36與圖37為形成電容器41〇的步驟之結構剖面圖。 請參照圖36與圖37 ’在用—道乾或祕刻步驟移除 鑄造層310以後，依序在儲存電極395上形成介電層4〇〇 與爭板電極405,此時穩定物件39〇會固定到儲存電二395 上，所以電容器410會形成在半導體基底2〇〇之上。 在電容II樣上形成—層第五絕緣内層（未顯示广以 將電，器與後續形成在其上的上方導線(未顯 開’當上方導線形成在第五絕緣内層上時 容器410半導體元件。 錢 圖38至圖45繪示為根據本發明另一實施例的一種包 括電谷=的+導體讀之製造方法之結構剖 二成在鱗造層310的上方區域上， f®13的上述方法大致相同。第 38，，、®為沿著平行位元線的第一方向之半 14367ptf 37 1324828 導體元件之剖面圖；而第39, 41，43與45圖為沿 元線233的第二方向之半導體元件之剖面圖。 圖38與圖39為形成第一保護層圖案420與第 層圖案425的步驟之結構剖面圖。 凊參照圖38與圖39，依序在儲存節點罩幕32〇上以 ，具有延伸深度與寬度料二開σ 壁與底部上依 序形成-層賴層與-層帛四絕緣層，健層可以 LAL溶液具有高抵抗力的材料構成，舉·說保護 ^象是氧化组的金屬氧化物，保護層會被_化以形成保 §物件44〇(見圖42與圖句，第四絕緣層可以用像是氮化 石夕的氮化物構成’而會被圖案化以形成穩定 42 與圖 43)。 、口 利用一道CMP製程、回侧製程、或是CMp盥回姓 層與第四絕緣層，直到暴露出儲 =點罩幕圖案320為止，藉以依序在第二開口 33〇的側 二。底部上形成第-保護層圖案42〇與第一絕緣層圖案 一5’根據第二開σ 330的結構’第一保護層圖案42〇盘第 :絕緣層圖案425會有環狀剖面或具有預定曲率的圓形侧 土之k狀結構。另外，第—保護層_ 圖案奶會部分形成在儲存節點罩幕圖案32〇之下巴戶^ 第一保護層圖案420與第一絕緣層圖案425的上方區域合 在相對於基底200的水平方向向㈣曲。在本實施例中: 因為金屬氧化物的保護物件_會包覆氮化 秘’當鑄造層3㈣LAL溶液移除時，穩定物件445不牛 14367pif 38 1324828 會破相害。在此，透過插入穩定物件445，電容器48〇(見 圖44與圖45)會穩定的支撐另一個。 圖40與圖41為形成第五接觸窗開口 35〇與一層第五 導電層355的步驟之結構剖面圖。 凊參照圖40與圖41，依序使用儲存電極罩幕圖案32〇 作為银刻罩幕’在第二開口 33Q的底部上的第_保護層圖 案420與第一絕緣層圖案425會被部分蝕刻，藉以在第二 開口 330的側壁上形成第二絕緣層圖案435與第二保護層 圖案430。同時，鑄造層;31〇、餘刻阻擋層3〇5、與第四絕 緣内層300會被部分蝕刻直到暴露出第四襯墊29〇'以形成 暴露出第四襯墊290的第四接觸窗開σ(未顯示)為止，在 此第二絕緣層圖案435與第二保護層圖案43〇會位在具有 第一直徑的第四接觸窗開口的上方區域上，當形成第四接 觸窗開口時，第一保護層圖案420與第一絕緣層圖案425 會被部为餘刻，以分別形成第二保護層圖案與具有環 狀結構或包括底部開口區域的碗狀結構的之第二絕緣層圖 案435。如上所述，根據第二開口 33〇 ,第二保護層圖案 430與第二絕緣層圖案435會有預定曲率的圓形側壁，第 二保護層圖案430與第二絕緣層圖案435的上方區域會比 第二保護層圖案430與第二絕緣層圖案435的下方區域 寬，也就疋說第二保護層圖案430與第二絕緣層圖案435 分別具有延伸的上方區域，第二保護層圖案43〇與第二絕 緣層圖案435的上方區域會水平的往第五接觸窗開口彎 曲。 14367pif 39 包括第四接觸窗開口的半導體基底200會被上述的清 潔步驟清潔’ 以形成具有延伸的第二直徑之第五接觸窗 開口 350，在形成第五接觸窗開口 35〇穿過鑄造層31〇以 後，第二保護層圖案43〇與第二絕緣層圖案435的底部區 域會整個或部分被暴露在第五接觸窗開口 35〇中，這些第 -保護層圖案430與第二絕緣層圖案435縣露出來的底 佈區域會被儲存電極450給支撐住（見圖42與43圖），如 上所述。 第五導電層355會形成在第四襯墊290、第五接觸窗 巧口 350的側壁、第二絕緣層圖案435的侧壁、以及儲存 即點罩幕圖案320上，第五導電層355也會形成在第二保 護層圖案430與第二絕緣層圖案435暴露的底部區域之 下’此第五導電層比如是用像是摻雜的多晶石夕、欽/氮化 鈦、或銅等導電材料構成，第二保護層圖案43〇與第二絕 緣層圖案435會被黏附到第五導電層355上，且第二保護 層圖案430與第二絕緣層圖案435會被第五導電層'支 撐住，因此第二保護層圖案430與第二絕緣層圖案435合 穩固的固定到第五導電層355上。 '、 曰 圖42與圖43為形成保護物件44〇、穩定物件料5、與 儲存電極450的步驟之結構剖面圖。 、 請參照圖42與圖43，利用一道CMp製程、回蝕刻製 程、或是CMP與回蝕刻的組合製程，蝕刻儲存節點罩 圖案320與第五導電層355’直到暴露出鑄造層31〇為止’ 因此儲存電極450會形成在第五接觸窗開口 \35的側壁 14367pif 40 1324828 上’且會同時形成包覆儲存電極450的穩定物件445。另 外’保護物件440會同時形成以包覆穩定物件445，本實 施例的穩定物件445與保護物件440分別具有環狀結構或 包括底部開口區域的碗狀結構與圓形側壁。如上所述，氮 化物的穩定物件445會被金屬氧化物的保護物件44〇給包 覆’其對LAL溶液具有好的抵抗力，所以穩定物件445 可以有效的被保護，不會在接續移除鑄造層31〇的蝕刻步 驟中消耗到穩定物件445，因此包括穩定物件445與保護 物件440電容器480不會往彼此有力學上的崩塌。 2 44與圖45為形成電容器48〇的步驟之結構剖面圖。 請參照圖44與圖45，在使用LAL溶液作為蝕刻溶 液’用濕钱刻步驟移除鑄造層31〇 α後，當穩定物件445 f護物件440被岐在儲存電極上時’依序在儲存 5 450上形成介電層465與平板 伽會形成在半導體基底細之上。 所乂電办益 以脾^第五絕緣㈣（未顯示)會形成在電容11 480上， ϊ ㈣彡成於其上的上方導線(未顯示) 電容器的半導體元件。 啄内層時，“成包括 根據本穩絲件會包覆圓柱狀儲存電極的 ’所以單元記，Jt胞的儲存電極會被另 此包括儲存電極與穩定物件的電 牙，因 性，而在電容器具有很高的結構穩定 的崩塌’結果包括此電容器的半導體元 14367pif 靠度间Γ導·作触的產能也會增加。
抗力的LAL溶液具有高抵 溶液且;έ—覆穩疋物件的保護物件是用對LAL 物件ΐ以;==氧化物，儲存電極藉由插入穩定 以大俨難切個，而不會損傷敎物件，藉 大心的知電容_結構穩定度。 構，域定物件具有㈣的魏結構、或環狀結 蓉，此二=3:面積，所以電容器會初步改善電 Ρ1Γ7目士電極會形成在接觸窗開口的側壁上，接觸窗 清潔步驟擴大的面積，所以健存電極的面積會 盖$電^。 ’結果包括儲存電極的電容器可以具有大幅改 ,、、、:本發已以實施例揭露如上’然其並非用以限定 土明任何熟習此技藝者’在不脫離本發明之精神和範 内《可作些許之更動與潤飾’因此本發明之保護範圍 ^視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1繪示為習知的一種具有槓桿狀絕緣物件的半導體 元件之剖面圖。 圖2是圖1之半導體元件的平面圖。 ^ 3,5，乃9’ 12, 15, 18, 21，23, 25與圖30是根據本發明 實施例/α著與位元線平行的一條線繪示的半導體元件 之剖面圖。 圖 4, 6’ 8, 10, 13, 16, 19, 22, 24, 26 與圖 31 是根據本發 14367pif 42 1324828 明-實施例’沿著與字元線平行的1線料的半導體元 件之剖面圖。 圖11，14, 17, 20與圖27分別為實施例的圖1〇, 13, 16, 19與圖26的半導體元件之平面圖。 圖28為圖25中提到的’’A”的放大剖面圖。 圖29為圖27的半導體元件之透視圖。 圖32至® 37為根據本發明另1施_-種包括電 容器的半導體元件之製造方法的流程剖面圖。 。θ 38至圖45為根據本發明另一實施例的一種包括電 容器的半導體元件之製造方法的流程剖面圖。 【圖式標記說明】
40,200半導體基底 50j 55源極/汲極區 65位元線插塞 70位元線接觸窗插塞 105下電極 125 額外的絕緣層 21〇閘極氧化物圖案 220閘極罩幕 230 第一閘極間隙壁 240第二接觸窗區域 250 第一概塾 85,260第二絕緣内層 290第四襯墊 45,205隔離層 63 電容器插塞 75電容器接觸窗插塞 100 開口 115 上電極 130槓桿狀絕緣物件 215 閘極導電圖案 60, 225閘極結構 235第一接觸窗區域 80, 245第一絕緣内層 255第二襯塾 90,265第三絕緣内層 300第四絕緣内層
14367pif 43 1324828 95, 305 蝕刻阻擋層 350 第五接觸窗開口 110, 365, 400 介電層 380,410,480 電容器 248 第一接觸窗開口 315 第三罩幕層 270 位元線導電圖案 280 位元線 288 第三接觸窗開口 325 第一開口 Wl5W2開口寬度 335,425 第一絕緣層圖案 DlvD2 接觸窗開口直徑 420 第一保護圖案 440 保護物件 340,390,445 穩定物件 360,395 儲存電極 370, 405 平板電極 233 字元線 310 鑄造層 345 第四接觸窗開口 275 位元線罩幕圖案 285 第二間隙壁 320儲存節點罩幕圖案 330 第二開口 Ρΐ5Ρ2開口深度 338,435 第二絕緣層圖案 355第五導電層 430 第二保護圖案 14367pif 44

Claims (1)

  1. Ιίο.^ιυ. vy — 修正曰期:98年10月29日 爲第93123188號中文ί闲範圍無龜幻正替換頁 十、申請專利範圍： 1·一電容器，包括： 一儲存電極，包括摻雜第一摻質的多晶矽； 一介電層，形成於該儲存電極上； 一平板電極，形成於該介電層上；以及 二穩疋物件’固定在該儲存電極的上方區域上以在結 構上穩賴儲存電極，該敎物件包括摻雜第二推質的多 晶矽， 其中該穩定電極與該穩定物件會彼此互相支樓。 2·如申請專利範圍第i項所述之電容器，其中該穩定物 件與該相鄰的穩定物件會延著相對於該儲存電極與一相鄰 電極排列之—方向的—斜角方向彼此連接。 3·如申請專·圍第1項所述之電容器，其中該穩定物 件具有一^上方區域比該穩定物件之一下方區域寬。 請專利範圍第1項所述之電容器，其巾根據該穩 疋彳該儲存電極具有一上方區域比該儲存電極之一下 方區域寬。 5·:申：專利範圍第1項所述之電容器，其中該穩定物 件之-，部會部分埋人到贿存電極中，而該駭物件的 該下方區域會被該儲存電極支#住，且該穩定物件之該上 方區域會包覆該儲存電極。 /曰請專鄕圍第1項所述之電容器，其中該穩定物 件具有一環狀外型。 7.如申請專利範目第6項所述之電容器，其中該穩定物 14367pif 1324828 瓶年10¾孑修(更^替換^ 一— ---- I 物件的該上方區域會向内膏曲。 電容器’其中該穩定物 8.如申請專利範圍第1項所述之 件對一 LAL溶液有抗力。 ▲ 9·如申料利範㈣L項所述之電容器，進—步包括一 保護物件包覆該穩定物件，立巾 T，、T忑保遵物件包括對LAL溶 液有抵抗力之一材料。 10.—種電容器，包括：
    -圓柱狀儲存電極’包括摻雜第—摻質的多晶石夕； 一介電層，形成於該儲存電極上； 一平板電極，形成於該介電層上；以及 -壤狀結構’ gj定在該儲存電極之_上方區域，該環 狀結構包括摻雜第二掺質的多晶矽， 其中該館存電極與該環狀結構是彼此互相支撐。 11·如申明專利範圍第1〇項所述之電容器，其中該環狀 結構具有-延伸的上方區域比該環狀結構之—下方區域 寬’其中該環狀結構之該上方區域會向内彎曲。
    12·如申請專利範圍第11項所述之電容器，其中該環狀 結構會部分埋人_儲存電極巾，而該環狀結構的該下方 區域會被該儲存電極支撐住，其中該環狀結構之該上方區 域部分嵌入該儲存電極。 w 13.如申請專利範圍第11項所述之電容器，其中根據該 $狀結構’該儲存電極的該上方區域會比該儲存電極之一 下方區域寬。 14·如申請專利範圍第1〇項所述之電容器，進一步包括 14367pif 46 〜¥0-療9日修(¾正替顧I 一另外的環狀結構包覆該環狀結構。 15. 一種製造電容器之方法，包括： 形成一接觸窗區域於一半導體基底之一表面部分上； 形成一鑄造層於該基底上； —形成穩疋物件於該縳造層之一區域上，以在結構上 穩定一儲存電極； 形成一接觸窗開口穿過該鑄造層 ’ β暴露出該穩定物 件之一側壁與該接觸窗區域； 形成該儲存電極於該接觸窗區域與該穩定物件之該侧 壁上； · 形成一介電層於該儲存電極上；以及 形成一平板電極於該介電層上， 16. 如申請專利範圍第15項所述之製造電容器之方 法，在形成該接觸窗開口之前，進〆步包括： 形成一罩幕層於該鑄造層上； 透過钱刻該罩幕層形成一罩幕圖案於該鑄造層上；以 及 用該罩幕圖案部分蝕刻該鑄造層，以形成一第一開口 於該鑄造層之一上方區域，其中該第〆開口具有一第一寬 度與一第一深度。 17. 如申請專利範圍第μ項所述之製造電容器之方 法，進一步包括透過部分蝕刻該鑄造層以在該鑄造層之該 上方區域上形成一第二開口，其中該第二開口具有比該第 一寬度寬的一第二寬度，以及比該第一深度深的一第二深 14367pif 47 度。 、I8.如申請專利範圍第17項所述之製造電容器之方 法，其中形成該穩定物件更包括： 形成一絕緣層於該第二開口之〆側壁與一底部上以及 該單幕圖案上； 透過部分蝕刻該絕緣層，以在第>開口之該侧壁與該 雇鄯上形成一絕緣層圖案；以及 發除在該第二開口的該底部之该絕緣層圖案的一部 #，β形成該穩定物件。 • 19.如申請專利範圍第18項所述之製造電容器之方 法，其中形成該接觸窗開口會與移除该絕緣層之該部分同 進行。 2〇.如申請專利範圍第16項所述之製造電容器之方 法，進一步包括延伸該接觸窗開口，其中延伸該接觸窗開 口孫透過一清潔製程來進行。 21·如申請專利範圍第2〇項所述之製造電容器之方 法，其中形成該儲存電極包括： • 衫成一導電層於該穩定物件的該侧壁、該延伸的接觸 窗開口之^側壁、以及該罩幕圖案上；以及 務除該導電層之一部分與該罩幕圖案直到暴露出該穩 定物件為止。 ^ 申π專利範圍第20項所述之製造電容器之方 法，其中形成該穩定物件更包括： 形成摻雜第#質的一多晶石夕層於該第二開口之一侧 48 l4367Pif 餐蒼9日修(史)正替換頁 壁、-底部與該罩幕圖案上； 夕ϋ過部分姓刻捧雜第一推質的該多晶石夕詹’以形成一 夕晶#層圖案於該第二開口之該側壁與該底部上；以及 ϋ過移除該第二開口之該底部上的該多晶石夕層圖案之 1分’以形成該穩定物件。 23.如申睛專利範圍第22項所述之製造電容器之方 ’其中形成該儲存電極包括： 形成推雜第二摻質的一多晶矽層於該穩定物件之該側 壁該延伸的接觸窗開口之一側壁、以及該罩幕圖案上； 以及 移除摻有第二摻質之該多晶矽層之一部分與該罩幕圖 案，直到暴露出該穩定物件為止。 、、24.如申請專利範圍第2〇項所述之製造電容器之方 法，其中形成該穩定物件更包括： 接續在該第二開口之一側壁與一底部以及該罩幕圖案 上形成一金屬氧化層與一絕緣層； 透過部分钱刻該金屬氧化層與該絕緣層，以形成一金 屬氧化層圖案與一絕緣層圖案於該第二開口的該侧壁與該 底部上；以及 透過移除該金屬氧化層圖案與該絕緣層圖案在該第二 開口的該底部上的部分，以同時形成一保護物件與該穩定 物件。 25.如申請專利範圍第15項所述之製造電容器之方 法，進一步包括在形成該介電層之前使用一 LAL溶液移除 14367pif 49 該禱造層。 26. 一種半導體元件，包括： 分別形成在 閘極結構，形成於一 -第-接觸窗區域鱼上， 該基該些問極結構區域 -第該第一接觸窗區域接觸； -:::盘第二接觸窗區域鄉 一儲存電極，與誃第一^，觸， 雜第-摻質的多晶:夕:轉接觸，該儲存電極包括摻 上敎-結構 定電極與穩該:件物二^ ”電層’形成在該儲存電極與該穩定物件上；以及 平板電極，形成在該介電層上。 27·如申請專利範圍第％項所述之半導體元件， 穩^物件具有包括—延伸的上方區域的—環狀結構，或^ 括開口底部部分的一碗狀結構，且根據該穩定物件，該 儲存電極具有一圓柱狀結構包括一延伸的上方區域。μ 如申請專利範圍第27項所述之半導體元件，其令該 穩疋物件之一側壁會部分埋入到該儲存電極中，而該穩定 物件之一底部會被該儲存電極支撐住。 29. —種半導體元件，包括·· 字元線，形成於一半導體基底上； 14367pif 50 Γ- pli. ~ 一—〜一一」 底於兮此2觸t區域與第二接觸窗區域’分別形成在該基 該2予70線之間的區域上； =一襯墊’與該些第一接觸窗區域接觸，· ίΐί^Γ藝’與該些第二接觸窗區域接觸； 存電襯墊接觸’該圓_ 社槿卜狀結構包覆該些儲存電極之上方11域，以在 的。多曰in些錯存電極，該環狀結構包括摻雜第二摻質 儲存電極與該環狀結構是彼此互相支撐； 以及 平;4於該些儲存電極與該環狀結構上； 十板電極，形成在該齡電層上。 30: 一種形成半導體元件的方法，包括： 形成閘極結構於—半導體基底上； 底於=:二=第二接觸窗區域在該些基 形成第一襯墊與該些第一接觸 =第二襯塾與該些第二接觸窗區=; 形成位元線與該些第二襯墊接觸； 形成一铸造層於該基底上以覆蓋該些位 上；形成穩定物件於該鑄造層之該些第一襯塾所在的區域 穩定物件 的侧過該鎊造層以暴露出該些 該些第一 形成儲存電極於該些敎物件的該些側壁、 14367pif 51 1324828 33.¾¾ 9啡⑵王替換〜 襯墊、以及該些接觸窗開口的側壁上； 形成介電層於該些儲存電極與該些穩定物件上；以及 形成平板電極於該些介電層上。 31.如申請專利範圍第30項所述之半導體元件之方 法，在形成該些接觸窗開口之前，進一步包括： 形成一罩幕層於該鑄造層上； 利用蝕刻該罩幕層形成一罩幕圖案於該鑄造層上； 透過用該罩幕圖案部分蝕刻該鑄造層以形成第一開口 於該些鑄造層的上方區域，其中每一該些第一開口具有一 第一寬度與一第一深度；以及 透過部分蝕刻該鑄造層在該鑄造層的該些上方區域形 成第二開口，其中每一該些第二開口具有一第二寬度比該 第一寬度寬，有一第二深度比該第一深度深。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI581441B (zh) * 2015-09-08 2017-05-01 力晶科技股份有限公司 多層王冠型金屬-絕緣體-金屬電容器結構及其製作方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100506944B1 (ko) * 2003-11-03 2005-08-05 삼성전자주식회사 지지층 패턴들을 채택하는 복수개의 커패시터들 및 그제조방법
KR100546395B1 (ko) * 2003-11-17 2006-01-26 삼성전자주식회사 반도체소자의 커패시터 및 그 제조방법
KR100568733B1 (ko) * 2004-02-10 2006-04-07 삼성전자주식회사 개선된 구조적 안정성을 갖는 캐패시터와 그 제조 방법 및이를 포함하는 반도체 장치와 그 제조 방법
KR100538101B1 (ko) * 2004-07-07 2005-12-21 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR100655751B1 (ko) * 2004-10-01 2006-12-11 삼성전자주식회사 반도체 장치의 제조 방법
US7557015B2 (en) * 2005-03-18 2009-07-07 Micron Technology, Inc. Methods of forming pluralities of capacitors
JP2007013081A (ja) * 2005-06-30 2007-01-18 Hynix Semiconductor Inc 深いコンタクトホールを有する半導体素子の製造方法
US7358133B2 (en) * 2005-12-28 2008-04-15 Nanya Technology Corporation Semiconductor device and method for making the same
TWI297931B (en) * 2006-01-11 2008-06-11 Ind Tech Res Inst Cylindrical capacitor and method of manufacturing the same
US7709367B2 (en) * 2006-06-30 2010-05-04 Hynix Semiconductor Inc. Method for fabricating storage node contact in semiconductor device
KR100891647B1 (ko) * 2007-02-01 2009-04-02 삼성전자주식회사 반도체 장치 및 그 형성 방법
JP5529365B2 (ja) * 2007-02-01 2014-06-25 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及びその製造方法
KR100855571B1 (ko) * 2007-06-12 2008-09-03 삼성전자주식회사 반도체 소자 및 그 제조방법
KR100909772B1 (ko) * 2007-10-31 2009-07-29 주식회사 하이닉스반도체 반도체 소자의 커패시터 제조 방법
TW200933878A (en) * 2008-01-21 2009-08-01 Ind Tech Res Inst Memory capacitor and manufacturing method thereof
TWI357132B (en) * 2008-04-09 2012-01-21 Ind Tech Res Inst Stack capacitor structure and manufacturing method
KR100979243B1 (ko) 2008-04-29 2010-08-31 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR20100057203A (ko) * 2008-11-21 2010-05-31 삼성전자주식회사 반도체 장치의 배선 구조물 및 이의 형성방법
KR101589912B1 (ko) * 2009-03-20 2016-02-01 삼성전자주식회사 커패시터 및 이의 제조 방법
JP2011044488A (ja) * 2009-08-19 2011-03-03 Elpida Memory Inc 半導体装置およびその製造方法
CN102110638B (zh) * 2009-12-23 2013-03-06 中芯国际集成电路制造(上海)有限公司 解决半导体器件在制作过程中放电缺陷的方法及结构
KR20120056074A (ko) * 2010-11-24 2012-06-01 에스케이하이닉스 주식회사 스토리지노드의 높이를 증가시키는 커패시터 형성 방법
JP6006921B2 (ja) * 2011-07-22 2016-10-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置およびその製造方法
US8921977B2 (en) * 2011-12-21 2014-12-30 Nan Ya Technology Corporation Capacitor array and method of fabricating the same
KR20130074246A (ko) * 2011-12-26 2013-07-04 에스케이하이닉스 주식회사 반도체 장치의 캐패시터 제조방법
KR101873331B1 (ko) * 2012-03-02 2018-07-02 삼성전자주식회사 반도체 기억 소자 및 반도체 기억 소자의 형성 방법
US20150348963A1 (en) * 2014-05-30 2015-12-03 Inotera Memories, Inc. Cylinder-shaped storage node with single-layer supporting structure
US9431551B2 (en) * 2014-09-15 2016-08-30 Infineon Technologies Ag Circuit arrangement and method of forming a circuit arrangement
US9847249B2 (en) * 2014-11-05 2017-12-19 Sandisk Technologies Llc Buried etch stop layer for damascene bit line formation
US9779984B1 (en) * 2016-03-25 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming trenches with different depths
DE102016114724B4 (de) 2016-03-25 2021-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren zum Ausbilden von Gräben mit unterschiedlichen Tiefen und Vorrichtung
KR102396583B1 (ko) * 2017-11-09 2022-05-11 삼성전자주식회사 메모리 소자 및 이의 제조방법
KR102549967B1 (ko) * 2017-11-21 2023-06-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102667897B1 (ko) * 2018-01-03 2024-05-23 삼성전자주식회사 지지 패턴을 포함하는 반도체 장치
CN113707611B (zh) * 2020-05-22 2023-09-22 长鑫存储技术有限公司 存储器的形成方法及存储器
US11825645B2 (en) * 2020-06-04 2023-11-21 Etron Technology, Inc. Memory cell structure
CN113948513A (zh) * 2020-07-17 2022-01-18 长鑫存储技术有限公司 半导体器件及其制作方法
KR20220060086A (ko) 2020-11-03 2022-05-11 삼성전자주식회사 반도체 소자
US20230068802A1 (en) * 2021-08-24 2023-03-02 International Business Machines Corporation Hybrid high bandwidth memories
US12035641B2 (en) 2021-12-28 2024-07-09 International Business Machines Corporation Josephson junction device fabricated by direct write ion implantation
CN114628323B (zh) * 2022-05-05 2023-01-24 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
CN115802745B (zh) * 2022-11-21 2024-05-17 长鑫存储技术有限公司 半导体器件的制作方法、半导体器件以及dram
CN116454022B (zh) * 2023-06-16 2023-08-25 合肥新晶集成电路有限公司 半导体器件及其制备方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2930110B2 (ja) 1996-11-14 1999-08-03 日本電気株式会社 半導体記憶装置およびその製造方法
JP3749776B2 (ja) * 1997-02-28 2006-03-01 株式会社東芝 半導体装置
TW463288B (en) * 1997-05-20 2001-11-11 Nanya Technology Corp Manufacturing method for cup-like capacitor
JP3599548B2 (ja) * 1997-12-18 2004-12-08 株式会社日立製作所 半導体集積回路装置の製造方法
US6162670A (en) * 1998-11-20 2000-12-19 United Microelectronics Corp. Method of fabricating a data-storage capacitor for a dynamic random-access memory device
JP4180716B2 (ja) * 1998-12-28 2008-11-12 富士通株式会社 半導体装置の製造方法
US6303956B1 (en) * 1999-02-26 2001-10-16 Micron Technology, Inc. Conductive container structures having a dielectric cap
US6251770B1 (en) * 1999-06-30 2001-06-26 Lam Research Corp. Dual-damascene dielectric structures and methods for making the same
US6667502B1 (en) * 1999-08-31 2003-12-23 Micron Technology, Inc. Structurally-stabilized capacitors and method of making of same
US6395600B1 (en) * 1999-09-02 2002-05-28 Micron Technology, Inc. Method of forming a contact structure and a container capacitor structure
US6403442B1 (en) * 1999-09-02 2002-06-11 Micron Technology, Inc. Methods of forming capacitors and resultant capacitor structures
KR100308187B1 (ko) * 1999-11-05 2001-11-02 윤종용 디램 셀 제조방법 및 그에 의해 제조된 디램 셀
KR20010069118A (ko) 2000-01-12 2001-07-23 윤종용 내면에 반구형 실리콘 돌기를 가지는 실린더형 캐패시터형성 방법
JP3993972B2 (ja) * 2000-08-25 2007-10-17 富士通株式会社 半導体装置の製造方法と半導体装置
KR20020085223A (ko) 2001-05-07 2002-11-16 삼성전자 주식회사 반도체 메모리소자
JP5057616B2 (ja) * 2001-06-29 2012-10-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN1404127A (zh) * 2001-08-22 2003-03-19 矽统科技股份有限公司 具有电容器的双镶嵌构造及其制造方法
JP4060572B2 (ja) * 2001-11-06 2008-03-12 株式会社東芝 半導体記憶装置及びその製造方法
KR100449030B1 (ko) * 2002-01-24 2004-09-16 삼성전자주식회사 스택형 캐패시터 및 그의 제조방법
US6617222B1 (en) * 2002-02-27 2003-09-09 Micron Technology, Inc. Selective hemispherical silicon grain (HSG) conversion inhibitor for use during the manufacture of a semiconductor device
JP2005032982A (ja) * 2003-07-14 2005-02-03 Renesas Technology Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI581441B (zh) * 2015-09-08 2017-05-01 力晶科技股份有限公司 多層王冠型金屬-絕緣體-金屬電容器結構及其製作方法

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Publication number Publication date
US20050040448A1 (en) 2005-02-24
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TW200509403A (en) 2005-03-01

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