CN115802745B - 半导体器件的制作方法、半导体器件以及dram - Google Patents

Abstract

本申请提供了一种半导体器件的制作方法、半导体器件以及DRAM，该方法包括：提供基底并在基底上形成第一电极层，基底包括芯片区域以及非芯片区域，非芯片区域位于芯片区域的一侧，第一电极层覆盖芯片区域的部分表面以及非芯片区域的表面，仅覆盖非芯片区域的第一电极层为第一底部电极，仅覆盖芯片区域的第一电极层为多个间隔的电极部；在多个电极部远离基底的表面上形成电极柱，电极柱以及电极部构成第二底部电极；在预定表面上依次叠置介电结构以及第二电极层，其中，预定表面为第二底部电极的裸露表面以及第一底部电极的裸露表面，仅与第一底部电极接触的介电结构形成第一介电层。本申请解决电容测试器件无法准确反映电容器性能的问题。

Description

半导体器件的制作方法、半导体器件以及DRAM

技术领域

本申请涉及半导体技术领域，具体而言，涉及一种半导体器件的制作方法、半导体器件以及DRAM。

背景技术

在DRAM的研发阶段，为了对DRAM中的电容结构的各项特性进行研究和测试，在制备DRAM的过程中会形成电容测试器件，然而，现有的电容测试器件无法准确反映出对应的电容器件的性能，造成开发周期的延长。

在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。

发明内容

本申请的主要目的在于提供一种半导体器件的制作方法、半导体器件以及DRAM，以解决现有技术中电容测试器件无法准确反映出对应的电容器性能的问题。

根据本发明实施例的一个方面，提供了一种半导体器件的制作方法，包括：提供基底并在所述基底上形成第一电极层，所述基底包括芯片区域以及非芯片区域，所述非芯片区域位于所述芯片区域的一侧，所述第一电极层覆盖所述芯片区域的部分表面以及所述非芯片区域的表面，仅覆盖所述非芯片区域的所述第一电极层为第一底部电极，仅覆盖所述芯片区域的所述第一电极层为多个间隔的电极部；在多个所述电极部远离所述基底的表面上形成电极柱，所述电极柱以及所述电极部构成第二底部电极；在预定表面上依次叠置介电结构以及第二电极层，其中，所述预定表面为所述第二底部电极的裸露表面以及所述第一底部电极的裸露表面，仅与所述第一底部电极接触的所述介电结构形成第一介电层，仅与所述第二底部电极接触的所述介电结构形成第二介电层，仅覆盖所述第一介电层的所述第二电极层形成第一顶部电极，仅覆盖所述第二介电层的所述第二电极层形成第二顶部电极，所述第二顶部电极、所述第二介电层以及所述第二底部电极构成所述半导体器件的电容结构，所述第一顶部电极、所述第一介电层以及所述第一底部电极构成所述电容结构的测试结构。

可选地，在所述基底上形成第一电极层，包括：在所述基底的裸露表面上依次叠置第一预备电极层以及图形化的第一掩膜层；以所述第一掩膜层为掩膜，去除部分的所述第一预备电极层，使得其他区域的表面以及所述芯片区域的部分表面裸露，得到所述第一底部电极以及多个所述电极部，各所述电极部均不与所述第一底部电极接触，所述其他区域为所述基底的除所述芯片区域以及所述非芯片区域之外的其他区域；去除所述第一掩膜层，并在所述基底的裸露表面上形成第一介质层，所述第一介质层远离所述基底的表面与所述第一底部电极远离所述基底的表面齐平。

可选地，在所述基底的裸露表面上形成第一介质层，包括：在所述基底的裸露表面上、所述第一底部电极的裸露表面上以及各所述电极部的裸露表面上形成第一预备介质层；平坦化所述第一预备介质层，使得所述第一底部电极远离所述基底的表面以及各所述电极部远离所述基底的表面裸露，剩余的所述第一预备介质层形成所述第一介质层。

可选地，在多个所述电极部远离所述基底的表面上形成电极柱，包括：在所述基底的裸露表面上形成第二介质层，所述第二介质层使得各所述电极部远离所述基底的表面以及所述第一底部电极远离所述基底的表面裸露；在所述第二介质层、所述电极部以及所述第一底部电极的裸露表面上形成预备堆叠结构，所述预备堆叠结构包括沿远离所述基底方向交替叠置牺牲层以及第三介质层；形成贯穿所述预备堆叠结构至所述电极部的表面的多个所述电极柱；去除剩余的所述牺牲层，以使得各所述电极柱的部分侧壁裸露。

可选地，在所述基底的裸露表面上形成第二介质层，包括：在所述电极部的裸露表面上、所述第一底部电极的裸露表面以及所述基底的裸露表面上形成第二预备介质层；在所述第二预备介质层远离所述基底的表面上形成图形化的第二掩膜层；以所述第二掩膜层为掩膜，刻蚀去除部分所述第二预备介质层，使得各所述电极部远离所述基底的表面以及所述第一底部电极远离所述基底的表面裸露，剩余的所述第二预备介质层形成所述第二介质层；去除所述第二掩膜层。

可选地，形成贯穿所述预备堆叠结构至所述电极部的表面的多个所述电极柱，包括：去除部分的所述预备堆叠结构，形成位于所述预备堆叠结构中的多个电容孔，所述电容孔一一对应地暴露所述电极部；在各所述电容孔中填充导电材料，得到多个所述电极柱。

可选地，去除部分的所述预备堆叠结构，形成位于所述预备堆叠结构中的多个电容孔，包括：在所述预备堆叠结构远离所述基底的表面上形成图形化的第三掩膜层；以所述第三掩膜层为掩膜，刻蚀去除部分的所述预备堆叠结构，形成多个所述电容孔，剩余的所述预备堆叠结构形成堆叠结构，在各所述电容孔中填充导电材料，得到多个所述电极柱，包括：在各所述电容孔中以及所述堆叠结构远离所述基底的表面上覆盖所述导电材料；去除所述堆叠结构远离所述基底的表面上的所述导电材料，得到多个所述电极柱。

可选地，在预定表面上依次叠置介电结构以及第二电极层，包括：在所述第二底部电极的裸露表面上、所述第一底部电极的裸露表面上以及所述基底的裸露表面上形成预备介电结构；在所述预备介电结构的裸露表面上形成第二预备电极层；形成覆盖第一表面以及第二表面的第四掩膜层，所述第一表面为所述第二预备电极层的远离所述第一底部电极的表面，所述第二表面为所述第二预备电极层的远离所述第二底部电极的表面；以所述第四掩膜层为掩膜，依次刻蚀去除部分的所述第二预备电极层以及所述预备介电结构，以使得所述基底的表面裸露；去除所述第四掩膜层，剩余的所述第二预备电极层形成所述第二电极层，剩余的所述预备介电结构形成所述介电结构。

可选地，在所述第二底部电极以及所述第一底部电极远的裸露表面上依次叠置介电结构以及第二电极层之后，所述方法还包括：在所述第二电极层以及所述基底的裸露表面上形成第四介质层，所述第四介质层的远离所述基底的表面为平面；形成第一引出结构以及第二引出结构，所述第一引出结构伸入所述第四介质层且与所述第一底部电极接触，所述第二引出结构伸入所述第四介质层且与所述电极部接触。

可选地，形成第一引出结构以及第二引出结构，包括：在所述第四介质层的远离所述基底的表面上形成图形化的第五掩膜层；以所述第五掩膜层为掩膜，刻蚀去除部分的所述第四介质层，以形成伸入所述第四介质层的第一接触孔以及第二接触孔，所述第一接触孔使得所述第一底部电极的部分表面裸露，所述第二接触孔使得所述电极部的部分表面裸露；去除所述第五掩膜层；在所述第一接触孔以及所述第二接触孔中填充导电材料，填充后的所述第一接触孔形成所述第一引出结构，填充后的所述第二接触孔形成所述第二引出结构。

可选地，以所述第五掩膜层为掩膜，刻蚀去除部分的所述第四介质层，以形成伸入所述第四介质层的第一接触孔以及第二接触孔，包括：以所述第五掩膜层为掩膜，刻蚀去除部分的所述第四介质层，以形成所述第一接触孔、所述第二接触孔、第三接触孔以及第四接触孔，所述第三接触孔使得所述第一顶部电极的部分表面裸露，所述第四接触孔使得所述第二顶部电极的部分表面裸露，在所述第一接触孔以及所述第二接触孔中填充导电材料，包括：在所述第一接触孔、所述第二接触孔、所述第三接触孔以及所述第四接触孔中分别填充所述导电材料，填充后的所述第三接触孔形成第三引出结构，填充后的所述第四接触孔形成第四引出结构。

可选地，所述介电结构的材料包括高K介质材料。

可选地，所述非芯片区域为所述基底的切割道区域。

根据本发明实施例的另一方面，还提供了一种半导体器件，所述半导体器件为采用任一种所述的方法制作得到的。

根据本发明实施例的另一方面，还提供了一种DRAM，包括：所述的半导体器件。

在本发明实施例中，首先，提供包括芯片区域以及非芯片区域的基底，并在芯片区域上覆盖部分的第一电极层，形成多个间隔的电极部，同时在非芯片区域上覆盖第一电极层，形成第一底部电极；之后，在多个所述电极部远离基底的表面上形成电极柱，得到第二底部电极；最后，在所述第二底部电极的裸露表面上依次叠置介电结构以及第二电极层，得到叠置的第二介电层以及第二顶部电极，同时在所述第一底部电极的裸露表面上依次叠置介电结构以及第二电极层，得到叠置的第一介电层以及第一顶部电极，最终得到由所述第二顶部电极、所述第二介电层以及所述第二底部电极构成所述半导体器件的电容结构，以及由所述第一顶部电极、所述第一介电层以及所述第一底部电极构成所述电容结构的测试结构。相比现有技术中电容测试器件无法准确反映出对应的电容器性能的问题，本申请通过同时在基底上形成电容结构以及电容测试结构的底电极、介电层以及顶电极，避免了电容结构以及测试结构分别制作带来的制程误差，使得测试结构可以较为准确地反映出对应的电容结构的性能，从而保证研发结果的准确性。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了根据本申请的实施例的半导体器件的制作方法的流程示意图；

图2至图8分别示出了根据本申请的实施例的半导体器件的制作方法在各工艺步骤后得到的结构示意图；

图9和图10分别示出了根据本申请的实施例的半导体器件的结构示意图。

其中，上述附图包括以下附图标记：

10、基底；20、第一底部电极；30、电极部；40、第一介质层；50、第二介质层；60、牺牲层；70、第三介质层；80、电极柱；90、第二底部电极；100、第三掩膜层；101、第八掩膜层；102、介质部；103、第一介电层；104、第二介电层；105、第一顶部电极；106、第二顶部电极；107、第四介质层；108、第一引出结构；109、第二引出结构；110、第三引出结构；111、第四引出结构。

具体实施方式

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

应该理解的是，当元件(诸如层、膜、区域、或基底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。

正如背景技术中所说的，现有技术中的电容测试器件无法准确反映出对应的电容器性能，为了解决上述问题，本申请的一种典型的实施方式中，提供了一种半导体器件的制作方法、半导体器件以及DRAM。

根据本申请的实施例，提供了一种半导体器件的制作方法。

图1是根据本申请实施例的半导体器件的制作方法的流程图。如图1所示，该方法包括以下步骤：

步骤S101，提供如图2所示的基底10并在上述基底10上形成第一电极层，上述基底包括芯片区域以及非芯片区域，上述非芯片区域位于上述芯片区域的一侧，上述第一电极层覆盖上述芯片区域的部分表面以及上述非芯片区域的表面，如图3所示，仅覆盖上述非芯片区域的上述第一电极层为第一底部电极20，仅覆盖上述芯片区域的上述第一电极层为多个间隔的电极部30；

上述实施例中，通过在基底的芯片区域以及非芯片区域同时形成第一电极层，得到芯片区域的电极部以及非芯片区域的第一底部电极，其中，该电极部后续作为电容结构的底部电极，因此，上述制作过程实现了在芯片区域以及非芯片区域同时形成电容底部电极的效果，避免了将芯片区域的电容结构以及非芯片区域的电容测试结构分开制程，造成相互独立的电容测试结构和DRAM中的电容结构在相同的制程条件下出现截然不同的测试结果的问题，将电容结构和电容测试结构同时制作可以排除分别制程对电容结构以及电容测试结构造成制程差异，可以使得电容测试结构较为准确地反映出对应的电容结构的性能。

为了进一步地避免电容结构以及测试结构分别制作带来的制程误差影响测试结果的准确性，根据本申请的一种实施例，在上述基底上形成第一电极层，包括：在上述基底的裸露表面上依次叠置第一预备电极层以及图形化的第一掩膜层；以上述第一掩膜层为掩膜，去除部分的上述第一预备电极层，使得其他区域的表面以及上述芯片区域的部分表面裸露，得到上述第一底部电极以及多个上述电极部，各上述电极部均不与上述第一底部电极接触，上述其他区域为上述基底的除上述芯片区域以及上述非芯片区域之外的其他区域；去除上述第一掩膜层，并在上述基底的裸露表面上形成第一介质层，上述第一介质层远离上述基底的表面与上述第一底部电极远离上述基底的表面齐平。上述实施例同时形成电容结构以及测试结构的底电极，进一步地实现测试结构与电容结构的直接电性表征，进一步避免独立制程产生的误差。

当然，在上述基底上形成第一电极层的方法并不限于上述的方法，在一种实施例中，在上述基底上形成第一电极层，包括：在上述基底的裸露表面上依次叠置第一预备电极层以及图形化的第六掩膜层；以上述第六掩膜层为掩膜，去除部分的上述第一预备电极层，仅使得其他区域的表面裸露，得到第一底部电极以及第二预备底部电极，上述其他区域为上述基底的除上述芯片区域以及上述非芯片区域之外的其他区域；去除上述第六掩膜层并在上述第二预备底部电极远离上述衬底的表面上形成图形化的第七掩膜层；以上述第七掩膜层为掩膜，去除部分的上述第二预备底部电极，得到多个间隔的电极部；去除上述第七掩膜层并在上述基底的裸露表面上形成第一介质层，上述第一介质层远离上述基底的表面与上述第一底部电极远离上述基底的表面齐平。

又一种实施例中，在上述基底的裸露表面上形成第一介质层，包括：如图4所示，在上述基底10的裸露表面上、上述第一底部电极20的裸露表面上以及各上述电极部30的裸露表面上形成第一预备介质层；平坦化上述第一预备介质层，使得上述第一底部电极20远离上述基底10的表面以及各上述电极部30远离上述基底10的表面裸露，剩余的上述第一预备介质层形成上述第一介质层40。这样保证了形成第一介质层的过程较为容易实现。

具体地，上述平坦化的步骤可以通过化学机械抛光实现。在上述基底10的裸露表面上、上述第一底部电极20的裸露表面上以及各上述电极部30的裸露表面上形成第一预备介质层，包括：在上述第一介质层40的裸露表面上、上述第一底部电极20的裸露表面上以及各上述电极部30的裸露表面上形成第一预备介质层。

步骤S102，如图8所示，在多个上述电极部30远离上述基底10的表面上形成电极柱80，上述电极柱80以及上述电极部30构成第二底部电极90；

由于DRAM的电容结构为多层结构，通过在电极部上形成电极柱，方便后续在基底厚度方向上制作多层堆叠电容结构。

具体地，在多个上述电极部远离上述基底的表面上形成电极柱，包括：如图5所示，在上述基底10的裸露表面上形成第二介质层50，上述第二介质层50使得各上述电极部30远离上述基底10的表面以及上述第一底部电极20远离上述基底10的表面裸露；如图6所示，在上述第二介质层50、上述电极部30以及上述第一底部电极20的裸露表面上形成预备堆叠结构，上述预备堆叠结构包括沿远离上述基底方向交替叠置牺牲层60以及第三介质层70；如图8所示，形成贯穿上述预备堆叠结构至上述电极部30的表面的多个上述电极柱80；去除剩余的上述牺牲层，以使得各上述电极柱的部分侧壁裸露。通过在上述第二介质层、上述电极部以及上述第一底部电极的裸露表面上形成交替叠置牺牲层以及第三介质层，再形成贯穿交替叠置牺牲层以及第三介质层至电极部表面上的电极柱，第三介质层可以起到支撑作用，电极柱结构的形状较为容易控制，避免出现电极柱倾斜、倒塌等问题。

在实际的应用过程中，上述牺牲层的厚度大于上述第三介质层的厚度。

本领域技术人员可以选择任意合适的材料来作为上述第一介质层以及第二介质层，本申请的实施例中，上述第一介质层的材料以及上述第二介质层的材料分别包括氮化物，上述牺牲层的材料包括氧化硅，更为具体的一种实施例中，上述第一介质层的材料以及上述第二介质层的材料分别为SiN，上述牺牲层的材料为氧化硅。

为了进一步地保证较为容易地得到多个上述电极柱，本申请实施例中，形成贯穿上述预备堆叠结构至上述电极部的表面的多个上述电极柱，包括：去除部分的上述预备堆叠结构，形成位于上述预备堆叠结构中的多个电容孔，上述电容孔一一对应地暴露上述电极部；在各上述电容孔中填充导电材料，得到如图8所示的多个上述电极柱80。

另外，去除部分的上述预备堆叠结构，形成位于上述预备堆叠结构中的多个电容孔，包括：如图6所示，在上述预备堆叠结构远离上述基底10的表面上形成图形化的第三掩膜层100；以上述第三掩膜层为掩膜，刻蚀去除部分的上述预备堆叠结构，形成多个上述电容孔，剩余的上述预备堆叠结构形成堆叠结构，在各上述电容孔中填充导电材料，得到多个上述电极柱，包括：在各上述电容孔中以及上述堆叠结构远离上述基底的表面上覆盖上述导电材料；去除上述堆叠结构远离上述基底的表面上的上述导电材料，得到多个上述电极柱。

本申请中，在形成多个上述电容孔，剩余的第三介质层形成介质部102，剩余的牺牲层形成牺牲部，上述介质部以及上述牺牲部构成上述堆叠结构，在形成多个上述电容孔，剩余的上述预备堆叠结构形成堆叠结构之后，上述方法还包括：去除各个上述牺牲部，且保留上述芯片上方的各个介质部102，得到如图8所示的结构。

以上述第三掩膜层为掩膜，刻蚀去除部分的上述预备堆叠结构，形成多个上述电容孔，包括：如图6以及图7所示，以上述第三掩膜层为掩膜，刻蚀去除预备堆叠结构中离上述基底最远的上述第三介质层的部分，以将上述第三掩膜层的图案转移到该第三介质层上，剩余的上述第三介质层形成第八掩膜层101；去除上述第三掩膜层，并以上述第八掩膜层为掩膜，刻蚀去除部分剩余的上述预备堆叠结构，形成多个上述电容孔。

具体地，在上述基底的裸露表面上形成第二介质层，包括：在上述电极部的裸露表面上、上述第一底部电极的裸露表面以及上述基底的裸露表面上形成第二预备介质层；在上述第二预备介质层远离上述基底的表面上形成图形化的第二掩膜层；以上述第二掩膜层为掩膜，刻蚀去除部分上述第二预备介质层，使得各上述电极部远离上述基底的表面以及上述第一底部电极远离上述基底的表面裸露，剩余的上述第二预备介质层形成上述第二介质层；去除上述第二掩膜层。

步骤S103，在预定表面上依次叠置介电结构以及第二电极层，其中，上述预定表面为上述第二底部电极的裸露表面以及上述第一底部电极的裸露表面，如图9所示，仅与上述第一底部电极20接触的上述介电结构形成第一介电层103，仅与上述第二底部电极90接触的上述介电结构形成第二介电层104，仅覆盖上述第一介电层103的上述第二电极层形成第一顶部电极105，仅覆盖上述第二介电层104的上述第二电极层形成第二顶部电极106，上述第二顶部电极、上述第二介电层以及上述第二底部电极构成上述半导体器件的电容结构，上述第一顶部电极、上述第一介电层以及上述第一底部电极构成上述电容结构的测试结构。

上述实施例中，通过在芯片区域以及非芯片区域同时叠置介电结构以及第二电极层，实现了在芯片区域以及非芯片区域同时形成电容介电层以及顶部电极的效果，可以排除因为分别制程对电容结构以及电容测试结构造成的制程差异，可以使得电容测试结构较为准确地反映出对应的电容结构的性能。

具体地，上述测试结构为平板电容，本申请上述上述制作方法可以在较低制作成本的基础上，实现平板电容和DRAM电容的直接进行电性表征，避免独立制程中产生的误差使得电容测试器件无法准确反映出电容器的性能。

为了进一步地实现测试结构与电容结构的直接电性关联，进一步避免独立制程产生的误差，本申请的实施例中，在预定表面上依次叠置介电结构以及第二电极层，包括：在上述第二底部电极的裸露表面上、上述第一底部电极的裸露表面上以及上述基底的裸露表面上形成预备介电结构；在上述预备介电结构的裸露表面上形成第二预备电极层；形成覆盖第一表面以及第二表面的第四掩膜层，上述第一表面为上述第二预备电极层的远离上述第一底部电极的表面，上述第二表面为上述第二预备电极层的远离上述第二底部电极的表面；以上述第四掩膜层为掩膜，依次刻蚀去除部分的上述第二预备电极层以及上述预备介电结构，以使得上述基底的表面裸露；去除上述第四掩膜层，剩余的上述第二预备电极层形成上述第二电极层，剩余的上述预备介电结构形成上述介电结构。

根据本申请的另一种具体的实施例，在上述第二底部电极以及上述第一底部电极远的裸露表面上依次叠置介电结构以及第二电极层之后，上述方法还包括：如图9所示，在上述第二电极层以及上述基底的裸露表面上形成第四介质层107，上述第四介质层107的远离上述基底10的表面为平面；如图10所示，形成第一引出结构108以及第二引出结构109，上述第一引出结构108伸入上述第四介质层107且与上述第一底部电极20接触，上述第二引出结构109伸入上述第四介质层107且与上述电极部30接触。通过分别形成电容结构以及测试结构的引出结构，方便了电容结构与其他结构的电性连接，同时方便了对电容结构以及测试结构的电性测试。

本领域技术人员可以采用任意合适的方法来制作得到上述第一引出结构以及上述第二引出结构，本申请的实施例中，形成第一引出结构以及第二引出结构，包括：在上述第四介质层的远离上述基底的表面上形成图形化的第五掩膜层；以上述第五掩膜层为掩膜，刻蚀去除部分的上述第四介质层，以形成伸入上述第四介质层的第一接触孔以及第二接触孔，上述第一接触孔使得上述第一底部电极的部分表面裸露，上述第二接触孔使得上述电极部的部分表面裸露；去除上述第五掩膜层；在上述第一接触孔以及上述第二接触孔中填充导电材料，填充后的上述第一接触孔形成上述第一引出结构，填充后的上述第二接触孔形成上述第二引出结构。

为了进一步地实现测试结构域电容结构的直接电性关联，根据又一种实施例，以上述第五掩膜层为掩膜，刻蚀去除部分的上述第四介质层，以形成伸入上述第四介质层的第一接触孔以及第二接触孔，包括：以上述第五掩膜层为掩膜，刻蚀去除部分的上述第四介质层，以形成上述第一接触孔、上述第二接触孔、第三接触孔以及第四接触孔，上述第三接触孔使得上述第一顶部电极的部分表面裸露，上述第四接触孔使得上述第二顶部电极的部分表面裸露，在上述第一接触孔以及上述第二接触孔中填充导电材料，包括：在上述第一接触孔、上述第二接触孔、上述第三接触孔以及上述第四接触孔中分别填充上述导电材料，填充后的第三接触孔形成第三引出结构110，填充后的第四接触孔形成第四引出结构111，得到如图10所示的结构。

另外，在形成上述第一引出结构、上述第二引出结构、上述第三引出结构以及上述第四引出结构之后，上述方法还包括：在上述第一引出结构的远离上述第四介质层的表面上形成第一金属部(图中未示出，下同)，在上述第二引出结构的远离上述第四介质层的表面上形成第二金属部，在上述第三引出结构的远离上述第四介质层的表面上形成第三金属部，在上述第四引出结构的远离上述第四介质层的表面上形成第四金属部，其中，上述第一金属部、上述第二金属部、上述第三金属部以及上述第四金属部中的任意两个不接触。

本申请实施例中，上述介电结构的材料包括高K介质材料。上述测试结构可以是用来验证高K介质材料在DRAM电容结构中的具体性能参数。在一些实施例中，上述非芯片区域为上述基底的切割道区域。当然，上述非芯片区域并不限于上述的切割道区域，本领域技术人员可以灵活选择上述非芯片区域的位置，保证非芯片区域不占用DRAM正常器件区域即可。具体的一种实施例中，上述介电结构的材料为高K介质材料。

上述的半导体器件的制作方法中，首先，提供包括芯片区域以及非芯片区域的基底，并在芯片区域上覆盖部分的第一电极层，形成多个间隔的电极部，同时在非芯片区域上覆盖第一电极层，形成第一底部电极；之后，在多个上述电极部远离基底的表面上形成电极柱，得到第二底部电极；最后，在上述第二底部电极的裸露表面上依次叠置介电结构以及第二电极层，得到叠置的第二介电层以及第二顶部电极，同时在上述第一底部电极的裸露表面上依次叠置介电结构以及第二电极层，得到叠置的第一介电层以及第一顶部电极，最终得到由上述第二顶部电极、上述第二介电层以及上述第二底部电极构成上述半导体器件的电容结构，以及由上述第一顶部电极、上述第一介电层以及上述第一底部电极构成上述电容结构的测试结构。相比现有技术中电容测试器件无法准确反映出对应的电容器性能的问题，本申请通过同时在基底上形成电容结构以及电容测试结构的底电极、介电层以及顶电极，避免了电容结构以及测试结构分别制作带来的制程误差，使得测试结构可以较为准确地反映出对应的电容结构的性能，从而保证研发结果的准确性。

需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。

根据本发明实施例的另一方面，还提供了一种半导体器件，上述半导体器件为采用任一种上述的方法制作得到的。

上述半导体器件为采用任一种上述的方法制作得到的，上述方法通过同时在基底上形成电容结构以及电容测试结构的底电极、介电层以及顶电极，避免了电容结构以及测试结构分别制作带来的制程误差，使得测试结构可以较为准确地反映出对应的电容结构的性能，从而保证研发结果的准确性，避免了现有技术中电容测试器件无法准确反映出对应的电容器性能的问题。

根据本发明实施例的另一方面，还提供了一种DRAM，包括：上述的半导体器件。

上述的DRAM包括上述的半导体器件，上述半导体器件为采用上述的制作方法制作得到的。相比现有技术中电容测试器件无法准确反映出对应的电容器性能的问题，本申请的半导体器件是通过同时在基底上形成电容结构以及电容测试结构的底电极、介电层以及顶电极得到的，避免了半导体器件中电容结构以及测试结构分别制作带来的制程误差，使得测试结构可以较为准确地反映出对应的电容结构的性能，从而保证研发结果的准确性。

在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

在本申请所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如上述单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。

上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

上述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本发明各个实施例上述方法的全部或部分步骤。而前述的存储介质包括：U盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

1)、本申请上述的半导体器件的制作方法中，首先，提供包括芯片区域以及非芯片区域的基底，并在芯片区域上覆盖部分的第一电极层，形成多个间隔的电极部，同时在非芯片区域上覆盖第一电极层，形成第一底部电极；之后，在多个上述电极部远离基底的表面上形成电极柱，得到第二底部电极；最后，在上述第二底部电极的裸露表面上依次叠置介电结构以及第二电极层，得到叠置的第二介电层以及第二顶部电极，同时在上述第一底部电极的裸露表面上依次叠置介电结构以及第二电极层，得到叠置的第一介电层以及第一顶部电极，最终得到由上述第二顶部电极、上述第二介电层以及上述第二底部电极构成上述半导体器件的电容结构，以及由上述第一顶部电极、上述第一介电层以及上述第一底部电极构成上述电容结构的测试结构。相比现有技术中电容测试器件无法准确反映出对应的电容器性能的问题，本申请通过同时在基底上形成电容结构以及电容测试结构的底电极、介电层以及顶电极，避免了电容结构以及测试结构分别制作带来的制程误差，使得测试结构可以较为准确地反映出对应的电容结构的性能，从而保证研发结果的准确性。

2)、本申请上述半导体器件为采用任一种上述的方法制作得到的，上述方法通过同时在基底上形成电容结构以及电容测试结构的底电极、介电层以及顶电极，避免了电容结构以及测试结构分别制作带来的制程误差，使得测试结构可以较为准确地反映出对应的电容结构的性能，从而保证研发结果的准确性，避免了现有技术中电容测试器件无法准确反映出对应的电容器性能的问题。

3)、本申请上述的DRAM包括上述的半导体器件，上述半导体器件为采用上述的制作方法制作得到的。相比现有技术中电容测试器件无法准确反映出对应的电容器性能的问题，本申请的半导体器件是通过同时在基底上形成电容结构以及电容测试结构的底电极、介电层以及顶电极得到的，避免了半导体器件中电容结构以及测试结构分别制作带来的制程误差，使得测试结构可以较为准确地反映出对应的电容结构的性能，从而保证研发结果的准确性。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (15)

1.一种半导体器件的制作方法，其特征在于，包括：

提供基底并在所述基底上形成第一电极层，所述基底包括芯片区域以及非芯片区域，所述非芯片区域位于所述芯片区域的一侧，所述第一电极层覆盖所述芯片区域的部分表面以及所述非芯片区域的表面，仅覆盖所述非芯片区域的所述第一电极层为第一底部电极，仅覆盖所述芯片区域的所述第一电极层为多个间隔的电极部；

在多个所述电极部远离所述基底的表面上形成电极柱，所述电极柱以及所述电极部构成第二底部电极；

在预定表面上依次叠置介电结构以及第二电极层，其中，所述预定表面为所述第二底部电极的裸露表面以及所述第一底部电极的裸露表面，仅与所述第一底部电极接触的所述介电结构形成第一介电层，仅与所述第二底部电极接触的所述介电结构形成第二介电层，仅覆盖所述第一介电层的所述第二电极层形成第一顶部电极，仅覆盖所述第二介电层的所述第二电极层形成第二顶部电极，所述第二顶部电极、所述第二介电层以及所述第二底部电极构成所述半导体器件的电容结构，所述第一顶部电极、所述第一介电层以及所述第一底部电极构成所述电容结构的测试结构。

2.根据权利要求1所述的方法，其特征在于，在所述基底上形成第一电极层，包括：

在所述基底的裸露表面上依次叠置第一预备电极层以及图形化的第一掩膜层；

以所述第一掩膜层为掩膜，去除部分的所述第一预备电极层，使得其他区域的表面以及所述芯片区域的部分表面裸露，得到所述第一底部电极以及多个所述电极部，各所述电极部均不与所述第一底部电极接触，所述其他区域为所述基底的除所述芯片区域以及所述非芯片区域之外的其他区域；

去除所述第一掩膜层，并在所述基底的裸露表面上形成第一介质层，所述第一介质层远离所述基底的表面与所述第一底部电极远离所述基底的表面齐平。

3.根据权利要求2所述的方法，其特征在于，在所述基底的裸露表面上形成第一介质层，包括：

在所述基底的裸露表面上、所述第一底部电极的裸露表面上以及各所述电极部的裸露表面上形成第一预备介质层；

平坦化所述第一预备介质层，使得所述第一底部电极远离所述基底的表面以及各所述电极部远离所述基底的表面裸露，剩余的所述第一预备介质层形成所述第一介质层。

4.根据权利要求1所述的方法，其特征在于，在多个所述电极部远离所述基底的表面上形成电极柱，包括：

在所述基底的裸露表面上形成第二介质层，所述第二介质层使得各所述电极部远离所述基底的表面以及所述第一底部电极远离所述基底的表面裸露；

在所述第二介质层、所述电极部以及所述第一底部电极的裸露表面上形成预备堆叠结构，所述预备堆叠结构包括沿远离所述基底方向交替叠置牺牲层以及第三介质层；

形成贯穿所述预备堆叠结构至所述电极部的表面的多个所述电极柱；

去除剩余的所述牺牲层，以使得各所述电极柱的部分侧壁裸露。

5.根据权利要求4所述的方法，其特征在于，在所述基底的裸露表面上形成第二介质层，包括：

在所述电极部的裸露表面上、所述第一底部电极的裸露表面以及所述基底的裸露表面上形成第二预备介质层；

在所述第二预备介质层远离所述基底的表面上形成图形化的第二掩膜层；

以所述第二掩膜层为掩膜，刻蚀去除部分所述第二预备介质层，使得各所述电极部远离所述基底的表面以及所述第一底部电极远离所述基底的表面裸露，剩余的所述第二预备介质层形成所述第二介质层；

去除所述第二掩膜层。

6.根据权利要求4所述的方法，其特征在于，形成贯穿所述预备堆叠结构至所述电极部的表面的多个所述电极柱，包括：

去除部分的所述预备堆叠结构，形成位于所述预备堆叠结构中的多个电容孔，所述电容孔一一对应地暴露所述电极部；

在各所述电容孔中填充导电材料，得到多个所述电极柱。

7.根据权利要求6所述的方法，其特征在于，

去除部分的所述预备堆叠结构，形成位于所述预备堆叠结构中的多个电容孔，包括：

在所述预备堆叠结构远离所述基底的表面上形成图形化的第三掩膜层；

以所述第三掩膜层为掩膜，刻蚀去除部分的所述预备堆叠结构，形成多个所述电容孔，剩余的所述预备堆叠结构形成堆叠结构，

在各所述电容孔中填充导电材料，得到多个所述电极柱，包括：

在各所述电容孔中以及所述堆叠结构远离所述基底的表面上覆盖所述导电材料；

去除所述堆叠结构远离所述基底的表面上的所述导电材料，得到多个所述电极柱。

8.根据权利要求1所述的方法，其特征在于，在预定表面上依次叠置介电结构以及第二电极层，包括：

在所述第二底部电极的裸露表面上、所述第一底部电极的裸露表面上以及所述基底的裸露表面上形成预备介电结构；

在所述预备介电结构的裸露表面上形成第二预备电极层；

形成覆盖第一表面以及第二表面的第四掩膜层，所述第一表面为所述第二预备电极层的远离所述第一底部电极的表面，所述第二表面为所述第二预备电极层的远离所述第二底部电极的表面；

以所述第四掩膜层为掩膜，依次刻蚀去除部分的所述第二预备电极层以及所述预备介电结构，以使得所述基底的表面裸露；

去除所述第四掩膜层，剩余的所述第二预备电极层形成所述第二电极层，剩余的所述预备介电结构形成所述介电结构。

9.根据权利要求1至8中任一项所述的方法，其特征在于，在所述第二底部电极以及所述第一底部电极远的裸露表面上依次叠置介电结构以及第二电极层之后，所述方法还包括：

在所述第二电极层以及所述基底的裸露表面上形成第四介质层，所述第四介质层的远离所述基底的表面为平面；

形成第一引出结构以及第二引出结构，所述第一引出结构伸入所述第四介质层且与所述第一底部电极接触，所述第二引出结构伸入所述第四介质层且与所述电极部接触。

10.根据权利要求9所述的方法，其特征在于，形成第一引出结构以及第二引出结构，包括：

在所述第四介质层的远离所述基底的表面上形成图形化的第五掩膜层；

以所述第五掩膜层为掩膜，刻蚀去除部分的所述第四介质层，以形成伸入所述第四介质层的第一接触孔以及第二接触孔，所述第一接触孔使得所述第一底部电极的部分表面裸露，所述第二接触孔使得所述电极部的部分表面裸露；

去除所述第五掩膜层；

在所述第一接触孔以及所述第二接触孔中填充导电材料，填充后的所述第一接触孔形成所述第一引出结构，填充后的所述第二接触孔形成所述第二引出结构。

11.根据权利要求10所述的方法，其特征在于，

以所述第五掩膜层为掩膜，刻蚀去除部分的所述第四介质层，以形成伸入所述第四介质层的第一接触孔以及第二接触孔，包括：以所述第五掩膜层为掩膜，刻蚀去除部分的所述第四介质层，以形成所述第一接触孔、所述第二接触孔、第三接触孔以及第四接触孔，所述第三接触孔使得所述第一顶部电极的部分表面裸露，所述第四接触孔使得所述第二顶部电极的部分表面裸露，

在所述第一接触孔以及所述第二接触孔中填充导电材料，包括：在所述第一接触孔、所述第二接触孔、所述第三接触孔以及所述第四接触孔中分别填充所述导电材料，填充后的所述第三接触孔形成第三引出结构，填充后的所述第四接触孔形成第四引出结构。

12.根据权利要求1至8中任一项所述的方法，其特征在于，所述介电结构的材料包括高K介质材料。

13.根据权利要求1至8中任一项所述的方法，其特征在于，所述非芯片区域为所述基底的切割道区域。

14.一种半导体器件，其特征在于，所述半导体器件为采用权利要求1至13中任一项所述的方法制作得到的。

15.一种DRAM，其特征在于，包括：权利要求14所述的半导体器件。