CN109427801B - 包含电容器的半导体装置、相关电子系统以及相关方法 - Google Patents

包含电容器的半导体装置、相关电子系统以及相关方法 Download PDF

Info

Publication number
CN109427801B
CN109427801B CN201810967296.2A CN201810967296A CN109427801B CN 109427801 B CN109427801 B CN 109427801B CN 201810967296 A CN201810967296 A CN 201810967296A CN 109427801 B CN109427801 B CN 109427801B
Authority
CN
China
Prior art keywords
conductive
semiconductor device
dielectric material
component
capacitors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810967296.2A
Other languages
English (en)
Other versions
CN109427801A (zh
Inventor
E·H·福瑞曼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN109427801A publication Critical patent/CN109427801A/zh
Application granted granted Critical
Publication of CN109427801B publication Critical patent/CN109427801B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Abstract

本申请涉及包含电容器的半导体装置、相关电子系统和相关方法。一种半导体装置包含电容器结构。所述电容器结构包括：导电通路孔，其延伸穿过交替的电介质材料和第一导电材料的堆叠中的开口，每个导电通路孔包括延伸穿过开口和在开口的侧壁上的另一电介质材料的第二导电材料；第一导电线，其与所述导电通路孔的第一群组电连通；以及第二导电线，其与所述导电通路孔的第二群组电连通。公开了相关半导体装置、电子系统和方法。

Description

包含电容器的半导体装置、相关电子系统以及相关方法
优先权主张
本申请主张2017年8月28日递交的关于“包含电容器的半导体装置、相关电子系统以及相关方法(SEMICONDUCTOR DEVICES INCLUDING CAPACITORS,RELATED ELECTRONICSYSTEMS,AND RELATED METHODS)”的第15/687,830号美国专利申请的申请日期的权益。
技术领域
本文中所公开的实施例涉及半导体装置，所述半导体装置包含串联布置的电容器，所述电容器可用于将系统(例如，半导体装置、集成电路等)的第一组件电容耦合到系统的第二组件。更具体地说，本发明的实施例涉及包含电容器的半导体装置和集成电路，所述电容器包括延伸穿过交替的导电材料和电介质材料的导电通路孔，涉及包含此类半导体装置的相关集成电路和电子系统，并且涉及相关方法。
背景技术
半导体行业的持续目标一直是增大存储器装置的存储器密度(例如，每存储器管芯的存储器单元的数目)，所述存储器装置例如，非易失性存储器装置(例如，NAND快闪存储器装置)。增大非易失性存储器装置中的存储器密度的一种方法是利用垂直存储器阵列(也被称作“三维(3D)存储器阵列”)架构。常规的垂直存储器阵列包含延伸穿过导电结构(例如，控制栅极、接入线等)的层中的开口的半导体柱以及在半导体柱和导电结构的每个接合点处的电介质材料。与具有晶体管的常规的平面(例如，二维)布置的结构相比，此配置允许更大数目的晶体管定位于管芯表面区域的单元中，方法是在管芯上向上构建阵列(例如，垂直地)。
常规的垂直存储器阵列包含由电介质材料分开的导电结构(例如，接入线、字线等)的层。一些常规的垂直存储器阵列需要电容器将垂直存储器阵列的一或多个组件可操作地耦合到彼此，以便减小两个总线之间(例如，电力总线与接地总线之间)的噪音。在此类存储器阵列中形成电容器需要半导体装置上的额外的占用区域。在一些实施例中，电容器可以通过直接地接触导电字线材料以形成电触点形成，例如，通过用所谓的“梯级”结构形成到字线材料的个体电平的电触点。然而，梯级结构可能免费消耗大量的占用区域，通常大于可供用于电容器的量。在一些例子中，由于需要用来电接触字线的占用区域，所以可供使用的字线电平的仅一部分是接触用于电容器结构的。
除增大存储器密度且减小存储器阵列的大小的要求之外，减小半导体装置的其它部分的占用面积也是一个目标，例如，在半导体装置的外围区处。作为非限制性实例，减小存储器阵列外围的半导体管芯的部分的大小是一个目标，例如，可以耦合到子阵列特征、电力总线、接地总线、充电泵、电力侧去耦电容器等的部分。
发明内容
本文中所公开的实施例涉及包含电容器结构的半导体装置，涉及相关电子系统，并且涉及相关方法。举例来说，根据一些实施例，半导体装置包括电容器结构。电容器结构包括延伸穿过交替的电介质材料和第一导电材料的堆叠的导电通路孔，每个导电通路孔包括延伸穿过堆叠并且在导电通路孔的侧壁上的另一电介质材料内的第二导电材料。电容器结构进一步包括：第一导电线，其与导电通路孔的第一群组电连通；以及第二导电线，其与导电通路孔的第二群组电连通。
在额外的实施例中，半导体装置包括集成电路的第一组件、集成电路的第二组件以及集成电路的第一组件与集成电路的第二组件之间的电容器结构。电容器结构包括延伸穿过交替的第一电介质材料和第一导电材料的导电通路孔(每个导电通路孔包含在其侧壁上的第二电介质材料和包括第二导电材料的中心部分)以及各自由第二导电材料的一部分、第二电介质材料和第一导电材料的一个区限定的电容器。
在另外的实施例中，在半导体装置中形成电容器结构的方法包括：形成包括交替的第一电介质材料和第二电介质材料的堆叠、在存储器阵列区中的堆叠以及半导体装置的通路孔区中形成开口、选择性移除来自堆叠的第二电介质材料的部分以形成在交替的第一电介质材料的邻近部分之间的间隙、在间隙中形成第一导电材料、在通路孔区中的开口的侧壁上形成电介质材料，以及在电介质材料上方的通路孔区的开口中形成第二导电材料以形成包括电容器结构的一部分的导电通路孔，所述电容器结构包括第二导电材料、在导电通路孔的侧壁上的电介质材料以及第一导电材料。
在又额外的实施例中，电子系统包括处理器和可操作地耦合到处理器的半导体装置。半导体装置包含电容器结构，其包括：电容器的第一集合，其包括延伸穿过导电材料和电介质材料的堆叠的导电通路孔的第一群组；以及电容器的第二集合，其包括延伸穿过堆叠的导电通路孔的第二群组。导电通路孔的第一群组和导电通路孔的第二群组的每个导电通路孔包括在其侧壁上的电介质衬里和填充导电通路孔的导电材料。电容器结构进一步包括：第一导电引线，其与电容器的第一集合电连通；以及第二导电引线，其与电容器的第二集合电连通。电子系统进一步包括与处理器可操作地连通的电源。
附图说明
图1是根据本发明的实施例包含在半导体装置的通路孔区中的导电通路孔的半导体装置的俯视图；
图2是从图1的虚线框A截取的图1的半导体装置的一部分的放大俯视图；
图3是从图1中的剖面线3-3截取的图1和图2的半导体装置的部分截面图；
图4是从图3中的虚线框B截取的图1到图3的半导体装置的部分的详细的截面图；
图5A和图5B是根据本发明的实施例说明由电容器形成的电容器结构的简化示意图；
图6A和图6B是根据本发明的实施例说明形成半导体装置的方法的半导体装置的截面图；
图7是根据本发明的实施例的包含至少一个半导体装置的系统的简化示意图；以及
图8是根据本发明的实施例实施的系统的简化的框图。
具体实施方式
在此包含的说明不意味是任何特定系统、半导体结构或半导体装置的实际视图，而仅是用于描述本文中的实施例的理想化表示。图式之间共用的元件和特征可保留相同的指定数字，但为易于遵循描述，大部分地，参考标号以在其上引入或最充分地描述元件的附图的编号开始。
以下描述提供具体细节，如材料类型、材料厚度和处理条件，以便提供对本文中所描述的实施例的充分描述。然而，所属领域的技术人员将理解，可在不采用这些具体细节的情况下实践本文中所公开的实施例。实际上，可与半导体行业中采用的常规制造技术结合来实践实施例。此外，本文中提供的描述并不形成电容器结构、半导体装置或集成电路的完整描述，或用于制造电容器结构、半导体装置或集成电路的过程流程的完整描述。下文所描述的结构可能不会形成完整的电容器结构、半导体装置或集成电路。下文仅详细地描述理解本文中所描述的实施例所必需的那些过程动作和结构。可通过常规的技术执行额外的动作以形成完整的电容器结构、半导体装置或集成电路。
根据本文中所公开的实施例，半导体装置可包含延伸穿过交替的导电材料和电介质材料的堆叠的电容器结构。电容器结构可包含以串联配置可操作地连接的至少两个电容器。电容器结构可包含第一端，所述第一端包括与导电线的第一集合电连通的第一导电引线，所述导电线的第一集合可以与导电通路孔的第一群组电连通。电容器结构的第二端可包含与导电线的第二集合电连通的第二导电引线，所述导电线的第二集合可以与导电通路孔的第二群组电连通。导电通路孔可延伸穿过交替的导电材料和电介质材料的堆叠并且可包含在其侧壁上的电介质材料以及延伸穿过其中的导电材料。导电通路孔的第一群组和导电通路孔的第二群组可以彼此电隔离(即，可以不彼此直接电接触)。举例来说，导电通路孔的第一群组和导电通路孔的第二群组可以至少通过在其之间的电介质材料(例如，在其侧壁上的电介质材料)隔离。每个导电通路孔可限定电容器，限定在导电通路孔穿过其延伸的交替的导电材料的每个区(例如，电平)处的电容器(例如，至少一个电容器(例如，两个电容器))。第一群组的导电通路孔可形成第一电容器并且第二群组的导电通路孔可形成与第一电容器串联定位的第二电容器。第一导电引线可以与半导体装置的第一组件电连通并且第二导电引线可以与半导体装置的第二组件电连通以将半导体装置的第一组件电容耦合到半导体装置的第二组件。第一组件和第二组件可包含可以通过电容器电耦合在一起的半导体装置或集成电路的任何组件，例如，借助于非限制性实例，解码器(例如，字线解码器)、编码器、多路复用器、接地总线、电力总线、感测电路、放大器、驱动器、通信电路或另一组件中的一或多个。电容器结构可以包括充电泵、去耦电容器等。由于电容器结构可延伸穿过交替的电介质材料和导电材料的多个区(例如，电平)，所以电容器结构可呈现相对高的电容(例如，与形成电容器结构的导电通路孔的深度成正比的电容)。
电容器结构可以形成于包含穿过至少一些导电材料的高纵横比开口的任何区中，所述开口在其侧壁上内衬有电介质衬里并且随后填充有导电材料。在一些实施例中，电容器结构可以形成于电介质材料和导电材料的交替的区中，例如，在3D NAND半导体装置中。在一些此类实施例中，电容器结构可以形成于电介质材料和导电材料的区中，所述区用于形成垂直存储器单元并且可以与存储器单元电隔离。由于电容器结构利用存在于存储器阵列中的材料，所以所述电容器结构可能不会利用与呈现电容器结构的相同电容的常规的电容器结构相比的半导体装置中的许多的占用区域。此外，由于电容器结构可能不包含到堆叠的交替的导电材料的每个区(例如，电平)的直接电连接，所以对于电容器可能不需要到导电材料的每个区的单独的电触点和着陆衬垫，这进一步减少了电容器结构的占用区域需求。
图1是根据本发明的实施例的半导体装置100的示意性俯视图。图1中所描绘的半导体装置100并未示出半导体装置100的所有特征使得底层结构和元件可以更清楚地被看到。图2示出了从图1的虚线框A截取的半导体装置100的一部分的放大俯视图。图3示出了沿剖面线3-3截取的图1的半导体装置100的部分截面图。
参考图1，半导体装置100可包含存储器阵列区102和外围区，所述外围区可包含(例如)在半导体装置100的一或两个纵向端处的梯级区104和通路孔区106，所述通路孔区可以纵向定位于阵列区102与梯级区104之间。狭槽114(图1中示出为实线)可以填充有电介质材料(例如，氧化硅材料)，并且可以接近于邻接存储器单元柱108并且在邻接存储器单元柱108之间在存储器阵列区102中延伸穿过半导体装置100。
存储器阵列区102可包含存储器单元柱108的阵列，每个存储器单元柱108垂直地延伸穿过半导体装置100。在一些实施例中，存储器阵列可包含垂直NAND结构。借助于非限制性实例，存储器单元柱108中的每一个可包含半导体材料的中心区110(参见图3)，例如，多晶硅或硅锗材料，其至少部分由电荷捕获材料112包围(图3)，例如，氧化物-氮化物-氧化物(“ONO”)材料。存储器单元柱108是所属领域中已知的，并且因此在本文中未详细地描述。
导电接入线(例如，字线)116可沿狭槽114延伸并且可电耦合到存储器单元柱108以形成个体存储器单元。
梯级区104可包含一或多个梯级结构122以用于电接触和接入不同重叠导电接入线116。梯级结构122可包含布置的像楼梯的接触区124(例如，“阶梯”)(为了清晰起见，标记在图1的顶部部分，并且还存在于图1的底部部分中)。字线触点126(为了清晰起见，示出和标记在图1的底部部分，并且还存在于图1中的半导体装置100的顶部部分中)可物理上接触且电接触梯级结构122的接触区124以提供对导电接入线116的电接入。
在一些实施例中，梯级区104包含可延伸穿过半导体装置100的导电通路孔120。由于导电通路孔120延伸穿过半导体装置100，所以它们也可被称作“穿过阵列通孔”或“TAV”。电连接128可将导电接入线116电连接到导电通路孔120。
导电接入线116可以由具有足够电导率的材料形成以接入存储器单元柱108的存储器单元并且提供字线触点126与电连接128之间的电连通。借助于非限制性实例，导电接入线116包含铝、铜、镍、铬、钴、钌、铑、钯、银、铂、金、铱、钽、钨、导电金属氮化物(例如，TiN、TaN、WN等)、导电金属硅化物(例如，硅化钽、硅化钨、硅化镍、硅化钛等)、多晶硅，及其组合。在一些实施例中，导电接入线116包括钨。
虽然半导体装置100已经被说明为包含梯级结构122，但是在其它实施例中预期半导体装置100不包含梯级结构122。
导电通路孔130可以定位成接近阵列区102，例如，在通路孔区106中。导电通路孔130可以经构造并且经配置以形成具有用于半导体装置100的操作的合适的电容的电容器结构，如本文中将描述。
图2是在图1的虚线框A中说明的半导体装置100的放大部分的俯视图。图2中的半导体装置100的所说明的部分对应于图1中的通路孔区106。图3是沿图1中的剖面线3-3截取的半导体装置100的一部分的简化截面图。
参考图3，存储器单元柱108可垂直地延伸穿过安置于衬底101上的交替的导电接入线116和电介质材料132的堆叠。个体存储器单元可以形成于各别的导电接入线116与存储器单元柱108之间的每个接合点处。
衬底101可以是半导体衬底、在支撑衬底上的基底半导体材料、金属电极或具有成形于其上的一或多种材料、结构或区的半导体衬底。衬底101可以是常规的硅衬底或包含半导体材料的其它块状衬底。如本说明书中所使用，术语“块状衬底”意味着和包含不仅硅晶片，而且还有绝缘体上硅(“SOI”)衬底，例如，蓝宝石上硅(“SOS”)衬底或玻璃上硅(“SOG”)衬底、基底半导体基础上的硅的外延层，或其它半导体或光电材料，例如，硅-锗(Si1-xGex，其中x是例如0.2和0.8之间的摩尔分数)、锗(Ge)、砷化镓(GaAs)、氮化镓(GaN)或磷化铟(InP)等等。此外，当在以下描述中参考“衬底”时，可能已利用先前过程步骤来形成基底半导体结构或基础中的材料、区或接合部。衬底101可包含与集成电路制造相关联的一或多种材料。此类材料可包含(例如)一或多种难熔金属、阻障材料、扩散材料、绝缘材料等。衬底101可包含(例如)互补金属氧化物半导体(CMOS)结构，或其它半导体结构。
通路孔区106可以通过可以填充有电绝缘材料(例如，电介质材料)142的一或多个沟槽140与半导体装置100的其它部分电隔离。绝缘材料142可包含氧化硅(例如，二氧化硅)、氮化硅(例如，Si3N4)、氮氧化硅、旋涂式电介质材料、原硅酸四乙酯(TEOS)、硼磷硅(BPS)、磷硅酸玻璃(PSG)及其组合。
通路孔区106可包含导电通路孔130，其可延伸穿过半导体装置100。导电通路孔130可以通过一或多个沟槽140与存储器阵列区102和半导体装置100的其它部分电隔离。在一些实施例中，沟槽140可从半导体装置100的表面延伸到衬底101，存储器单元柱108和导电通路孔130可以成形于所述衬底上。在其它实施例中，沟槽140可仅部分延伸穿过半导体装置100。
在一些实施例中，一或多个沟槽140可以与导电通路孔130的一或多个群组电隔离。在一些实施例中，导电通路孔130可以安置在由沟槽140限定的壳体内，如图2中所说明。然而，本发明不受如此限制并且导电通路孔130可以通过例如仅导电通路孔130与存储器阵列区102之间的一个沟槽140与存储器阵列区102分离。在一些此类实施例中，沟槽140可仅在存储器阵列区102与通路孔区106之间延伸。
导电通路孔130可以安置于源材料170上(图2)，例如，可在NAND半导体装置中使用的源选择栅极材料。源材料170可包含导电材料，例如，多晶硅。
导电通路孔130可以在通路孔区106内布置在行和列中。虽然图2说明了五行的导电通路孔130和四列的导电通路孔130，但是本发明不限于此。在其它实施例中，取决于导电通路孔130的特定应用(例如，所期望的电容)半导体装置100可包含更少或更多的导电通路孔130。
在导电通路孔130的至少一些的列中导电通路孔130可以经由一或多个第一导电线144彼此电连通。在导电通路孔130的至少其它列中的导电通路孔130可以经由一或多个第二导电线146彼此电连通。第一导电线144可以与第一导电引线148电连通并且第二导电线146可以与第二导电引线150电连通。举例来说，导电通路孔130的第一群组可以与第一导电引线148电连通并且导电通路孔130的至少第二群组可以与第二导电引线150电连通。在一些实施例中，大约一半的导电通路孔130与第一导电线144电连通并且大约一半的导电通路孔130与第二导电线146电连通。在一些此类实施例中，从导电通路孔130的第一群组形成的电容器可呈现与从导电通路孔130的第二群组形成的电容器大体上相同的电容。
虽然图2说明导电通路孔130的每隔一列与第一导电线144电连通并且导电通路孔130的其它列与第二导电线146电连通，但是本发明不限于此。在其它实施例中，导电通路孔130与第一导电线144和第二导电线146之间的电接触可以是所说明的那些之外的。
虽然图2说明导电通路孔130的行和列是垂直于彼此布置的，但是本发明不限于此。在一些实施例中，导电通路孔130可以布置在可以不平行或垂直于彼此布置的行和列中。借助于非限制性实例，导电通路孔130可以布置在以相对于导电通路孔130的列除大约90°以外的角度定向的行中。在其它实施例中，导电通路孔130可以布置在随机图案中。
虽然图2说明导电通路孔130为具有正方形形状，但是本发明不限于此。在其它实施例中，导电通路孔130可具有圆形形状或另一形状。
参考图3，导电通路孔130可包含延伸穿过形成于导电材料134电介质材料132的交替的区(例如，电平)的堆叠中的开口的导电材料136。导电通路孔130可以在大体上垂直于交替的导电材料134和交替的电介质材料132延伸的方向的方向上延伸穿过导电材料134和交替的电介质材料132的交替的区的堆叠。
导电材料134的每个区可以安置在电介质材料132的区上，所述电介质材料132的区继而可以安置在导电材料134的另一区上。换句话说，导电材料134的每个区可以安置在电介质材料132的区之间，并且电介质材料132的每个区可以安置在导电材料134的区之间。
导电材料134可包含与导电接入线116相同的材料。借助于非限制性实例，导电材料134可包含铝、铜、镍、铬、钴、钌、铑、钯、银、铂、金、铱、钽、钨、导电金属氮化物(例如，TiN、TaN、WN等)、导电金属硅化物(例如，硅化钽、硅化钨、硅化镍、硅化钛等)、多晶硅，及其组合。在一些实施例中，导电材料134包括钨。如本文中将描述，导电材料134可以与导电接入线116的形成同时形成。
电介质材料138可上覆于导电通路孔130的侧壁。电介质材料138还可以在本文中被称作“电介质衬里”。电介质材料138可以安置在导电材料136与电介质材料132和导电材料134的区中的每一个之间。换句话说，电介质材料138可分离且电绝缘每个导电通路孔130的导电材料136与导电材料134的交替的区。
电介质材料138可包含用于电绝缘导电材料134的区的导电材料134与导电通路孔130的导电材料136的任何材料。借助于非限制性实例，电介质材料138可包含氧化硅(例如，二氧化硅)、氮化硅(例如，Si3N4)、氮氧化硅、旋涂式电介质材料、原硅酸四乙酯(TEOS)、硼磷硅(BPS)、磷硅酸玻璃(PSG)及其组合。在一些实施例中，电介质材料138包含与电介质材料132的交替的区的电介质材料132相同的材料。在一些实施例中，电介质材料138包含二氧化硅。
绝缘材料152可上覆于导电通路孔130和存储器单元柱108。参考图2和图3，第一导电线144和第二导电线146可延伸穿过绝缘材料152(为了清晰起见在图2中未图示)。如上文所描述且如图2中所说明，第一导电线144可以电连接到第一导电引线148并且第二导电线146可以电连接到第二导电引线150。
图3说明在通路孔区106中的导电材料134的五个上覆区(例如，电平)(以及在存储器阵列区102中的五个导电接入线116)以及五个上覆第一电介质材料132。因此，图3中所示的半导体装置100具有五层。然而，本发明不限于具有五层的半导体装置100。实际上，半导体装置100可包含任何数目的层，例如至少约16、至少约32、至少约36、至少约64、至少约72，或至少约128层。换句话说，在一些实施例中，半导体装置100可包含交替的导电材料134和电介质材料132的至少约128个集合(例如，至少导电材料134的约128个区和电介质材料132的约128个区)。类似地，半导体装置100可包含交替的导电接入线116和电介质材料132的至少约128个集合。在一些实施例中，半导体装置100包含在存储器阵列区102中的与通路孔区106中的层的数目相同的层的数目。
在一些实施例中，半导体装置100的层的总数目可具有约4μm或更大的高度，例如至少约4μm、至少约6μm或至少约8μm。相应地，在一些此类实施例中，导电通路孔130可延伸穿过至少约4μm或更长的导电材料134和电介质材料132的交替的区。
虽然图2说明第一导电线144、第二导电线146、第一导电引线148和第二导电引线150在导电通路孔130上方延伸，但是本发明不限于此。在其它实施例中，第一导电线144、第二导电线146、第一导电引线148和第二导电引线150可穿过衬底101电接触导电通路孔130。在一些实施例中，第一导电线144可在导电通路孔130上方延伸并且第二导电线146可在导电通路孔130下方延伸。
图4是说明导电通路孔130的截面的放大部分。延伸穿过电介质材料132和导电材料134的导电通路孔130可形成可以相对于彼此串联布置的多个电容器160。每个电容器160可以由导电通路孔130的导电材料136、导电通路孔130的侧壁上的电介质材料138以及导电材料134的每个区限定。由于每个导电材料134区通过电介质材料132区与其它导电材料134区分离，所以导电材料134的每个区可限定不同于导电材料134的其它区的电容器160且与导电材料134的其它区的电容器160电绝缘的一或多个电容器160。换句话说，每个电容器160可以由包括导电通路孔130的导电材料136的一部分的电容器板、包括电介质材料138的电介质材料以及包括导电材料134的区的另一电容器板限定。邻近导电通路孔130之间的导电材料134可以包括两个分离的电容器160的电容器板。
与每个导电通路孔130相关联的多个电容器160可对应于导电通路孔130穿过其中延伸的多个导电材料134区。借助于非限制性实例，可存在与用于导电通路孔130延伸穿过其中的导电材料136的每个区(例如，在导电通路孔130的每一侧上有一个)的导电通路孔130相关联的两个电容器160。相应地，在图4的截面图中说明了存在六个电容器160。由于每个导电通路孔130可延伸穿过例如128个导电材料134区，所以可存在与每个导电通路孔130相关联的256个电容器160。相应地，导电通路孔130的导电材料136可以穿过导电通路孔130的侧壁上的电介质材料138电容耦合到每个导电材料134区。与特定导电通路孔130相关联的每个电容器160可以电容耦合到与串联配置的相同导电通路孔130相关联的其它电容器160。
在导电通路孔130的侧壁上的电介质材料138的厚度T可以足以提供在使用与操作期间电容器160可以经受的电压下的电稳定性。在一些实施例中，电介质材料138可以经受高达大约30V的电压。电介质材料138的厚度可以介于约10nm与约50nm之间，例如，介于约10nm与约20nm之间、介于约20nm与约30nm之间、介于约30nm与约40nm之间，或介于约40nm与约50nm之间。在一些实施例中，电介质材料138的厚度可以介于约25nm与约35nm之间，例如约30nm。
虽然图1到图3已描绘导电通路孔130为定位于阵列区106中，但是本发明不限于此。在其它实施例中，导电通路孔130可以定位于存储器阵列区102、梯级区104或两者中。在一些实施例中，导电通路孔130中的至少一些可以定位于通路孔区106中，导电通路孔130中的至少一些可以定位于梯级区104或存储器阵列区102中。
图5A是说明可以由导电通路孔130的电容器160(图4)形成的电容器结构200的简化示意图。电容器结构200可包含可以可操作地耦合到集成电路的第一组件202的第一导电引线148。第一导电引线148可以与第一导电线144中的一或多个电连通，所述第一导电线144中的一或多个继而可以可操作地耦合到一或多个导电通路孔130(图3，图4)。
如上文所描述，每个导电通路孔130可以包括电容器160的一部分，每个电容器160包括导电通路孔130的导电材料136、电介质材料138和每个区的导电材料134的一部分。第一导电线144可以通过导电材料134与第二导电线146电连通。换句话说，沿导电通路孔130的导电材料136定位的每个电容器160可以与相应的导电材料134电连通，这是因为导电材料134可以包括相应的电容器的电容器板。
第二导电线146可以与第二导电引线150电连通，所述第二导电引线150可以与集成电路的第二组件204电连通。
在使用和操作中，电流可从第一组件202流动到第一导电引线148。电流可从第一导电引线148流动到第一导电线144中的一或多个，所述第一导电线可以相对于彼此布置在并联配置中。电流可从每个第一导电线144穿过与相应的第一导电线144电连通的一或多个导电通路孔130流动。
由于每个导电通路孔130包含由延伸穿过导电通路孔130的导电材料136、电介质材料138和导电材料134形成的多个电容器160，所以每个导电通路孔130可呈现等同于布置成串联配置的多个电容器160的电容的电容。由于第一导电线144相对于彼此并联布置，所以与第一导电线144电连通的导电通路孔130可呈现布置成并联配置的电容器的电容。
电流可流动穿过交替的导电材料134的堆叠中的每个导电材料到邻近导电通路孔130。邻近导电通路孔130可呈现与导电通路孔130相似的配置，所述导电通路孔130与第一导电线144电连通，但是可以与第二导电线146电连通。
由于邻近导电通路孔130包含由延伸穿过导电通路孔130的导电材料136、电介质材料138和导电材料134区形成的多个电容器160，所以与第二导电线146电连通的每个导电通路孔130可呈现等同于串联布置的电容器的电容的电容，类似于与第一导电线144电连通的导电通路孔130。由于第二导电线146相对于彼此并联布置，所以与第二导电线146电连通的导电通路孔130可呈现布置成并联配置的电容器的电容。相应地，参考图5B，第一电容器162可以串联地电容耦合到第二电容器164。第一电容器162可以由与第一导电线144和第一导电引线148电连通的电容器160限定，并且第二电容器164可以由与第二导电线146和第二导电引线150电连通的电容器160限定。
电流可流动穿过第二导电线146到第二导电引线150，所述第二导电引线150可以与第二组件204电连通。第二组件204可包含可以在半导体装置的集成电路中使用的组件，所述组件可以通过电容器结构200电容耦合到第一组件202。借助于非限制性实例，第一组件202和第二组件204中的每一个可独立地包括解码器、编码器、多路复用器、接地总线、电力总线、感测电路、放大器、驱动器、通信电路、半导体装置的其它组件，及其组合。
电容器结构200可以在半导体装置100(图1)和集成电路中使用，所述集成电路用于将半导体装置100的组件电容耦合在一起。借助于非限制性实例，电容器结构200可以包括可耦合在例如电源总线与接地总线之间的去耦电容器(例如，芯片上去耦电容器)。在其它实施例中，电容器结构200可被用作充电泵。然而，本发明不限于此并且电容器结构200可用于电容耦合集成电路的任何两个组件。
电容器结构200可呈现与导电通路孔130延伸穿过其中的导电材料134的区的数目成正比且与导电通路孔130的数目成正比的电容。由于电流可从第一导电引线148流动到第二导电引线150，所以导电材料134的区可不电接触电源。相应地，导电材料134区可形成电容器结构而不形成如同在常规的电容器结构中可能必需的到每个导电区134的个体电接触(例如，通过梯级结构)。换句话说，导电材料134的个体区可以不是有线的。在一些此类实施例中，导电材料134区可以被称为所谓的“浮动”导电材料134区。相应地，导电材料134的每个区可以直接地接触电介质材料且大体上由电介质材料包围(例如，电介质材料132的区、沟槽140的电介质材料142或其它电介质材料)。
相应地，电流可穿过导电材料134区从与第一导电引线148电连通的导电通路孔130的电容器结构160流动到与第二导电引线150电连通的第二导电通路孔130的电容器结构160。换句话说，导电材料134区可桥接邻近导电通路孔130的电容器160，所述邻近导电通路孔130可与第一导电引线148和第二导电引线150中的不同一个电连通。在一些实施例中，随着存储器单元阵列的导电接入线116的数目的增大，电容器结构200可以形成有更大的电容而不需要额外的占用区域，这是因为结构的电容可随着导电材料134区的区的数目的增大而增大。
在一些实施例中，电容器结构200可呈现介于约2毫微微法拉(fF)/μm2与约10fF/μm2之间的每单位面积的电容，例如，介于约2fF/μm2与约4fF/μm2之间、介于约4fF/μm2与约6fF/μm2之间、介于约6fF/μm2与约8fF/μm2之间或介于约8fF/μm2与约10fF/μm2之间。由于电容器结构200可包含布置成串联配置的多个电容器，所以电容器结构200的每单位面积的电容可随着导电通路孔130的深度的增大而增大。
相应地，交替的导电材料134和电介质材料132的堆叠可在通路孔区106(图1)中使用以形成电容器结构200(图5A、图5B)。交替的导电材料134可以包括与导电接入线116(图3)相同的材料，所述导电接入线116可用于接入存储器阵列区102中的存储器单元柱108(图3)的个体存储器单元。借助于比较，常规的半导体装置可能需要额外的空间和材料以形成电容器。举例来说，常规的半导体装置可能需要额外的占用区域以形成电容器结构。电容器结构200可直接地接近存储器阵列区102形成并且可包含用于形成存储器阵列区102的相同材料，例如存储器单元柱108。
在一些实施例中，由于电容器结构200包含串联布置的第一电容器162和第二电容器164，所以电容器结构200可呈现很大电容，即使导电通路孔130的电介质材料138不合格也是如此。
相应地，在一些实施例中，半导体装置包括电容器结构、与导电通路孔的第一群组电连通的第一导电线以及与导电通路孔的第二群组电连通的第二导电线，所述电容器结构包括延伸穿过交替的电介质材料和第一导电材料的堆叠的导电通路孔，每个导电通路孔包括延伸穿过在导电通路孔的侧壁上的另一电介质内的堆叠的第二导电材料。
相应地，在一些实施例中，半导体装置包括集成电路的第一组件、集成电路的第二组件以及集成电路的第一组件与集成电路的第二组件之间的电容器结构。电容器结构包括延伸穿过交替的第一电介质材料和第一导电材料的导电通路孔(每个导电通路孔包含在其侧壁上的第二电介质材料和包括第二导电材料的中心部分)以及各自由第二导电材料的一部分、第二电介质材料和第一导电材料的一个区限定的电容器。
图6A和图6B说明形成电容器结构200的方法(图5A、图5B)。图6A是包含布置在形成于衬底301上方的区中的交替的第一电介质材料332和第二电介质材料333的堆叠304的半导体装置300的截面图，所述衬底301可与上文参考图3所描述的衬底101相同。第一电介质材料332可为(例如)氧化物材料，例如，二氧化硅。第二电介质材料333可为(例如)相对于第一电介质材料332呈现蚀刻选择性的氮化物材料，例如，氮化硅。堆叠304可在半导体装置300的存储器阵列区302以及至少一个通路孔区306上方延伸。电容器结构200的材料可由常规的技术形成，所述技术包含(但不限于)原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强型化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)或其它合适的过程。
存储器单元柱308可以形成于存储器阵列区302中，该存储器单元柱308中的每一个可包含由电荷捕获材料312包围的半导体材料的中心区310。借助于非限制性实例，存储器单元柱308可以通过如下方法形成：各向异性地移除(例如，蚀刻)第一电介质材料332和第二电介质材料333的部分以形成穿过堆叠304的开口(例如，洞)，之后电荷捕获材料312可沿着限定开口的侧壁形成。电荷捕获材料312可包含(例如)氧化物、氮化物和氧化物材料(例如，“ONO”材料)。半导体材料可以安置于开口的其余部分中以填充开口并且形成存储器单元柱308的中心区310。
导电通路孔330可以形成于通路孔区306中，所述通路孔区306中的每一个可包含安置于其中的导电材料336和在其侧壁上的电介质材料338。借助于非限制性实例，导电通路孔330可以通过以下方法形成：各向异性地移除(例如，蚀刻)第一电介质材料332和第二电介质材料333的部分以形成穿过通路孔区306中的堆叠304的开口。在一些实施例中，第一电介质材料332和第二电介质材料333的部分可在第一电介质材料332和第二电介质材料333的部分从存储器阵列区302移除的同时从通路孔区306移除。导电通路孔330可形成于源材料370的着陆衬垫上，所述源材料370可大体上与上文参考图2和图3所描述的源材料170相同。
在通路孔区306中形成开口之后，电介质材料338可以沿着限定穿过堆叠301的洞的侧壁形成。电介质材料338可包含与第一电介质材料332相同的材料。在一些实施例中，电介质材料338可包含二氧化硅。在通路孔区306中的开口中形成电介质材料338之后，导电材料336可以形成于其余的开口中以形成导电通路孔330。
任选地，开口可以形成于存储器阵列区302与通路孔区306之间并且填充有绝缘材料342以形成填充的沟槽340。在一些实施例中，填充沟槽340可以与形成存储器单元柱308的开口和导电通路孔330同时形成。
图6B是在移除第二电介质材料333以形成用于导电接入线的间隙之后的半导体装置300的截面图。借助于非限制性实例，狭槽(例如，狭槽114(图1))可穿过堆叠304形成并且第二电介质材料333可穿过狭槽被移除，方法例如通过相对于第一电介质材料332、电荷捕获材料312和电介质材料338选择性地移除第二电介质材料333的各向同性材料移除过程。此类各向同性移除过程是所属领域中已知的，并且因此，本文中未详细地描述。材料移除过程可在第一电介质材料332之间形成。
间隙可以填充有导电材料以形成通路孔区306中的交替的导电材料334和存储器阵列区302中的导电接入线316。导电材料可包含上文参考导电接入线116所描述的材料以及上文参考图1到图3所描述的导电材料134中的任一者。举例来说，导电材料可包含铝、铜、镍、铬、钴、钌、铑、钯、银、铂、金、铱、钽、钨、导电金属氮化物(例如，TiN、TaN、WN等)、导电金属硅化物(例如，硅化钽、硅化钨、硅化镍、硅化钛等)、多晶硅，及其组合。在一些实施例中，导电材料可包含钨。
由于第二电介质材料333被替换为导电接入线316和导电材料334，所以过程可被称为所谓的“栅极替换”过程。
在形成导电接入线316和导电材料334之后，可形成导电线(例如，第一导电线144(图2)和第二导电线146(图2)。举例来说，第一导电线可形成为与导电通路孔330的第一群组的电连通，并且第二导电线可形成为与导电通路孔330的第二群组的电连通。在一些实施例中，电介质材料可形成于半导体装置300上方并且经图案化以在导电通路孔130上方形成开口。第一导电引线(例如，第一导电引线148(图2))可形成为通过第一导电线与导电通路孔330的第一群组电接触，并且第二导电引线(例如，第二导电引线150(图2))可形成为通过第二导电线与导电通路孔330的第二群组电接触。第一导电引线可操作地耦合到半导体装置的第一组件并且第二导电引线可操作地耦合到半导体装置的第二组件以电容耦合第一组件和第二组件。
虽然上文参考图6A和图6B所描述的方法已描述为包含：形成包含交替的第一电介质材料332和第二电介质材料333的堆叠304、形成导电通路孔330和存储器单元柱308、移除第二电介质材料333，以及形成导电材料334区和导电接入线316，但是本发明不限于此。在其它实施例中，半导体装置300可通过所谓的“浮动栅极”方法形成，其中在衬底上方形成包含交替的电介质材料和导电材料的堆叠。导电通路孔330和存储器单元柱308可通过堆叠形成，方法是各向异性地移除电介质材料和导电材料的部分以在通路孔区306和存储器阵列区302中在堆叠中形成洞。在此之后，可形成存储器单元柱308并且可如上文所描述形成导电通路孔330。该过程可被称为所谓的“浮动栅极”过程。
相应地，在一些实施例中，在半导体装置中形成电容器结构的方法包括：形成包括交替的第一电介质材料和第二电介质材料的堆叠、在存储器阵列区中的堆叠以及半导体装置的通路孔区中形成开口、选择性移除来自堆叠的第二电介质材料的部分以形成在交替的第一电介质材料的邻近部分之间的间隙、在间隙中形成第一导电材料、在通路孔区中的开口的侧壁上形成电介质材料，以及在电介质材料上方的通路孔区的开口中形成第二导电材料以形成包括电容器结构的一部分的导电通路孔，所述电容器结构包括第二导电材料、在导电通路孔的侧壁上的电介质材料以及第一导电材料。
图7是可包含上文所描述的半导体装置100、300中的一或多个的系统400的简化示意。举例来说，系统400还可包含额外的元件，例如，通信电路410、驱动器420、存储器控制器430、放大器440以及解码器450。在一些实施例中，额外元件中的一或多个可在半导体装置100、300下面形成并且使用穿过阵列的通孔电接触。半导体系统可包含本文中所描述的系统400。
参考图8，描绘了基于处理器的系统800。基于处理器的系统800可包含根据本发明的实施例所制造的各种电子装置。基于处理器的系统800可以是多种类型中的任一者，例如，计算机、相机、传呼机、蜂窝电话、无线装置、显示器、芯片组、机顶盒、个人组织器、控制电路或其它电子装置。基于处理器的系统800可包含一或多个处理器802(例如，微处理器)以控制基于处理器的系统800中的系统功能和请求的处理。基于处理器的系统800的处理器802和其它子组件可包含存储器单元、存储器阵列以及半导体装置或可耦合到存储器单元、存储器阵列以及半导体装置，所述半导体装置包含根据本发明的实施例本文中所描述的半导体装置100、300。
基于处理器的系统800可包含与处理器802可操作地连通的电源804。举例来说，如果基于处理器的系统800是便携式系统，那么电源804可包含燃料电池、电力净化装置、永久性电池、可替换电池以及可充电电池中的一或多个。举例来说，电源804还可包含AC适配器；因此，基于处理器的系统800可插入到壁式插座中。举例来说，电源804还可包含DC适配器，以使得基于处理器的系统800可插入到车辆点烟器插口或车辆电源端口中。
各种其它装置可取决于基于处理器的系统800所执行的功能而耦合到处理器802。举例来说，用户接口806可耦合到处理器802。用户接口806可包含输入装置，例如，按钮、开关、键盘、光笔、鼠标、数字转换器和触笔、触摸屏、语音识别系统、麦克风或其组合。显示器808还可耦合到处理器802。显示器808可包含液晶显示器(LCD)、表面传导电子发射显示器(SED)、阴极射线管(CRT)显示器、数字光处理(DLP)显示器、等离子显示器、有机发光二极管(OLED)显示器、发光二极管(LED)显示器、三维投影、音频显示器或其组合。此外，RF子系统/基带处理器810还可耦合到处理器802。RF子系统/基带处理器810可包含耦合到RF接收器且耦合到RF发射器(未示出)的天线。通信端口812或多于一个通信端口812还可以耦合到处理器802。举例来说，通信端口812可调适成耦合到一或多个外围装置814(例如，调制解调器、打印机、计算机、扫描仪或相机)或耦合到网路(例如，局域网、远程区域网、企业内部网或因特网)。
处理器802可通过实施存储于存储器中的软件程序来控制基于处理器的系统800。举例来说，软件程序可包含操作系统、数据库软件、绘图软件、文字处理软件、媒体编辑软件或媒体播放软件。存储器可操作地耦合到处理器802以存储和促进各种程序的执行。举例来说，处理器802可耦合到系统存储器816，所述系统存储器816可包含一或多种类型的易失性存储器，例如，动态随机存储器(DRAM)。系统存储器816可进一步包含其它类型的易失性存储器、非易失性存储器或其组合。在一些实施例中，系统存储器816可包含半导体装置，例如，包含存储器单元和存储器阵列(包含电容器结构200(图5A、图5B))的半导体装置。
处理器802还可以耦合到非易失性存储器818。非易失性存储器818可包含STT-MRAM、MRAM、只读存储器(ROM)(例如，EPROM、电阻只读存储器(RROM))以及待用于与系统存储器816结合的快闪存储器(例如，3D NAND)中的一或多个。非易失性存储器818的大小通常选择为仅足够存储任何必要的操作系统、应用程序和固定数据。另外，举例来说，非易失性存储器818可包含如磁盘驱动存储器的高容量存储器，如包含电阻存储器的混合式驱动器或其它类型的非易失性固态存储器。
相应地，在一些实施例中，电子系统包括处理器、可操作地耦合到处理器的半导体装置以及与处理器可操作地连通的电源。半导体装置包含电容器结构，所述电容器结构包括：电容器的第一集合(包括延伸穿过导电材料和电介质材料的堆叠的导电通路孔的第一群组)、电容器的第二集合(包括延伸穿过堆叠的导电通路孔的第二群组)、与电容器的第一集合电连通的第一导电引线以及与电容器的第二集合电连通的第二导电引线，其中导电通路孔的第一群组和导电通路孔的第二群组的每个导电通路孔包括在其侧壁上的电介质衬里和填充导电通路孔的导电材料。
虽然已结合图式描述了某些说明性实施例，但所属领域的技术人员将认识到且理解，本发明所包含的实施例不限于在本文中明确地示出且描述的那些实施例。实际上，可在不脱离本发明所包含的实施例(如本文中所主张的那些实施例，包含合法等效物)的范围的情况下，对本文中所描述的实施例做出多种添加、删除和修改。此外，一个所公开的实施例的特征可与另一所公开的实施例的特征组合，而仍然包含在本发明的范围内。

Claims (26)

1.一种半导体装置，其包括：
电容器结构，其包括：
导电通路孔，其延伸穿过交替的电介质材料和第一导电材料的堆叠，每个导电通路孔包括延伸穿过交替的电介质材料和第一导电材料的所述堆叠并且在所述导电通路孔的侧壁上的另一电介质材料内的第二导电材料；
第一导电线，其与所述导电通路孔的第一群组电连通；
第二导电线，其与所述导电通路孔的第二群组电连通；以及
电容器，其各自由所述第二导电材料的一部分、所述另一电介质材料和所述第一导电材料的一个区限定。
2.根据权利要求1所述的半导体装置，其中所述交替的电介质材料和第一导电材料包括所述电介质材料和所述第一导电材料的至少64个交替的区。
3.根据权利要求1所述的半导体装置，其中所述导电通路孔各自延伸穿过至少4μm的电介质材料和第一导电材料的交替的区。
4.根据权利要求1所述的半导体装置，其中所述导电通路孔的第一群组形成相对于彼此并联布置的所述电容器的第一群组的部分并且所述导电通路孔的第二群组形成相对于彼此并联布置的所述电容器的第二群组的部分。
5.根据权利要求4所述的半导体装置，其中所述电容器的所述第一群组是与所述电容器的所述第二群组串联布置的。
6.根据权利要求1所述的半导体装置，其中所述导电通路孔的第一群组包含与所述导电通路孔的第二群组相同数目的导电通路孔。
7.根据权利要求1所述的半导体装置，其中所述第一导电线与电耦合到所述半导体装置的第一组件的第一导电引线电连通并且所述第二导电线与电耦合到所述半导体装置的第二组件的第二导电引线电连通。
8.根据权利要求1所述的半导体装置，其中所述交替的电介质材料和第一导电材料的每个部分的所有表面由所述电介质材料和所述另一电介质材料中的至少一个包围。
9.根据权利要求1所述的半导体装置，其进一步包括存储器阵列区，所述存储器阵列区包括延伸穿过所述交替的电介质材料和第一导电材料的堆叠的垂直存储器单元，其中所述存储器阵列区与所述导电通路孔电隔离。
10.根据权利要求1所述的半导体装置，其中所述导电通路孔与所述半导体装置的存储器阵列区通过填充有电介质材料的沟槽电隔离。
11.根据权利要求1所述的半导体装置，其中交替的电介质材料的所述堆叠的所述电介质材料从包含所述导电通路孔的通路孔区延伸到包含垂直存储器单元的存储器阵列区。
12.根据权利要求1所述的半导体装置，其中所述电容器结构可操作地耦合到电力总线和数据总线。
13.根据权利要求1所述的半导体装置，其中所述第一导电材料包括与所述半导体装置的存储器阵列区中的字线的导电材料相同的材料。
14.一种半导体装置，其包括：
集成电路的第一组件；
所述集成电路的第二组件；以及
电容器结构，其在所述集成电路的所述第一组件与所述集成电路的所述第二组件之间，所述电容器结构包括：
导电通路孔，其延伸穿过交替的第一电介质材料和第一导电材料，所述导电通路孔中的每个导电通路孔包含中心部分，所述中心材料包括第二导电材料和在所述第二导电材料的侧壁上的第二电介质材料，所述第二电介质材料沿着所述导电通路孔的长度延伸，所述第二导电材料通过所述第二电介质材料与所述第一导电材料分开；以及
电容器，其各自由所述第二导电材料的一部分、所述第二电介质材料和所述第一导电材料的一个区限定。
15.根据权利要求14所述的半导体装置，其中所述导电通路孔布置在行和列中，其中每隔一列与第一导电线电连通并且每隔一列的其它列与第二导电线电连通。
16.根据权利要求15所述的半导体装置，其中所述第一导电线与所述第一组件电连通并且所述第二导电线与所述第二组件电连通。
17.根据权利要求14所述的半导体装置，其进一步包括存储器单元区，所述存储器单元区包含延伸穿过所述交替的第一电介质材料和第一导电材料的存储器单元柱。
18.根据权利要求17所述的半导体装置，其中所述存储器单元柱通过所述存储器单元柱与所述导电通路孔之间的电介质材料与所述导电通路孔电隔离。
19.根据权利要求14所述的半导体装置，其中所述第二电介质材料具有介于10nm与30nm之间的厚度。
20.根据权利要求14所述的半导体装置，其中所述电容器结构包括与所述第一组件电连通的电容器的第一群组以及与所述第二组件电连通的电容器的第二群组，其中所述电容器的第一群组和所述电容器的第二群组通过在与所述电容器的第一群组相关联的导电通路孔和与所述电容器的第二群组相关联的导电通路孔之间的第二导电材料的交替的部分彼此电容耦合。
21.一种在半导体装置中形成电容器结构的方法，所述方法包括：
形成包括交替的第一电介质材料和第二电介质材料的堆叠；
在存储器阵列区中的所述堆叠以及所述半导体装置的通路孔区中形成开口；
选择性移除来自所述堆叠的所述第二电介质材料的部分以形成在所述交替的第一电介质材料的邻近部分之间的间隙；
在所述间隙中形成第一导电材料以形成所述堆叠以包括交替的电介质材料和第一导电材料；
在所述通路孔区中的所述开口的侧壁上形成电介质材料；
在所述电介质材料上方的所述通路孔区的所述开口中形成第二导电材料以形成包括电容器结构的一部分的导电通路孔，所述电容器结构包括第二导电材料、在所述导电通路孔的所述侧壁上的所述电介质材料以及所述第一导电材料；
形成与所述导电通路孔的第一群组电连通的第一导电线；以及
形成与所述导电通路孔的第二群组电连通的第二导电线。
22.根据权利要求21所述的方法，其进一步包括电耦合所述第一导电线到所述半导体装置的第一组件并且电耦合所述第二导电线到所述半导体装置的第二组件以将所述第一组件电容耦合到所述第二组件。
23.一种电子系统，其包括：
处理器；
半导体装置，其可操作地耦合到所述处理器，所述半导体装置包含电容器结构，所述电容器结构包括：
电容器的第一集合，其包括延伸穿过导电材料和电介质材料的堆叠的导电通路孔的第一群组；
电容器的第二集合，其包括延伸穿过导电材料和电介质材料的所述堆叠的导电通路孔的第二群组；
其中所述导电通路孔的第一群组和所述导电通路孔的第二群组的每个导电通路孔包括在其侧壁上的电介质衬里和填充所述导电通路孔的另一导电材料，并且其中所述电容器的第一集合和所述电容器的第二集合中的每一电容器由所述另一导电材料的一部分、所述电介质衬里和所述导电材料的一个区限定；
第一导电引线，其与所述电容器的第一集合电连通；以及
第二导电引线，其与所述电容器的第二集合电连通；以及
电源，其与所述处理器可操作地连通。
24.一种半导体装置，其包括：
集成电路的第一组件；
所述集成电路的第二组件；以及
电容器结构，其在所述集成电路的所述第一组件与所述集成电路的所述第二组件之间，所述电容器结构包括：
导电通路孔，其延伸穿过交替的第一电介质材料和第一导电材料，每个导电通路孔包含在其侧壁上的第二电介质材料和包括第二导电材料的中心部分；以及
电容器，其各自由所述第二导电材料的一部分、所述第二电介质材料和所述第一导电材料的一个区限定，
其中所述导电通路孔布置在行和列中，其中每隔一列与第一导电线电连通并且每隔一列的其它列与第二导电线电连通。
25.一种半导体装置，其包括：
集成电路的第一组件；
所述集成电路的第二组件；以及
电容器结构，其在所述集成电路的所述第一组件与所述集成电路的所述第二组件之间，所述电容器结构包括：
导电通路孔，其延伸穿过交替的第一电介质材料和第一导电材料，每个导电通路孔包含在其侧壁上的第二电介质材料和包括第二导电材料的中心部分；以及
电容器，其各自由所述第二导电材料的一部分、所述第二电介质材料和所述第一导电材料的一个区限定；以及
存储器单元区域，其包含延伸穿过所述交替的第一电介质材料和第一导电材料的存储器单元柱。
26.一种半导体装置，其包括：
集成电路的第一组件；
所述集成电路的第二组件；以及
电容器结构，其在所述集成电路的所述第一组件与所述集成电路的所述第二组件之间，所述电容器结构包括：
导电通路孔，其延伸穿过交替的第一电介质材料和第一导电材料，每个导电通路孔包含在其侧壁上的第二电介质材料和包括第二导电材料的中心部分，所述第二电介质材料具有介于10nm与30nm之间的厚度；以及
电容器，其各自由所述第二导电材料的一部分、所述第二电介质材料和所述第一导电材料的一个区限定。
CN201810967296.2A 2017-08-28 2018-08-23 包含电容器的半导体装置、相关电子系统以及相关方法 Active CN109427801B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/687,830 US10373904B2 (en) 2017-08-28 2017-08-28 Semiconductor devices including capacitors, related electronic systems, and related methods
US15/687,830 2017-08-28

Publications (2)

Publication Number Publication Date
CN109427801A CN109427801A (zh) 2019-03-05
CN109427801B true CN109427801B (zh) 2020-07-31

Family

ID=65434370

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810967296.2A Active CN109427801B (zh) 2017-08-28 2018-08-23 包含电容器的半导体装置、相关电子系统以及相关方法

Country Status (2)

Country Link
US (3) US10373904B2 (zh)
CN (1) CN109427801B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10373904B2 (en) * 2017-08-28 2019-08-06 Micron Technology, Inc. Semiconductor devices including capacitors, related electronic systems, and related methods
US10868185B2 (en) * 2018-11-27 2020-12-15 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
CN113347786B (zh) * 2020-02-18 2023-12-26 财团法人工业技术研究院 具导电通孔阵列基板的电子装置
TWI774363B (zh) * 2021-05-11 2022-08-11 瑞昱半導體股份有限公司 手指式半導體電容陣列布局

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102263108A (zh) * 2010-05-31 2011-11-30 海力士半导体有限公司 非易失性存储器件及其制造方法
CN105990354A (zh) * 2015-01-28 2016-10-05 旺宏电子股份有限公司 存储器元件及其制作方法
CN106558591A (zh) * 2015-09-18 2017-04-05 三星电子株式会社 三维半导体器件
CN107039443A (zh) * 2015-07-23 2017-08-11 旺宏电子股份有限公司 存储器元件及其制作方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5195019A (en) 1992-02-10 1993-03-16 Hertz Jerome J Bonding fired multilayer capacitors into a stack
JP4377617B2 (ja) * 2003-06-20 2009-12-02 日本特殊陶業株式会社 コンデンサ、コンデンサ付き半導体素子、コンデンサ付き配線基板、および、半導体素子とコンデンサと配線基板とを備える電子ユニット
JP4518885B2 (ja) * 2004-09-09 2010-08-04 京セラ株式会社 セラミック電子部品及びその製造方法
US7932471B2 (en) * 2005-08-05 2011-04-26 Ngk Spark Plug Co., Ltd. Capacitor for incorporation in wiring board, wiring board, method of manufacturing wiring board, and ceramic chip for embedment
JP4546415B2 (ja) * 2005-09-01 2010-09-15 日本特殊陶業株式会社 配線基板、セラミックキャパシタ
JP5089880B2 (ja) * 2005-11-30 2012-12-05 日本特殊陶業株式会社 配線基板内蔵用キャパシタ、キャパシタ内蔵配線基板及びその製造方法
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2009016400A (ja) * 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
WO2009050829A1 (ja) * 2007-10-18 2009-04-23 Ibiden Co., Ltd. 配線基板及びその製造方法
US8541831B2 (en) * 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
JP5524715B2 (ja) * 2009-06-01 2014-06-18 日本特殊陶業株式会社 セラミックコンデンサ、配線基板
US8383512B2 (en) * 2011-01-19 2013-02-26 Macronix International Co., Ltd. Method for making multilayer connection structure
JP5394270B2 (ja) * 2010-01-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2011199131A (ja) * 2010-03-23 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5429019B2 (ja) * 2010-04-16 2014-02-26 富士通株式会社 キャパシタ及びその製造方法
JP5536682B2 (ja) * 2011-01-18 2014-07-02 日本特殊陶業株式会社 部品内蔵配線基板
US8945996B2 (en) * 2011-04-12 2015-02-03 Micron Technology, Inc. Methods of forming circuitry components and methods of forming an array of memory cells
US8765598B2 (en) * 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US8933502B2 (en) * 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
US9165937B2 (en) * 2013-07-01 2015-10-20 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods
US9728548B2 (en) 2015-11-16 2017-08-08 Micron Technology, Inc. Vertical memory blocks and related devices and methods
US10381371B2 (en) * 2015-12-22 2019-08-13 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US9768233B1 (en) * 2016-03-01 2017-09-19 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same
US10043751B2 (en) * 2016-03-30 2018-08-07 Intel Corporation Three dimensional storage cell array with highly dense and scalable word line design approach
US9905514B2 (en) * 2016-04-11 2018-02-27 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
US10373904B2 (en) * 2017-08-28 2019-08-06 Micron Technology, Inc. Semiconductor devices including capacitors, related electronic systems, and related methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102263108A (zh) * 2010-05-31 2011-11-30 海力士半导体有限公司 非易失性存储器件及其制造方法
CN105990354A (zh) * 2015-01-28 2016-10-05 旺宏电子股份有限公司 存储器元件及其制作方法
CN107039443A (zh) * 2015-07-23 2017-08-11 旺宏电子股份有限公司 存储器元件及其制作方法
CN106558591A (zh) * 2015-09-18 2017-04-05 三星电子株式会社 三维半导体器件

Also Published As

Publication number Publication date
CN109427801A (zh) 2019-03-05
US20190067186A1 (en) 2019-02-28
US10910306B2 (en) 2021-02-02
US10756014B2 (en) 2020-08-25
US20190348364A1 (en) 2019-11-14
US20200273793A1 (en) 2020-08-27
US10373904B2 (en) 2019-08-06

Similar Documents

Publication Publication Date Title
KR102411019B1 (ko) 전도성 구조체들, 전도성 구조체들을 포함하는 시스템들 및 디바이스들 및 관련 방법들
CN109427801B (zh) 包含电容器的半导体装置、相关电子系统以及相关方法
US10388720B2 (en) Capacitor with 3D NAND memory
US9373400B2 (en) Vertical structure semiconductor memory devices and methods of manufacturing the same
TWI789775B (zh) 形成微電子裝置的方法、及相關的微電子裝置、記憶體裝置、電子系統、及其他方法
CN110544696B (zh) 存储器装置和制造存储器装置的方法
US9406688B2 (en) Vertical structure non-volatile memory device having insulating regions that are formed as air gaps
US20200082886A1 (en) Memory device using comb-like routing structure for reduced metal line loading
US9525065B1 (en) Semiconductor devices including a channel pad, and methods of manufacturing semiconductor devices including a channel pad
US11094699B1 (en) Apparatuses including stacked horizontal capacitor structures and related methods, memory devices, and electronic systems
KR102378821B1 (ko) 반도체 장치
CN112908936B (zh) 半导体结构及其形成方法
US11917825B2 (en) Microelectronic devices including an oxide material between adjacent decks
TW202201755A (zh) 記憶體裝置與其製造方法
CN115918288A (zh) 包含阶梯式结构的微电子装置和相关存储器装置、电子系统以及方法
US11688689B2 (en) Electronic devices including stair step structures, and related memory devices, systems, and methods
KR102427647B1 (ko) 반도체 장치 및 그 제조 방법
US20230033803A1 (en) Electronic devices comprising multilevel bitlines, and related methods and systems
WO2023010003A1 (en) Electronic devices comprising multilevel bitlines, and related methods and systems
KR20140112705A (ko) 반도체 장치 및 이의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant