KR20130111727A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20130111727A
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Abstract

본 발명은 6F2 구조의 반도체 소자에서 비트라인 콘택플러그를 생략하는 구조를 적용함으로써 반도체 소자의 특성을 향상시키고자 한다.
본 발명에 따른 반도체 소자는 활성영역 및 소자분리막이 정의된 반도체 기판 내에 형성되는 매립형 게이트와, 매립형 게이트 사이의 활성영역과 맞닿으며 상기 매립형 게이트와 교차되도록 배치된 비트라인을 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 매립형 게이트 구조에서의 비트라인 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자는 캐패시터 및 트랜지스터로 구성된 단위 셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어진다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 메모리 소자의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도가 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하시키는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다.
아울러, 반도체 소자의 집적도가 높아질수록 셀 트랜지스터에 연결된 게이트와 비트라인 간의 거리가 가까워진다. 이로 인해 발생하는 기생 캐패시턴스가 증가하면서 비트라인을 통해 전달되는 데이터를 증폭하는 센스 앰프의 동작 마진이 악화되어 반도체 장치의 동작 신뢰성에 치명적인 영향을 끼치는 등의 단점이 발생하였다. 이러한 점을 극복하기 위해 게이트와 비트라인 간의 기생 캐패시턴스를 줄이기 위해 게이트를 반도체 기판의 상부가 아닌 리세스 내에만 형성하는 매립형 게이트 구조가 제안되었다. 매립형 게이트 구조는 반도체 기판 내 형성된 리세스 내에 도전 물질을 형성하고 도전 물질의 상부를 절연막으로 덮어 게이트가 반도체 기판 내에 매립되도록 함으로써 소스/드레인이 형성되는 반도체 기판 상에 형성되는 비트라인 또는 비트라인 콘택플러그와의 전기적인 격리를 보다 명확하게 할 수 있다. 이러한 매립형 게이트가 형성된 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도 1은 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 것으로, 도 1의 (ⅰ)은 평면도를 도시한 것이며, 도 1의 (ⅱ)는 도 1의 (ⅰ)의 A - A'의 절단면에 따른 단면도를 도시한 것이다.
도 1을 참조하면, 반도체 기판(10)에 활성영역(13) 및 소자분리막(미도시)이 형성된다. 그리고, 활성영역(13) 내에 다수의 게이트(20)가 형성되어 있으며, 게이트(20) 외측에는 게이트 절연막(17)이 더 포함된다. 여기서, 게이트(20)는 매립형 게이트이며, 하나의 활성영역(13)에 두 개의 게이트(20)가 형성된다. 게이트(20)는 상부에 형성된 실링막(25)에 의해 완전히 매립된 형태가 된다.
또한, 게이트(20) 사이의 활성영역(13) 중앙부와 접속하는 비트라인 콘택플러그(30)가 형성된다. 그리고, 비트라인 콘택플러그(30)과 연결되며 게이트(20)과 수직하는 방향으로 연장된 비트라인(40)이 형성된다. 비트라인(40)은 배리어 메탈층(35), 비트라인 도전물질(37) 및 비트라인 하드마스크층(39)의 적층구조로 구성된다. 그리고, 비트라인(40)을 포함하는 반도체 기판(10) 상부에 절연막(43)을 관통하여 비트라인(40)을 기준으로 활성영역(13) 양끝단과 접속되는 저장전극 콘택플러그(45)가 형성된다.
상술한 바와 같은 반도체 구조에서 비트라인 콘택플러그 및 저장전극 콘택플러그에서 많은 저항이 발생하고 있으며, 이러한 저항으로 인해 많은 불량이 발생하고 있다. 특히, 6F2 구조에서는 8F2 구조에 비해 비트라인 콘택플러그가 취약한 구조를 가지고 있기 때문에 비트라인 콘택플러그의 저항이 많이 증가되는 문제점이 있다. 또한, 반도체 소자의 크기가 작아질수록 비트라인 SAC(Self Align Contact) 페일 및 게이트 SAC 페일이 증가되는 문제점이 있다.
본 발명은 6F2 구조의 반도체 소자에서 비트라인 콘택플러그를 생략하는 구조를 적용함으로써 반도체 소자의 특성을 향상시키고자 한다.
본 발명에 따른 반도체 소자는 활성영역 및 소자분리막이 정의된 반도체 기판 내에 형성되는 매립형 게이트와, 매립형 게이트 사이의 활성영역과 맞닿으며 상기 매립형 게이트와 교차되도록 배치된 비트라인을 포함하는 것을 특징으로 한다.
나아가, 매립형 게이트는 하나의 활성영역에 두 개가 지나도록 배치된다.
나아가, 매립형 게이트 상부에 실링막을 더 포함하는 것을 특징으로 하며, 실링막은 저유전물질(low-K)로 탄소를 포함하는 물질을 사용하는 것을 특징으로 한다.
그리고, 비트라인은 활성영역의 중앙부를 지나며, 반도체 기판과 직접적으로 연결된 것을 특징으로 하며, 비트라인 하부에 활성영역의 중앙부를 노출시키는 절연층을 더 포함할 수 있다.
또한, 비트라인은 라인 타입으로 형성된 것을 특징으로 하며, 비트라인은 배리어 메탈층, 비트라인 도전물질 및 비트라인 하드마스크층의 적층구조로 형성된 것을 특징으로 한다.
그리고, 활성영역 양측 에지부의 상기 반도체 기판과 연결되는 저장전극 콘택플러그를 더 포함하며, 이러한 반도체 소자는 6F2 구조인 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 활성영역 및 소자분리막이 정의된 반도체 기판 내에 매립형 게이트를 형성하는 단계와, 매립형 게이트 사이의 활성영역과 맞닿으며 매립형 게이트와 교차되는 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 매립형 게이트를 형성하는 단계는 반도체 기판을 식각하여 리세스를 형성하는 단계와, 리세스 저부에 게이트 도전물질을 매립하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 게이트 도전물질을 매립하는 단계 이후, 게이트 도전물질이 형성된 리세스 상부에 실링막을 형성하는 단계를 더 포함하며, 이 실링막은 저유전물질(low-K)로 탄소를 포함하는 물질으로 형성하는 것을 특징으로 한다.
여기서, 실링막을 형성하는 단계는 게이트 도전물질이 형성된 리세스를 포함하는 반도체 기판 전체 상부에 실링막을 형성하는 단계와, 평탄화 공정으로 실링막을 식각하여 반도체 기판을 노출시키는 단계를 더 포함한다. 반도체 기판을 노출시키는 단계 이후, 반도체 기판 상부에 활성영역의 중앙부를 노출시키는 절연층을 형성하는 단계를 더 포함할 수 있다.
또한, 실링막을 형성하는 단계는 게이트 도전물질이 형성된 리세스를 포함하는 반도체 기판 전체 상부에 실링막을 형성하는 단계와, 실링막을 식각하여 활성영역 중앙부의 반도체 기판을 노출시키는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 비트라인을 형성하는 단계는 실링막이 형성된 반도체 기판 전체 상부에 배리어 메탈층, 비트라인 도전물질 및 비트라인 하드마스크층을 순차적으로 형성하는 단계와, 비트라인 하드마스크층, 비트라인 도전물질 및 배리어 메탈층을 패터닝하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 비트라인을 형성하는 단계에서 비트라인은 활성영역의 중앙부와 직접적으로 연결되는 라인 형태인 것을 특징으로 하며, 비트라인을 형성하는 단계 이후, 비트라인을 포함하는 반도체 기판 전체 상부에 절연막을 형성하는 단계와, 절연막을 식각하여 활성영역 양측 에지부를 노출시키는 저장전극 콘택홀을 형성하는 단계와, 저장전극 콘택홀에 도전물질을 매립하여 저장전극 콘택플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다. 이러한 반도체 소자는 6F2구조로 형성하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 다음과 같은 효과가 있다.
첫째, 비트라인 콘택플러그를 생략함에 따라 비트라인의 저항이 최소화되어 소자의 동작 속도가 증가되며, 저전력 소자가 구현되는 효과를 얻을 수 있다.
둘째, 비트라인 콘택플러그를 생략함에 따라 반도체 기판 표면으로부터 비트라인 상측까지의 높이가 감소되고, 저장전극 콘택플러그의 높이도 낮아진다. 이에 따라, 저장전극 콘택플러그의 저항이 최소화되어 소자의 동작 속도가 증가되며, 저전력 소자가 구현되는 효과를 얻을 수 있다.
셋째, 비트라인 콘택플러그를 생략함에 따라 비트라인 콘택플러그 주변에 발생하던 페일을 억제할 수 있다.
넷째, 기존에 홀 타입으로 형성된 비트라인 콘택플러그 대신 라인 타입의 비트라인을 사용하기 때문에 활성영역과 비트라인 사이의 접촉 면적이 넓어지고, 이로 인해 비트라인의 저항이 감소되는 효과를 얻을 수 있다.
다섯째, 비트라인 콘택플러그 형성 공정을 생략함에 따라 공정이 단순화되며, 셀 영역과 주변회로 영역의 단차가 감소되는 효과를 얻을 수 있다.
도 1은 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도 및 단면도이다.
도 2는 본 발명에 따른 반도체 소자를 도시한 평면도 및 단면도이다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2은 본 발명에 따른 반도체 소자를 도시한 평면도 및 단면도이다.
도 2을 참조하면, 반도체 기판(100)에 활성영역(103) 및 소자분리막(미도시)이 형성된다. 그리고, 활성영역(103) 내에 다수의 게이트(120)가 형성되어 있으며, 게이트(120) 외측에는 게이트 절연막(117)이 더 포함된다. 여기서, 게이트(120)는 매립형 게이트이며, 하나의 활성영역(103)에 두 개의 게이트(120)가 형성된다. 게이트(120)는 상부에 형성된 실링막(125)에 의해 완전히 매립된 형태가 된다.
또한, 활성영역(103)을 지나며 게이트 라인(120)과 수직하는 방향으로 연장된 비트라인(140)이 형성된다. 비트라인(140)은 배리어 메탈층(135), 비트라인 도전물질(137) 및 비트라인 하드마스크층(139)의 적층구조로 구성된다. 이때, 비트라인(140)은 별도의 비트라인 콘택플러그 없이 직접적으로 활성영역(103)과 연결되도록 형성한다. 그리고, 비트라인(140)을 포함하는 반도체 기판(100) 전체 상부에 절연막(143)이 형성되고, 이 절연막(143)을 관통하여 비트라인(140)을 기준으로 활성영역(103) 양끝단과 접속되는 저장전극 콘택플러그(145)가 형성된다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a를 참조하면 반도체 기판(100) 상부에 게이트 영역을 정의하는 마스크 패턴(미도시)을 형성한 후 마스크 패턴(미도시)을 식각 마스크로 반도체 기판(100)을 식각하여 리세스(110)를 형성한다. 이때, 반도체 기판(100)을 식각하는 공정은 습식 또는 건식 식각으로 진행할 수 있다. 이후, 마스크 패턴(미도시)을 제거한다.
도 3b를 참조하면, 리세스(110) 내벽에 게이트 절연막(117)을 형성한다. 게이트 절연막(117)은 CVD(Chemical Vapor Deposition) 방법으로 형성하거나 퍼니스(Furnace)를 사용하여 형성할 수 있다. 이후, 후속으로 형성되는 게이트 도전물질과 게이트 절연막(117) 간의 반응을 억제하기 위하여 게이트 절연막(117) 표면에 배리어 메탈층(미도시)을 더 형성할 수 도 있다. 배리어 메탈층(미도시)은 CVD(Chemical Vapor Deposition), MOCVD(Metal-Organic Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방법으로 형성할 수 있다. 배리어 메탈층은 게이트 도전물질이 게이트 절연막(117)으로 확산되는 것을 방지하는 확산 방지막의 기능을 하여야 하므로 산화물계열 (MoOx,ZrOx,TaOx,TiOx,RuOx,CrOx 등)이나 질화물 계열(WN, WSiNx, MoNx,ZrNx,TaNx,TiNx,RuNx,CrNx 등)의 물질을 주로 사용하는 것이 바람직하다. 또한, 게이트 절연막(117) 표면에 Zr이나 Hf과 같은 High-k 물질을 형성한 후 산화, 탄화 또는 질화시켜 확산 방지막과 게이트 절연막(117)을 더욱 견고하게 할 수 있다.
다음으로, 게이트 절연막(117)이 형성된 반도체 기판(100) 전체 상부에 게이트 도전물질(120)을 형성한다. 게이트 도전물질(120)은 텅스텐, 구리, 탄탈륨, 티타늄 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성한다. 그리고, 이 게이트 도전물질(120)은 PVD, CVD, MOCVD 또는 ALD 방법으로 형성할 수 있다.
도 3c를 참조하면, 반도체 기판(100)이 노출될때까지 평탄화 공정을 진행한 후 리세스(110)에 매립된 게이트 도전물질(120)을 더 식각하여 리세스(110) 저부에만 게이트 도전물질(120)이 남겨지도록 한다. 이렇게 남겨진 게이트 도전물질(120)이 매립형 게이트(120a)가 된다.
도 3d를 참조하면, 매립형 게이트(120a)가 형성된 리세스(110)를 포함하는 반도체 기판(100) 전체 상부에 실링막(125)을 형성한다. 이후, 반도체 기판(100)이 노출될때까지 평탄화 공정을 진행하여 리세스(110) 내의 매립형 게이트(120a) 상부에 실링막(125)이 매립되도록 한다. 실링막(125)은 인접한 매립형 게이트(120a) 사이를 완전히 분리하는 역할을 한다. 실링막(125)은 질화막으로 형성하는 것이 바람직하다.
도 3e를 참조하면, 실링막(125)이 형성된 반도체 기판(100) 전체 상부에 배리어 메탈층(135)을 형성한다. 이어서, 배리어 메탈층(135) 상부에 비트라인 도전물질(137) 및 비트라인 하드마스크층(139)을 형성한다. 비트라인 도전물질(137)은 CVD, MOCVD 또는 ALD 방법으로 형성할 수 있다.
배리어 메탈층(135)은 비트라인 도전물질(137)이 비트라인 하부 및 비트라인 주변으로 확산되는 것을 방지하는 확산 방지막의 기능을 하여야 하므로 산화물계열 (MoOx,ZrOx,TaOx,TiOx,RuOx,CrOx 등)이나 질화물 계열(WN, WSiNx, MoNx,ZrNx,TaNx,TiNx,RuNx,CrNx 등)의 물질을 주로 사용하는 것이 바람직하다. 또한, 비트라인 도전물질(137)은 텅스텐, 구리, 탄탈륨, 티타늄 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성한다. 그리고, 비트라인 하드마스크층(139)은 질화막으로 형성한다.
도 3f를 참조하면, 배리어 메탈층(135), 비트라인 도전물질(137) 및 비트라인 하드마스크층(139)을 패터닝하여 비트라인(140)을 형성한다. 비트라인(140)은 도 2에 도시된 바와 같이 매립형 게이트(120a)에 수직한 방향으로 연장되도록 형성하는 것이 바람직하다. 또한, 비트라인 콘택플러그 없이 비트라인 콘택영역의 반도체 기판(100)과 직접적으로 연결되도록 형성하는 것이 바람직하다.
비트라인(140) 측벽에 스페이서(미도시)을 형성한다. 스페이서(미도시)는 후속으로 형성되는 저장전극 콘택플러그와 절연시키는 역할을 한다. 스페이서(미도시)는 산화막, 질화막, 탄소막 및 이들의 조합 중 선택된 어느 하나로 형성할 수 있다.
그 다음, 비트라인(140)을 포함하는 전체 상부에 절연막(143)을 형성한 후 평탄화 공정을 진행한다. 절연막(143)은 질화막, 산화막 및 이들의 조합 중 선택된 어느 하나를 사용하여 형성할 수 있다. 또한, Low-k 특성을 갖는 물질 예컨대, 카본(Carbon)이 포함된 물질로 형성할 수 도 있다.
도 3g를 참조하면, 절연막(143)을 식각하여 저장전극 콘택영역의 반도체 기판(100)을 노출시키는 저장전극 콘택홀을 형성한다. 그리고, 저장전극 콘택홀 내측에 스페이서(미도시)를 형성한 후 저장전극 콘택홀에 도전물질을 매립하여 저장전극 콘택플러그(145)를 형성한다. 저장전극 콘택플러그(145)는 금속 물질 또는 도핑된 4족 원소를 사용하며, 금속물질로 형성할 경우 (MoOx,ZrOx,TaOx,TiOx,RuOx,CrOx 등)이나 질화물 계열(WN, WSiNx, MoNx,ZrNx,TaNx,TiNx,RuNx,CrNx 등)의 물질을 사용할 수 있다.
상술한 바와 같이 비트라인 콘택플러그를 생략하고 비트라인(140)을 형성함에 따라 비트라인(140)의 저항이 최소화된다. 그리고, 반도체 기판(100) 표면으로부터 비트라인(140) 상측까지의 높이가 낮아짐에 따라 저장전극 콘택플러그(145)의 높이도 낮아진다. 이로 인해, 저장전극 콘택플러그(145)의 저항도 최소화된다. 비트라인(140) 및 저장전극 콘택플러그(145)의 저항이 최소화됨에 따라 동작 속도가 증가되며, 저전력 소자가 구현되는 효과를 얻을 수 있다.
또한, 비트라인 콘택플러그를 생략함에 따라 비트라인 콘택플러그 주변에 발생하던 페일을 억제할 수 있으며, 기존에 홀 타입으로 형성된 비트라인 콘택플러그 대신 라인 타입의 비트라인을 사용하기 때문에 활성영역과 비트라인 사이의 접촉 면적이 넓어지기 때문에 저항이 감소되는 효과를 얻을 수 있다.
또한, 비트라인 콘택플러그 형성 공정을 생략함에 따라 공정이 단순화되며, 셀 영역과 주변회로 영역의 단차가 감소되는 효과를 얻을 수 있다.
도 4a 내지 도 4e는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
먼저, 도 4a를 참조하면 반도체 기판(200) 상부에 게이트 영역을 정의하는 마스크 패턴(미도시)을 형성한 후 마스크 패턴(미도시)을 식각 마스크로 반도체 기판(200)을 식각하여 리세스를 형성한다. 이때, 반도체 기판(200)을 식각하는 공정은 습식 또는 건식 식각으로 진행할 수 있다. 이후, 마스크 패턴(미도시)을 제거한다. 다음으로, 리세스 내벽에 게이트 절연막(217)을 형성하고, 리세스를 매립하는 게이트 도전물질을 형성한다. 반도체 기판(200)이 노출될때까지 평탄화 공정을 진행한 후 리세스에 매립된 게이트 도전물질을 더 식각하여 리세스 저부에만 게이트 도전물질이 남겨지도록 한다. 이렇게 남겨진 게이트 도전물질이 매립형 게이트(220)가 된다. 이어서, 매립형 게이트(220)가 형성된 리세스를 포함하는 반도체 기판(200) 전체 상부에 실링막(225)을 형성한다. 도 4a에 도시된 공정은 상술한 도 3a 내지 도 3d에 설명된 공정과 동일한 물질을 사용하여 동일한 방법으로 진행할 수 있다.
도 4b를 참조하면, 실링막(225) 상부에 비트라인 콘택영역을 오픈시키는 마스크 패턴(미도시)을 형성하고, 이 마스크 패턴(미도시)을 식각 마스크로 실링막(225)을 식각하여 비트라인 콘택영역의 반도체 기판(200)을 노출시킨다. 여기서, 반도체 기판(200) 상부에 남겨진 실링막(255)은 매립형 게이트(220)와 비트라인 및 저장전극 콘택플러그 사이를 절연시키는 역할을 한다. 즉, 후속으로 형성되는 비트라인이 저장전극 콘택플러그와 접속하는 활성영역과 맞닿는 것을 방지하는 역할을 한다. 이때, 도 4a의 단계에서 반도체 기판(200)이 노출될때까지 실링막(225)을 식각할 수 도 있다. 반도체 기판(200) 상부의 실링막(225)이 모두 식각되는 경우에는 비트라인 콘택영역을 노출시키는 절연층을 형성하는 공정을 추가로 진행하는 것이 바람직하다.
도 4c를 참조하면, 노출된 반도체 기판(200)을 포함하는 전체 상부에 배리어 메탈층(235), 비트라인 도전물질(237) 및 비트라인 하드마스크층(239)을 순차적으로 형성한다. 이때, 배리어 메탈층(235), 비트라인 도전물질(237) 및 비트라인 하드마스크층(239)은 도 3e에서 설명한 물질과 동일한 물질을 사용하여 형성할 수 있다.
도 4d를 참조하면, 배리어 메탈층(235), 비트라인 도전물질(237) 및 비트라인 하드마스크층(239)을 패터닝하여 비트라인(240)을 형성한다. 비트라인(240)은 비트라인 콘택플러그 없이 반도체 기판(200)과 직접적으로 연결되며, 도 2에 도시된 바와 같이 매립형 게이트(220)에 수직한 방향으로 연장되도록 형성하는 것이 바람직하다. 비트라인(240) 측벽에 스페이서(미도시)을 형성한다. 스페이서(미도시)는 후속으로 형성되는 저장전극 콘택플러그와 절연시키는 역할을 한다. 그 다음, 비트라인(240)을 포함하는 전체 상부에 절연막(243)을 형성한 후 평탄화 공정을 진행한다.
도 4e를 참조하면, 절연막(243) 및 실링막(225)을 식각하여 저장전극 콘택영역의 반도체 기판(200)을 노출시키는 저장전극 콘택홀을 형성한다. 그리고, 저장전극 콘택홀 내측에 스페이서(미도시)를 형성한 후 저장전극 콘택홀에 도전물질을 매립하여 저장전극 콘택플러그(245)를 형성한다.
상술한 바와 같이 비트라인 콘택플러그를 생략하고 비트라인(240)을 형성함에 따라 비트라인(240)의 저항이 최소화된다. 그리고, 반도체 기판(200) 표면으로부터 비트라인(240) 상측까지의 높이가 낮아짐에 따라 저장전극 콘택플러그(245)의 높이도 낮아진다. 이로 인해, 저장전극 콘택플러그(245)의 저항도 최소화된다. 비트라인(240) 및 저장전극 콘택플러그(245)의 저항이 최소화됨에 따라 동작 속도가 증가되며, 저전력 소자가 구현되는 효과를 얻을 수 있다.
또한, 비트라인 콘택플러그를 생략함에 따라 비트라인 콘택플러그 주변에 발생하던 페일을 억제할 수 있으며, 기존에 홀 타입으로 형성된 비트라인 콘택플러그 대신 라인 타입의 비트라인을 사용하기 때문에 활성영역과 비트라인 사이의 접촉 면적이 넓어지기 때문에 저항이 감소되는 효과를 얻을 수 있다.
또한, 비트라인 콘택플러그 형성 공정을 생략함에 따라 공정이 단순화되며, 셀 영역과 주변회로 영역의 단차가 감소되는 효과를 얻을 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100, 200 : 반도체 기판 110 : 리세스
117, 217 : 게이트 절연막 120 : 게이트 도전물질
120a, 220 : 매립형 게이트 125, 225 : 실링막
135, 235 : 배리어 메탈층 137, 237 : 비트라인 도전물질
139, 239 : 비트라인 하드마스크층 140, 240 : 비트라인
145, 245 : 저장전극 콘택플러그

Claims (21)

  1. 활성영역 및 소자분리막이 정의된 반도체 기판 내에 형성되는 매립형 게이트; 및
    상기 매립형 게이트 사이의 상기 활성영역과 맞닿으며 상기 매립형 게이트와 교차되도록 배치된 비트라인
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 매립형 게이트는 하나의 활성영역에 두 개가 지나도록 배치된 것을 특징으로 하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 매립형 게이트 상부에 실링막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 청구항 3에 있어서,
    상기 실링막은 저유전물질(low-K)로 탄소를 포함하는 물질을 사용하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 비트라인은 상기 활성영역의 중앙부를 지나며, 상기 반도체 기판과 직접적으로 연결된 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 비트라인 하부에 상기 활성영역의 중앙부를 노출시키는 절연층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 청구항 1에 있어서,
    상기 비트라인은 라인 타입으로 형성된 것을 특징으로 하는 반도체 소자.
  8. 청구항 1에 있어서,
    상기 비트라인은 배리어 메탈층, 비트라인 도전물질 및 비트라인 하드마스크층의 적층구조로 형성된 것을 특징으로 하는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 활성영역 양측 에지부의 상기 반도체 기판과 연결되는 저장전극 콘택플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 청구항 1에 있어서,
    상기 반도체 소자는 6F2 구조인 것을 특징으로 하는 반도체 소자.
  11. 활성영역 및 소자분리막이 정의된 반도체 기판 내에 매립형 게이트를 형성하는 단계; 및
    상기 매립형 게이트 사이의 상기 활성영역과 맞닿으며 상기 매립형 게이트와 교차되는 비트라인을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 11에 있어서,
    상기 매립형 게이트를 형성하는 단계는
    상기 반도체 기판을 식각하여 리세스를 형성하는 단계; 및
    상기 리세스 저부에 게이트 도전물질을 매립하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 청구항 12에 있어서,
    상기 게이트 도전물질을 매립하는 단계 이후,
    상기 게이트 도전물질이 형성된 상기 리세스 상부에 실링막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 청구항 13에 있어서,
    상기 실링막은 저유전물질(low-K)로 탄소를 포함하는 물질으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 청구항 13에 있어서,
    상기 실링막을 형성하는 단계는
    상기 상기 게이트 도전물질이 형성된 상기 리세스를 포함하는 상기 반도체 기판 전체 상부에 실링막을 형성하는 단계; 및
    평탄화 공정으로 상기 실링막을 식각하여 상기 반도체 기판을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 청구항 15에 있어서,
    상기 반도체 기판을 노출시키는 단계 이후,
    상기 반도체 기판 상부에 상기 활성영역의 중앙부를 노출시키는 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 청구항 13에 있어서,
    상기 실링막을 형성하는 단계는
    상기 게이트 도전물질이 형성된 상기 리세스를 포함하는 상기 반도체 기판 전체 상부에 실링막을 형성하는 단계; 및
    상기 실링막을 식각하여 상기 활성영역 중앙부의 상기 반도체 기판을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 청구항 13에 있어서,
    상기 비트라인을 형성하는 단계는
    상기 실링막이 형성된 상기 반도체 기판 전체 상부에 배리어 메탈층, 비트라인 도전물질 및 비트라인 하드마스크층을 순차적으로 형성하는 단계; 및
    상기 비트라인 하드마스크층, 비트라인 도전물질 및 배리어 메탈층을 패터닝하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 청구항 11에 있어서,
    상기 비트라인을 형성하는 단계에서,
    상기 비트라인은 상기 활성영역의 중앙부와 직접적으로 연결되는 라인 형태인 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 청구항 11에 있어서,
    상기 비트라인을 형성하는 단계 이후,
    상기 비트라인을 포함하는 상기 반도체 기판 전체 상부에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 활성영역 양측 에지부를 노출시키는 저장전극 콘택홀을 형성하는 단계; 및
    상기 저장전극 콘택홀에 도전물질을 매립하여 저장전극 콘택플러그를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 청구항 11에 있어서,
    상기 반도체 소자는 6F2구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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