KR0168360B1 - 반도체 장치의 콘택구조 및 그 형성방법 - Google Patents

반도체 장치의 콘택구조 및 그 형성방법 Download PDF

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Abstract

고집적 반도체 장치에 적용할 수 있는 반도체 장치의 콘택구조 및 그 형성방법이 개시되었다. 본 발명은 제1도전막으로 이루어진 제1게이트 전극과 불순물 영역을 전기적으로 연결하는 버팅 콘택을 갖는 동시에 제1도전막으로 이루어진 제2게이트 전극과는 전기적으로 절연되는 제2도전막 패턴을 형성할 경우 스페이서에 의해 제2도전막 패턴과 불순물 영역이 셀프얼라인 콘택이 되도록 함으로써 제1도전막으로 이루어진 제2게이트 전극과 제2도전막 패턴 사이의 거리를 최소화하여 셀 면적을 감소시킬 수 있다.

Description

반도체 장치의 콘택구조 및 그 형성방법
제1도는 종래의 반도체 장치의 콘택구조를 나타낸 레이 아웃도이다.
제2도는 제1도의 A-A'선에 따른 단면도이다.
제3도는 본 발명에 의한 반도체 장치의 콘택구조를 나타낸 레이 아웃도이다.
제4도는 제3도의 B-B'선에 따른 단면도이다.
제5도 내지 제9도는 제4도의 콘택구조를 형성하는 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치 및 그 형성방법에 관한 것으로, 특히 고집적 반도체 장치에 적용할 수 있는 반도체 장치의 콘택구조 및 그 형성방법에 관한 것이다.
최근 반도체 장치의 집적도가 증가하면서 셀의 면적도 감소하고 있다. 그러나 특정 도전층을 반도체 장치의 활성영역과 접속시키기 위한 콘택홀과 다른 특정 도전층 사이에 일정한 거리를 유지해야 할 필요가 있다. 이는 콘택홀을 채우는 특정 도전층과 다른 특정 도전층을 전기적으로 절연시키기 위함이다. 따라서 셀 면적을 감소시키는데 어려움이 발생한다.
제1도는 종래의 반도체 장치의 콘택구조를 나타낸 레이 아웃도로서, 참조번호 25는 활성영역, 40은 가로 방향으로 배치되어 가로 방향의 한쪽 끝은 상기 활성영역(25)내에 위치하는 제1도전막으로 이루어진 제1게이트 전극, 50은 상기 활성영역(25)에 위치한 제1게이트 전극(40)의 끝과 소정의 간격을 두고 세로방향으로 배치되어 상기 활성영역(25)을 지나는 제1도전막으로 이루어진 제2게이트 전극, 200은 상기 활성영역(25)내에 위치한 제1게이트 전극(40)의 끝 부분을 포함하고 상기 제2게이트 전극과는 소정거리만큼 떨어져 상기 활성 영역(25)의 내부에 위치한 콘택 영역, 100은 상기 콘택 영역(200)을 포함하며 세로 방향으로 배치된 제2도전막 패턴을 나타낸다.
제2도는 제1도의 A-A'선에 따른 단면도이다. 여기에서 제1도와 동일한 참조번호로 도시한 부분은 동일부분을 나타낸다. 구체적으로, 참조번호 10은 제1도전형의 반도체 기판, 20은 상기 반도체 기판(10)표면의 소정 영역에 형성된 제2도전형의 불순물 영역, 30은 상기 제2도전형의 불순물 영역(20)의 한쪽 끝부분의 소정 영역을 노출시키도록 상기 반도체 기판(10)상에 형성된 게이트 절연막 패턴, 40은 상기 불순물 영역(20)의 한쪽 끝에 인접한 상기 게이트 절연막 패턴(30)상에 형성된 제1도전막으로 이루어진 제1게이트 전극, 50은 상기 불순물 영역(20)의 소정 영역을 덮는 게이트 절연막 패턴 상에 상기 불순물 영역(20)의 다른 한쪽 끝과 인접하도록 형성된 제1도전막으로 이루어진 제2게이트 전극, 80은 상기 불순물 영역(20) 및 제1게이트 전극(40)의 일부를 노출시키는 콘택홀(제1도의 200)을 갖는 절연막 패턴을 각각 나타낸다. 따라서 상기 콘택홀과 상기 제2게이트 전극(50)은 일정한 거리(L)를 유지한다. 계속해서, 참조번호 100은 상기 콘택홀(제1도의 200)을 덮는 제2도전막 패턴을 각각 나타낸다.
상술한 바와 같이 종래의 반도체 장치의 콘택구조에 의하면, 상기 콘택홀(200)을 통하여 상기 활성영역(20)과 접속되는 제2도전막 패턴(100)과 상기 제2게이트 전극(50)을 전기적으로 절연시키기 위해서는 상기 콘택홀(200)과 상기 제2게이트 전극(50)은 상기 절연막 패턴(80)에 의하여 일정한 거리(a) 만큼 떨어져 있어야 한다. 이는 셀의 면적을 감소시키는데 한계 요인이 된다.
따라서 본 발명의 목적은, 특정 도전층을 반도체 기판에 형성된 활성영역과 접속시키기 위한 콘택홀과 다른 특정 도전층을 전기적으로 절연시키기 위하여 필요한 간격을 스페이서로 유지함으로서 그 간격을 최소화하여 셀의 면적을 감소시킬 수 있는 반도체 장치의 콘택구조를 제공하는데 있다.
본 발명의 다른 목적은, 상기 목적을 달성하기에 적합한 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 장치의 콘택구조에 있어서, 제1도전형의 반도체 기판; 상기 반도체 기판의 표면에 형성된 제2도전형의 불순물 영역; 상기 제2도전형의 불순물 영역 양쪽에 게이트 절연막이 개재되어 형성된 제1게이트 전극과 제2게이트 전극; 상기 제2게이트 전극 상부에 형성된 제1절연막 패턴; 상기 제1게이트 전극의 측벽과 제2게이트 전극 및 제1절연막 패턴의 측벽에 형성된 절연막 스페이서; 상기 제1게이트 전극의 일부분, 상기 제2도전형의 불순물 영역, 상기 스페이서 및 상기 제1절연막 패턴의 일부를 노출시키는 콘택홀을 갖는 제2절연막 패턴; 및 상기 콘택홀을 덮는 도전막 패턴을 구비하는 것을 특징으로 반도체 장치의 콘택구조를 제공한다.
상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 게이트 절연막, 제1도전막 및 제1절연막을 순차적으로 형성하는 단계; 상기 제1도전막의 소정 부분을 노출시키기 위하여 상기 제1절연막을 패터닝하는 단계; 상기 노출된 제1도전막 및 이와 인접한 제거되지 않은 제1절연막의 일부를 노출시키는 제1포토레지스트 패턴을 형성하는 단계; 상기 제1포토레지스트 패턴을 식각 마스크로 하여 상기 게이트 절연막을 노출시키는 동시에 상기 노출된 게이트 절연막 상의 한쪽에 상기 제1도전막으로 이루어진 제1게이트 전극을 형성하고 다른 한쪽에는 제1절연막 패턴과 제1도전막으로 이루어진 제2게이트 전극을 형성하는 단계; 상기 제1포토레지스트 패턴을 제공하는 단계; 상기 노출된 게이트 절연막 하부의 실리콘 기판에 불순물 영역을 형성하는 단계; 상기 결과물 전면에 제2절연막을 형성하는 단계; 상기 제1게이트 전극과 제2게이트 전극 사이에 위치한 게이트 절연막 상부의 제2절연막을 노출시키는 제2포토레지스트 패턴을 형성하는 단계; 상기 제2포토레지스트 패턴을 식각 마스크로 하여 상기 제2절연막 및 게이트 절연막을 순차적으로 이방성 식각함으로써 상기 제1게이트 전극의 측벽과 제2게이트 전극 및 제1절연막의 제2패턴 측벽에 스페이서를 형성함과 동시에 상기 불순물 영역 및 제1게이트 전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 상기 제2포토레지스트 패턴을 제거하는 단계; 및 상기 콘택홀을 덮는 제2도전막 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 콘택구조 형성방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다.
제3도는 본 발명에 의한 반도체 장치의 콘택구조를 나타낸 레이 아웃도로서, 참조번호 35는 활성영역, 41은 가로 방향으로 배치되어 가로 방향의 한쪽 끝은 상기 활성 영역(35) 내에 위치하는 제1도전막으로 이루어진 제1게이트 전극, 51은 상기 활성영역(35)에 위치한 제1게이트 전극(41)의 끝과 소정의 간격을 두고 세로 방향으로 배치되어 상기 활성영역(35)을 지나는 제1도전막으로 이루어진 제2게이트 전극, 201은 상기 활성영역(35)에 위치한 제1게이트 전극(41)의 끝 부분과 상기 제2게이트 전극(51)의 가장자리 소정 부분을 포함하여 상기 활성영역(35)의 내부에 위치한 콘택 영역, 101은 상기 콘택 영역(201)을 포함하여 세로 방향으로 배치된 제2도전막 패턴을 나타낸다.
제4도는 제3도의 B-B' 선에 따른 단면도이다. 여기에서 제3도와 동일한 참조번호로 도시한 부분은 동일부분을 나타낸다. 구체적으로, 참조번호 11은 제1도전형의 반도체 기판, 21은 상기 반도체 기판(11) 표면의 소정 영역에 형성된 제2도전형의 불순물 영역이다. 여기서 상기 제2도전형은 상기 제1도전형과 반대형인 것이 바람직하다. 또한, 상기 불순물 영역(21)은 LDD(Lightly doped drain) 구조의 소오스/드레인 것이 바람직하다. 31은 상기 반도체 기판(11) 상에 형성되어 상기 불순물 영역(21)을 노출시키는 콘택홀(201)을 갖는 게이트 절연막 패턴, 41 및 51은 상기 콘택홀(201)의 양 측벽으로부터 일정거리를 유지하면서 상기 게이트 절연막 패턴(31) 상에 각각 형성된 제1도전막으로 이루어진 제1게이트 전극 및 제2게이트 전극, 61은 상기 제2게이트 전극 상에 형성된 제1절연막 패턴, 71은 상기 제1게이트 전극(41)의 측벽과 상기 제2게이트 전극(51) 및 제1절연막 패턴(61)의 측벽에 형성된 스페이서, 91은 상기 불순물 영역(21) 및 제1게이트 전극의 일부, 제1절연막 패턴(61)을 노출시키는 콘택홀(201)을 갖는 제2절연막 패턴, 101은 상기 콘택홀(201)을 덮는 제2도전막 패턴을 각각 나타낸다. 여기서, 상기 제1절연막 패턴(61), 스페이서(71) 및 제2절연막 패턴(91)은 고온 산화막(High Temperature Oxide, HTO)로 형성한다. 또한, 상기 콘택홀(201)과 제2게이트 전극(51)은 전기적으로 절연되어야 하므로 상기 제2게이트 전극(51)과 콘택홀(201) 사이에는 일정한 거리가 유지되어야 한다. 이 때, 종래의 기술과는 달리 상기 스페이서(71)와 제1절연막 패턴(61)에 의해 상기 제2도전막 패턴(101)과 제2게이트 전극(51)이 격리되도록 함으로써 상기 제2게이트 전극(51)과 콘택홀(201)를 일정거리 이격할 필요가 없고 중첩(overlap)되도록 형성하여도 무방하므로 평면도 상의 면적 축소가 가능해진다.
다음에, 본 발명의 콘택구조를 형성하기 위한 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하고자 한다.
제5도 내지 제9도는 본 발명에 의한 제4도의 콘택구조를 형성하는 방법을 설명하기 위한 단면도들이다.
제5도는 제1도전막(41a) 및 제1절연막(61a)을 형성하는 단계를 도시한 단면도이다. 먼저, 제1도전형의 반도체 기판(11)에 소자분리를 위한 필드 산화막(500)을 형성함으로써, 활성영역과 비활성영역을 한정한다. 이어서, 상기 활성영역 상에 게이트 절연막(31a), 예컨대 열산화막을 형성한 후, 상기 게이트 절연막(31a)이 형성된 반도체 기판 전면에 제1도전막(41a)과 제1절연막(61a)을 순차적으로 형성한다. 여기서, 상기 제1절연막(61a)은 산화막으로 형성한다.
제6도는 제1게이트 전극(41), 제2게이트 전극(51), 제1절연막 패턴(61) 및 제1불순물 영역(601)을 형성하는 단계를 도시한 것이다. 먼저, 상기 제1도전막의 소정 부분을 노출시키기 위하여 상기 제1절연막을 패터닝한다. 이어서, 상기 노출된 제1도전막(41a) 및 이와 인접한 제거되지 않은 제1절연막의 일부를 노출시키는 제1포토레지스트 패턴(도시되지 않음)을 형성한다. 그리고, 상기 제1포토레지스트 패턴을 식각 마스크로 하여 일부 노출된 제1절연막과 제1도전층을 식각하여 노출된 게이트 절연막(31a) 상의 한쪽에 상기 제1도전막으로 이루어진 제1게이트 전극(41)을 형성하고 다른 한쪽에는 제1절연막 패턴(61)과 제1도전막으로 이루어진 제2게이트 전극(51)을 형성한다. 이어서, 상기 포토레지스트 패턴을 제거하고 상기 노출된 게이트 절연막(31a) 아래의 소정의 반도체 기판에 제2도전형의 불순물이 주입된 제1불순물층(601)을 형성한다. 여기서 상기 제2도전형은 상기 제1도전형과 반대형인 것이 바람직하다. 또한, 상기 제1불순물층(601)은 저농도로 형성하는 것이 바람직하다.
제7도는 제2절연막(91a)을 형성하는 단계를 도시한 것으로서, 상기 결과물 전면에 제2절연막(91a), 예컨대 고온 산화막을 약 1500~2000Å 증착한다.
제8도는 스페이서(71), 콘택홀(A) 및 제2불순물 영역(701)을 형성하는 단계를 도시한 것이다. 먼저, 상기 제1불순물 영역(601), 제1게이트 전극의 일부 및 제1절연막 패턴의 일부 상에 형성된 제2절연막을 노출시키는 제2포토레지스트 패턴(도시되지 않음)을 형성한다. 이어서, 상기 제2포토레지스트 패턴을 식각 마스크로 하여 상기 제2절연막(91a) 및 게이트 절연막(31a)을 순차적으로 이방성 식각함으로써 상기 제1게이트 전극(41)의 측벽과 제2게이트 전극(51) 및 제1절연막 패턴(61) 측벽에 스페이서를 형성함과 동시에 상기 제1불순물 영역(601), 제1게이트 전극(41)의 일부 및 제1절연막 패턴(61)의 일부를 노출시키는 콘택홀(A)을 형성한다. 그리고, 상기 스페이서(71)사이에 노출된 제1불순물 영역(601)에 제2도전형의 불순물을 이온주입하여 제2불순물 영역(701)을 형성한다. 여기서 상기 제2불순물 영역(701)은 상기 제1불순물 영역(601) 보다 고농도인 것이 바람직하다. 상기 제1불순물 영역(601)과 제2불순물 영역(701)을 합하여 불순물 영역(21)이라 한다.
제9도는 제2도전막 패턴(101)을 형성함으로써, 본 발명에 의한 콘택구조를 완성하는 단계를 도시한 것이다. 먼저, 상기 제2포토레지스트 패턴을 제거한다. 이어서, 상기 결과물에 제2도전막(도시되지 않음) 예컨대, 폴리실리콘을 약 1500~2000Å 증착한다. 그리고, 상기 제2도전막을 패터닝하여 상기 콘택홀(A)을 덮는 제2도전막 패턴을 형성하여 본 발명에 의한 제4도의 콘택구조를 완성한다.
상술한 본 발명의 실시예에 의하면, 상기 제2게이트 전극(51)과 제2도전막 패턴(101)은 상기 스페이서(71)와 제1절연막 패턴(61)에 의해 절연된다. 따라서 상기 제1게이트 전극(41)과 불순물 영역(21)을 전기적으로 연결하는 버팅 콘택홀에 인접하여 제2게이트 전극(51)을 형성할 경우 상기 스페이서(71)와 제1절연막 패턴(61)에 의해 상기 제2도전막 패턴(101)과 제2게이트 전극(51)이 절연되도록 함으로써 종래기술에 의한 콘택구조 보다 상기 제2게이트 전극(51)과 콘택홀(201)사이의 거리를 감소시킬 수 있어 셀 면적을 감소시킬 수 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명에 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (5)

  1. 반도체 장치의 콘택구조에 있어서, 제1도전형의 반도체 기판; 상기 반도체 기판의 표면에 형성된 제2도전형의 불순물 영역; 상기 제2도전형의 불순물 영역 양쪽에 게이트 절연막이 개재되어 형성된 제1게이트 전극과 제2게이트 전극; 상기 제2게이트 전극 상부에 형성된 제1절연막 패턴; 상기 제1게이트 전극의 측벽과 제2게이트 전극 및 제1절연막 패턴의 측벽에 형성된 절연막 스페이서; 상기 제1게이트 전극의 일부분, 상기 제2도전형의 불순물 영역, 상기 스페이서 및 상기 제1절연막 패턴의 일부를 노출시키는 콘택홀을 갖는 제2절연막 패턴; 및 상기 콘택홀을 덮는 도전막 패턴을 구비하는 것을 특징으로 하는 반도체 장치의 콘택구조.
  2. 제1항에 있어서, 상기 제1게이트 전극 및 제2게이트 전극은 동일한 도전물질로 형성된 것을 특징으로 하는 반도체 장치의 콘택구조.
  3. 제1항에 있어서, 상기 제1절연막 패턴 및 절연막 스페이서는 실리콘 산화막 및 실리콘질화막 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 콘택구조.
  4. 반도체 기판 상에 게이트 절연막, 제1도전막 및 제1절연막을 순차적으로 형성하는 단계; 상기 제1도전막의 소정 부분을 노출시키기 위하여 상기 제1절연막을 패터닝하는 단계; 상기 노출된 제1도전막 및 이와 인접한 제거되지 않은 제1절연막의 일부를 노출시키는 제1포토레지스트 패턴을 형성하는 단계; 상기 제1포토레지스트 패턴을 식각 마스크로하여 상기 게이트 절연막을 노출시키는 동시에 상기 노출된 게이트 절연막 상의 한쪽에 상기 제1도전막으로 이루어진 제1게이트 전극을 형성하고 다른 한쪽에는 제1절연막 패턴과 제1도전막으로 이루어진 제2게이트 전극을 형성하는 단계; 상기 제1포토레지스트 패턴을 제거하는 단계; 상기 노출된 게이트 절연막 하부의 실리콘 기판에 불순물 영역을 형성하는 단계; 상기 결과물 전면에 제2절연막을 형성하는 단계; 상기 제1게이트 전극과 제2게이트 전극의 일부분과 그 전극 사이에 위치한 게이트 절연막 상부의 제2절연막을 노출시키는 제2포토레지스트 패턴을 형성하는 단계; 상기 제2포토레지스트 패턴을 식각 마스크로하여 상기 제2절연막 및 게이트 절연막을 순차적으로 이방성 식각함으로써 상기 제1게이트 전극의 측벽과 제2게이트 전극 및 제1절연막의 제2패턴 측벽에 스페이서를 형성함과 동시에 상기 불순물 영역 및 제1게이트 전극의 일부를 노출시키는 콘택홀을 형성하는 단계; 상기 제2포토레지스트 패턴을 제거하는 단계; 및 상기 콘택홀을 덮는 제2도전막 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 콘택구조 형성방법.
  5. 제4항에 있어서, 상기 콘택홀을 형성하는 단계 이후에 상기 스페이서 사이에 노출된 불순물 영역에 제2도전형의 불순물을 이온주입하여 상기 불순물 영역 보다 농도가 높은 불순물 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 콘택구조 형성방법.
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