JPS61231753A - Ｍｉｓ型ダイナミツクランダムアクセスメモリ装置 - Google Patents
Ｍｉｓ型ダイナミツクランダムアクセスメモリ装置Info
- Publication number
- JPS61231753A JPS61231753A JP60073916A JP7391685A JPS61231753A JP S61231753 A JPS61231753 A JP S61231753A JP 60073916 A JP60073916 A JP 60073916A JP 7391685 A JP7391685 A JP 7391685A JP S61231753 A JPS61231753 A JP S61231753A
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- JP
- Japan
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- electrode
- semiconductor substrate
- word
- word electrode
- junction
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＩ８ｆｆｉダイナミックランダムアクセス
メモリ装置に関し、特に折り返しビットライン方式で１
トランジスタ１キヤパシタ型のメモリセルにおけるワー
ド電極の構造に係る。
メモリ装置に関し、特に折り返しビットライン方式で１
トランジスタ１キヤパシタ型のメモリセルにおけるワー
ド電極の構造に係る。
第２図（ａ）は、この＃）ＭＩ８トランジスタ（絶縁ゲ
ート屋電界効果トランジスタ）からなる従来のＭＩＳｆ
ｆｉダイナミックランダムアクセスメモリ装置（以下、
ＭＩＳ−ＤＲＡＭという。）の−例のメモリセルの構造
を示す平面図、第２図（ｂｌ 、 （Ｃ）はそれぞれ第
２図（ａ）のｘ −ｘ’線、Ｙ−Ｙ’線拡犬断面子分離
用酸化膜、３は容量部ゲート絶縁膜、４は容量部電極、
５は’Ｉｔ極間絶縁膜、６はワード電極、１０は配線層
である。
ート屋電界効果トランジスタ）からなる従来のＭＩＳｆ
ｆｉダイナミックランダムアクセスメモリ装置（以下、
ＭＩＳ−ＤＲＡＭという。）の−例のメモリセルの構造
を示す平面図、第２図（ｂｌ 、 （Ｃ）はそれぞれ第
２図（ａ）のｘ −ｘ’線、Ｙ−Ｙ’線拡犬断面子分離
用酸化膜、３は容量部ゲート絶縁膜、４は容量部電極、
５は’Ｉｔ極間絶縁膜、６はワード電極、１０は配線層
である。
ここで、読み書き用のワード電極６は通常ポリシリコン
、シリサイド等の材料を用い、パターニング精度上、平
行千ｇ、型のプラズマエツチング技術を用いて形成され
る。この場合、ワード電極６はどこにも接続されておら
ず、アルミニウム等による配線層１０が形成されるまで
は、フローティング状態にある。
、シリサイド等の材料を用い、パターニング精度上、平
行千ｇ、型のプラズマエツチング技術を用いて形成され
る。この場合、ワード電極６はどこにも接続されておら
ず、アルミニウム等による配線層１０が形成されるまで
は、フローティング状態にある。
上述した従来のＭＩＳ−ＤＲＡＭ構造では、前述したよ
うに、ワード電極６は配線層１０が形成されるまで、７
０−ディング状態であるため、ワード電極材料の被着後
、通常行われるワード電極形成のためのプラズマエツチ
ング、ソース・ドレイン形成時のイオン注入、コンタク
トホール形成のためのプラズマエツチング等の際、電荷
が蓄積して、ゲート絶縁破壊に至る場合がある。
うに、ワード電極６は配線層１０が形成されるまで、７
０−ディング状態であるため、ワード電極材料の被着後
、通常行われるワード電極形成のためのプラズマエツチ
ング、ソース・ドレイン形成時のイオン注入、コンタク
トホール形成のためのプラズマエツチング等の際、電荷
が蓄積して、ゲート絶縁破壊に至る場合がある。
特に、第２図（ａ）〜（Ｃ）に例示した、容量部電極４
とワード電極６を、２層に重ねた構造においてこの２電
極が基板上で交差する場合、これら３者間の絶縁破壊耐
圧はかなり小さくなる。またＭＩ８−ＤＲＡＭ の大容
量化に伴い、１デバイス中のゲート１ｔ′！ｊｊ！、で
、ワード電極の占める比率が大となり、歩留りからみて
、ワード電極と基板間のプロセス中における絶縁破壊の
しやすさは、構造上の重大な欠点であった。
とワード電極６を、２層に重ねた構造においてこの２電
極が基板上で交差する場合、これら３者間の絶縁破壊耐
圧はかなり小さくなる。またＭＩ８−ＤＲＡＭ の大容
量化に伴い、１デバイス中のゲート１ｔ′！ｊｊ！、で
、ワード電極の占める比率が大となり、歩留りからみて
、ワード電極と基板間のプロセス中における絶縁破壊の
しやすさは、構造上の重大な欠点であった。
本発明の目的は、上記欠点を除去することにより、製造
工程中でゲート絶縁破壊を生じることのない構造のメモ
リセルを有するＭＩＤ−ＤＲＡＭを提供することにある
。
工程中でゲート絶縁破壊を生じることのない構造のメモ
リセルを有するＭＩＤ−ＤＲＡＭを提供することにある
。
本発明による折り返しビットライン方式で１トランジス
タ、１キャパシタＷＭＩ８−ＤＲＡＭは、そのおのおの
のワード′に極が、ダイレトコンタクト部のＰＮ接合を
介して、半導体基板に接続された構造を有している。
タ、１キャパシタＷＭＩ８−ＤＲＡＭは、そのおのおの
のワード′に極が、ダイレトコンタクト部のＰＮ接合を
介して、半導体基板に接続された構造を有している。
本発明のＭＩＤ−ＤＲＡＭ Ｖｉ、、メモリセルのワー
ド電極がダイレクトコンタクト部のＰＮ接合を介して、
半導体基板に接続されているので、従来のようにフロー
ティング状態とはならないので、製造工程で電荷が蓄積
されることはなく、ゲート絶縁破壊は起らない。
ド電極がダイレクトコンタクト部のＰＮ接合を介して、
半導体基板に接続されているので、従来のようにフロー
ティング状態とはならないので、製造工程で電荷が蓄積
されることはなく、ゲート絶縁破壊は起らない。
次に、本発明について、図面を参照して説明する。
第１図（ａ）は、本発明の一実施例のメモリセルの構造
を示す平面図で、第１図（ｂ）はそのｚ −ｚ’線線入
大断面図ある。
を示す平面図で、第１図（ｂ）はそのｚ −ｚ’線線入
大断面図ある。
本実施例は、Ｐ型半導体基板１１上に、ＬＯＣＯ８の方
法で、厚い素子分離用酸化膜１２及び容量部ゲート絶縁
膜１３を介して容量陽電極１４が形成され、さらに、電
極間絶縁膜１５を介して容量陽電極１４に一部重なるよ
うに形成されたポリシリ１１に接続され、ワード電極１
６が配線層２０に接続されることでできている。なお、
このＮ十領域１８は、ワード電極１６にリンをドープし
た時、同時に形成されたものである。
法で、厚い素子分離用酸化膜１２及び容量部ゲート絶縁
膜１３を介して容量陽電極１４が形成され、さらに、電
極間絶縁膜１５を介して容量陽電極１４に一部重なるよ
うに形成されたポリシリ１１に接続され、ワード電極１
６が配線層２０に接続されることでできている。なお、
このＮ十領域１８は、ワード電極１６にリンをドープし
た時、同時に形成されたものである。
この構造により、ワード電極１６は、ＲＮ接合１９を介
して、半導体基板１１と接続されており、もはや、製造
工程中にワード電極が、フローティング状態になること
はない。一方デバイスにとっては、Ｅ’Ｎ’合１９は逆
方向にバイアスされるため、動作上はなんら支障はない
。
して、半導体基板１１と接続されており、もはや、製造
工程中にワード電極が、フローティング状態になること
はない。一方デバイスにとっては、Ｅ’Ｎ’合１９は逆
方向にバイアスされるため、動作上はなんら支障はない
。
また容量部電極１４．ワード電極１６の材料は、本実施
例ではポリシリコンを用いたが、シリサイド、ポリサイ
ド、メタル等でもよい。
例ではポリシリコンを用いたが、シリサイド、ポリサイ
ド、メタル等でもよい。
以上説明したように、本発明は、ＭＩＤ−ＤＲＡＭのワ
ード電極を、あらかじめ、ダイレクトコンタクト部でＰ
Ｎ接合を介して、半導体基板に接続された構造をもつ。
ード電極を、あらかじめ、ダイレクトコンタクト部でＰ
Ｎ接合を介して、半導体基板に接続された構造をもつ。
従って、製造工程中で、ワード電極が７０−ティング状
態とはならず、電荷が蓄積されることはない。よってド
ライプロセス等の電荷蓄積によって、ゲート絶縁破壊に
至ることはなく、歩留りを大幅に改善できる効果がある
。特に、大容量化が進んだ場合に有効である。
態とはならず、電荷が蓄積されることはない。よってド
ライプロセス等の電荷蓄積によって、ゲート絶縁破壊に
至ることはなく、歩留りを大幅に改善できる効果がある
。特に、大容量化が進んだ場合に有効である。
第１図（ａｌは本発明の一実施例のメモリセルの構造を
示す平面図、第１図（ｂ）はそのｚ −ｚ’線拡犬断面
図、第２図（ａ）は−従来のメモリセルの構造を示す平
面図、第２図（ｂ） 、 （Ｃ）はそれぞれ第２図（ａ
）のＸ膜、１３・・・・・・容量部ゲート絶縁族、１４
・・・・・・容量部′−極、１５・・・−・・電極間絶
縁膜、１６・・・・・・ワードＩｔｆｆｌ、１７・・・
・・・ダイレクトコンタクト、１８・・・・・・Ｎ＋領
領域１９・・・・・・ＰＮ接合、２０・・・・・・配線
層。 第１ 図
示す平面図、第１図（ｂ）はそのｚ −ｚ’線拡犬断面
図、第２図（ａ）は−従来のメモリセルの構造を示す平
面図、第２図（ｂ） 、 （Ｃ）はそれぞれ第２図（ａ
）のＸ膜、１３・・・・・・容量部ゲート絶縁族、１４
・・・・・・容量部′−極、１５・・・−・・電極間絶
縁膜、１６・・・・・・ワードＩｔｆｆｌ、１７・・・
・・・ダイレクトコンタクト、１８・・・・・・Ｎ＋領
領域１９・・・・・・ＰＮ接合、２０・・・・・・配線
層。 第１ 図
Claims (1)
- 折り返しビットライン方式で１トランジスタ１キャパシ
タ型のＭＩＳ型ダイナミックランダムアクセスメモリ装
置において、ワード電極がダイレクトコンタクト部で、
ＰＮ接合を介し半導体基板に接続されていることを特徴
とするＭＩＳ型ダイナミックランダムアクセスメモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60073916A JPS61231753A (ja) | 1985-04-08 | 1985-04-08 | Ｍｉｓ型ダイナミツクランダムアクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60073916A JPS61231753A (ja) | 1985-04-08 | 1985-04-08 | Ｍｉｓ型ダイナミツクランダムアクセスメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61231753A true JPS61231753A (ja) | 1986-10-16 |
Family
ID=13531966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60073916A Pending JPS61231753A (ja) | 1985-04-08 | 1985-04-08 | Ｍｉｓ型ダイナミツクランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61231753A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01169943A (ja) * | 1987-12-24 | 1989-07-05 | Fujitsu Ltd | 半導体記憶装置 |
| US5095346A (en) * | 1990-06-05 | 1992-03-10 | Samsung Electronics Co., Ltd. | Stacked-capacitor for a dram cell |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5762564A (en) * | 1980-09-30 | 1982-04-15 | Seiko Epson Corp | Tunnel effect type protecting device |
| JPS5775463A (en) * | 1980-10-28 | 1982-05-12 | Nec Corp | Manufacture of semiconductor device |
| JPS594070A (ja) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JPS5994454A (ja) * | 1982-11-19 | 1984-05-31 | Nec Kyushu Ltd | 半導体装置とその製造方法 |
-
1985
- 1985-04-08 JP JP60073916A patent/JPS61231753A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5762564A (en) * | 1980-09-30 | 1982-04-15 | Seiko Epson Corp | Tunnel effect type protecting device |
| JPS5775463A (en) * | 1980-10-28 | 1982-05-12 | Nec Corp | Manufacture of semiconductor device |
| JPS594070A (ja) * | 1982-06-30 | 1984-01-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JPS5994454A (ja) * | 1982-11-19 | 1984-05-31 | Nec Kyushu Ltd | 半導体装置とその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01169943A (ja) * | 1987-12-24 | 1989-07-05 | Fujitsu Ltd | 半導体記憶装置 |
| US5095346A (en) * | 1990-06-05 | 1992-03-10 | Samsung Electronics Co., Ltd. | Stacked-capacitor for a dram cell |
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