JPH02170551A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02170551A JPH02170551A JP63326467A JP32646788A JPH02170551A JP H02170551 A JPH02170551 A JP H02170551A JP 63326467 A JP63326467 A JP 63326467A JP 32646788 A JP32646788 A JP 32646788A JP H02170551 A JPH02170551 A JP H02170551A
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- 239000004065 semiconductor Substances 0.000 title claims description 46
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000012535 impurity Substances 0.000 claims abstract description 61
- 238000000034 method Methods 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 230000001681 protective effect Effects 0.000 claims description 21
- 238000009792 diffusion process Methods 0.000 abstract description 32
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 28
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 28
- 238000005530 etching Methods 0.000 abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 4
- 239000007788 liquid Substances 0.000 abstract description 3
- 230000007547 defect Effects 0.000 abstract description 2
- 239000007787 solid Substances 0.000 abstract description 2
- 239000007790 solid phase Substances 0.000 abstract description 2
- 239000012808 vapor phase Substances 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 238000000926 separation method Methods 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 2
- 229910019213 POCl3 Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に関し、特に、ウェルの
形成及びウェル分離の方法の改良に関する。
形成及びウェル分離の方法の改良に関する。
（従来の技術）
従来、ＣＭＯ３半導体装置の製造に際し、ウェルの形成
は通常、半導体基板表面側からのイオン注入等による不
純物の導入を行う工程と、長時間の加熱を伴う拡散工程
とを経て行われている。
は通常、半導体基板表面側からのイオン注入等による不
純物の導入を行う工程と、長時間の加熱を伴う拡散工程
とを経て行われている。
バイポーラ半導体装置やバイポーラ−ＣＭＯ３半導体装
置では、コレクタ抵抗を下げるためにウェルの低抵抗化
が必須である。そのため、この種の半導体装置では後に
例示するように、埋め込み層の形成及びエピタキシャル
成長の後に上述したようにして不純物を導入して埋め込
み型ウェル構造を形成することにより、ウェル抵抗の低
減が図られている。このようなウェル形成方法がＣＭＯ
８半導体装置の製造に応用された例も見られる。
置では、コレクタ抵抗を下げるためにウェルの低抵抗化
が必須である。そのため、この種の半導体装置では後に
例示するように、埋め込み層の形成及びエピタキシャル
成長の後に上述したようにして不純物を導入して埋め込
み型ウェル構造を形成することにより、ウェル抵抗の低
減が図られている。このようなウェル形成方法がＣＭＯ
８半導体装置の製造に応用された例も見られる。
他方、ウェル間を分離する方法としては、ＰＮ接合を利
用した方法やＬＯＣＯ３法と呼ばれる選択酸化法が用い
られている。これらの方法の内、ＰＮ接合分離は半導体
装置を高密度化、高速化する上で難点があり、現在では
ＬＯＣＯ３法が凛準的に用いられている。
用した方法やＬＯＣＯ３法と呼ばれる選択酸化法が用い
られている。これらの方法の内、ＰＮ接合分離は半導体
装置を高密度化、高速化する上で難点があり、現在では
ＬＯＣＯ３法が凛準的に用いられている。
従来のバイポーラ半導体装置の製造方法の一例を第５ａ
図〜第５ｈ図を参照して説明する。
図〜第５ｈ図を参照して説明する。
まず第５ａ図に示すように、Ｐ型シリコン基板１５１中
に、レジスト層（又はシリコン酸化膜）１５３をマスク
として、高濃度の不純物を含有するＮ°層（埋め込み層
）１５２を形成する。
に、レジスト層（又はシリコン酸化膜）１５３をマスク
として、高濃度の不純物を含有するＮ°層（埋め込み層
）１５２を形成する。
次に、第５ｂ図に示すように、Ｐ型エピタキシャル層１
５４を成長させ、さらに第５Ｃ図に示すように、Ｐ型エ
ピタキシャル層１５４中にＮ型不純物をイオン注入及び
熱拡散により導入し、Ｎウェル１５５を形成する。さら
に、第５ｄ図に示すように、ＬＯＣＯ８法によりウェル
分離を行う。
５４を成長させ、さらに第５Ｃ図に示すように、Ｐ型エ
ピタキシャル層１５４中にＮ型不純物をイオン注入及び
熱拡散により導入し、Ｎウェル１５５を形成する。さら
に、第５ｄ図に示すように、ＬＯＣＯ８法によりウェル
分離を行う。
符号１５６はＬＯＣＯ３Ｉ！Ｒ化膜ヲ示ス。
第５ｅ図に示すように、Ｎウェル１５５内にＰ型のベー
ス領域１５７を形成する０次に、第５ｆ図に示すように
、コレクタ配線接続用の高濃度Ｎ型Ｊｗ（コレクタコン
タクト部）１５８を形成し、また第５ｇ図に示すように
、ベース配線接続用の高濃度Ｐ型層（ベースコンタクト
部）１５９を形成する。最後に、第５ｈ図に示すように
、エミッタ領域１６０を形成した後に、ベース配！１１
６１、エミッタ配線１６２及びコレクタ配線１６３をベ
ースコンタクト部１５９、エミッタ領域１６０及びコレ
クタコンタクト部１５８にそれぞれ接続する。
ス領域１５７を形成する０次に、第５ｆ図に示すように
、コレクタ配線接続用の高濃度Ｎ型Ｊｗ（コレクタコン
タクト部）１５８を形成し、また第５ｇ図に示すように
、ベース配線接続用の高濃度Ｐ型層（ベースコンタクト
部）１５９を形成する。最後に、第５ｈ図に示すように
、エミッタ領域１６０を形成した後に、ベース配！１１
６１、エミッタ配線１６２及びコレクタ配線１６３をベ
ースコンタクト部１５９、エミッタ領域１６０及びコレ
クタコンタクト部１５８にそれぞれ接続する。
（発明が解決しようとする課題）
従来のウェル形成法の内、基板表面側からの拡散のみに
よってウェルを形成する方法では、基板表面の不純物濃
度に制限がある（通常は、最大で約ＩＱ＋８原子／Ｃ１
１３程度）ためウェル濃度には自ずから上限があり、そ
の結果、ウェル抵抗をシート抵抗で７００〜２０００Ω
／ロ以下に低下させることが困難であった。このため、
ＣＭＯＳ半導体装置の高集積化が進むに従ってラッチア
ップ耐性の劣化が問題となっている。
よってウェルを形成する方法では、基板表面の不純物濃
度に制限がある（通常は、最大で約ＩＱ＋８原子／Ｃ１
１３程度）ためウェル濃度には自ずから上限があり、そ
の結果、ウェル抵抗をシート抵抗で７００〜２０００Ω
／ロ以下に低下させることが困難であった。このため、
ＣＭＯＳ半導体装置の高集積化が進むに従ってラッチア
ップ耐性の劣化が問題となっている。
他方、埋め込み型ウェル構造を用いる方法ではウェル抵
抗をある程度下げることができる。しかしながら、この
方法では、埋め込み層の形成やエピタキシャル成長等の
煩雑かつ長時間を要する工程を実施しなければならず、
その結果、半導体装置のコストが高くなるという問題が
あった。また、エピタキシャル成長層中に生じ得る欠陥
により歩留まりが低下するという問題もあった。
抗をある程度下げることができる。しかしながら、この
方法では、埋め込み層の形成やエピタキシャル成長等の
煩雑かつ長時間を要する工程を実施しなければならず、
その結果、半導体装置のコストが高くなるという問題が
あった。また、エピタキシャル成長層中に生じ得る欠陥
により歩留まりが低下するという問題もあった。
ウェル分離に広く利用されているＬＯＣＯＳ法では、酸
化膜の横方向への広がりである所謂バーズ・ピークが生
じること等によりウェル分離領域が大きくなり、半導体
装置の高集積化が阻害されている。また、バイポーラ半
導体装置に於てＬＯＣＯ８法によってウェル分離を行う
場合には、ウェル分離幅をある程度以上に大きくしなけ
れば必要な素子分離耐圧を確保することができない、第
６図（ａ）及び（ｂ）に示すように、ＬＯＣＯ３法によ
るウェル分離では６〜１０μｍ程度の分離幅が必要であ
った。
化膜の横方向への広がりである所謂バーズ・ピークが生
じること等によりウェル分離領域が大きくなり、半導体
装置の高集積化が阻害されている。また、バイポーラ半
導体装置に於てＬＯＣＯ８法によってウェル分離を行う
場合には、ウェル分離幅をある程度以上に大きくしなけ
れば必要な素子分離耐圧を確保することができない、第
６図（ａ）及び（ｂ）に示すように、ＬＯＣＯ３法によ
るウェル分離では６〜１０μｍ程度の分離幅が必要であ
った。
そこで、特開昭６３−１０４５号に開示されているよう
に、ウェル分離領域に溝（トレンチ）を形成し、該溝を
埋め込むことによりウェル分離を行う方法が開発されて
いる。特開昭６３−１０４５号のウェル分離方法によれ
ば、ウェル分離領域の幅を大幅に狭くすることができ、
また、この溝はメモリ素子のキャパシタ形成にも適用し
得ることが指摘されている。しかし、ウェル形成に於い
てこのような溝を利用した例は存在しなかった。
に、ウェル分離領域に溝（トレンチ）を形成し、該溝を
埋め込むことによりウェル分離を行う方法が開発されて
いる。特開昭６３−１０４５号のウェル分離方法によれ
ば、ウェル分離領域の幅を大幅に狭くすることができ、
また、この溝はメモリ素子のキャパシタ形成にも適用し
得ることが指摘されている。しかし、ウェル形成に於い
てこのような溝を利用した例は存在しなかった。
本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、長時間を要し且つ欠陥を生じ
る可能性があるエピタキシャル成長を実施することなく
ウェル抵抗を効果的に低下させることができ、同時にウ
ェル分離領域の幅も効果的に低減させ得る半導体装置の
製造方法を提供することにある。
その目的とするところは、長時間を要し且つ欠陥を生じ
る可能性があるエピタキシャル成長を実施することなく
ウェル抵抗を効果的に低下させることができ、同時にウ
ェル分離領域の幅も効果的に低減させ得る半導体装置の
製造方法を提供することにある。
（課題を解決するための手段）
本発明の半導体装置の製造方法は、半導体基板に溝を形
成する工程、該渭の内壁の少なくとも一部分から該半導
体基板中に不純物を導入する工程、及び該不純物導入工
程の後に、該溝の深さを増大させる工程を包含しており
、そのことにより上記目的が達成される。
成する工程、該渭の内壁の少なくとも一部分から該半導
体基板中に不純物を導入する工程、及び該不純物導入工
程の後に、該溝の深さを増大させる工程を包含しており
、そのことにより上記目的が達成される。
前記不純物導入工程に於て主として溝の底部から不純物
を導入することもできる。溝の底部からの不純物の導入
は、形成された清の内壁を保護膜で覆い、該保護膜の溝
の底部の部分を除去した後に行ってもよいし、溝の内壁
を保護膜で覆うことなくイオン注入等の手段を用いて行
ってもよい。
を導入することもできる。溝の底部からの不純物の導入
は、形成された清の内壁を保護膜で覆い、該保護膜の溝
の底部の部分を除去した後に行ってもよいし、溝の内壁
を保護膜で覆うことなくイオン注入等の手段を用いて行
ってもよい。
また、本発明の半導体装置の製造方法は、半導体基板に
溝を形成する工程、該溝の内壁上に保護膜を形成する工
程、該保護膜形成工程の後に該溝の深さを増大させる工
程、該溝の内壁の該保護膜によって覆われていない部分
から該半導体基板中に不純物を導入する工程、及び該不
純物導入工程の後に該講の深さを増大させる工程を包含
している。
溝を形成する工程、該溝の内壁上に保護膜を形成する工
程、該保護膜形成工程の後に該溝の深さを増大させる工
程、該溝の内壁の該保護膜によって覆われていない部分
から該半導体基板中に不純物を導入する工程、及び該不
純物導入工程の後に該講の深さを増大させる工程を包含
している。
（実施例）
本発明を実施例について以下に説明する。
第１ａ図〜第１ｊ図を参照して、本発明の第１の実施例
を説明する０本実施例はウェル内にバイポーラトランジ
スタを形成するものであるが、ウェル内にＭｏＳトラン
ジスタ等の他の素子を形成することもできる。
を説明する０本実施例はウェル内にバイポーラトランジ
スタを形成するものであるが、ウェル内にＭｏＳトラン
ジスタ等の他の素子を形成することもできる。
先ず、第１ａ図に示すように、Ｐ型シリコン基板１の表
面にパターン化されたシリコン酸化膜２を形成し、しか
る後にシリコン酸化膜２をマスクとして溝３をＲＩＥ
（イオンビームエツチング）法等の異方性エツチング法
により形成する。第１図では２個の溝のみが図示されて
いるが、必要に応じて同様の溝が基板に多数形成される
。７１１３の深さ及び幅は、それぞれ２〜３μｍ程度及
び０゜８〜１．０μｍ程度が好適である。
面にパターン化されたシリコン酸化膜２を形成し、しか
る後にシリコン酸化膜２をマスクとして溝３をＲＩＥ
（イオンビームエツチング）法等の異方性エツチング法
により形成する。第１図では２個の溝のみが図示されて
いるが、必要に応じて同様の溝が基板に多数形成される
。７１１３の深さ及び幅は、それぞれ２〜３μｍ程度及
び０゜８〜１．０μｍ程度が好適である。
第１ｂ図に示すように、溝３の内壁からＮ型不純物を拡
散させ、高濃度の不純物拡散領域４を形成する。不純物
拡散の方法としては、リンやヒ素を含む固体ソースを用
いた固相拡散、ＰＯＣｌ３等の液体ソースを用いた気相
拡散などの中から、後に作成する素子の種類や性能等の
条件に基づいて適切なものが選択される。また、不純物
拡散領域４の大きさは、基板表面の素子領域に影響を及
ぼさない限りにおいてできるだけ大きくすることが望ま
しい、具体的には、不純物拡散領域４の幅は２〜３μｍ
とするのが好適である０本実施例をバイポーラ半導体装
置に適用する場合には、不純物拡散領域４の基板表面に
現れた部分からコレクタ配線を取り出すことができるた
め、非常に都合がよい。
散させ、高濃度の不純物拡散領域４を形成する。不純物
拡散の方法としては、リンやヒ素を含む固体ソースを用
いた固相拡散、ＰＯＣｌ３等の液体ソースを用いた気相
拡散などの中から、後に作成する素子の種類や性能等の
条件に基づいて適切なものが選択される。また、不純物
拡散領域４の大きさは、基板表面の素子領域に影響を及
ぼさない限りにおいてできるだけ大きくすることが望ま
しい、具体的には、不純物拡散領域４の幅は２〜３μｍ
とするのが好適である０本実施例をバイポーラ半導体装
置に適用する場合には、不純物拡散領域４の基板表面に
現れた部分からコレクタ配線を取り出すことができるた
め、非常に都合がよい。
次に、第１Ｃ図に示すように、清３と異方性エツチング
法により追加エツチングしてその深さを増大させる。追
加エツチングにより、溝３の深さを好ましくは４〜６μ
ｍ程度とし、Ｎウェルを完全に分離できるようにする。
法により追加エツチングしてその深さを増大させる。追
加エツチングにより、溝３の深さを好ましくは４〜６μ
ｍ程度とし、Ｎウェルを完全に分離できるようにする。
追加エツチングの際のマスクとしては第１ａ図のエツチ
ング時に用いたシリコン酸化膜２の残膜をそのまま利用
することができる。第１ｄ図に示すように、深められた
溝３の底部にＰ型不純物を注入し、チャネルストッパ５
を形成する。
ング時に用いたシリコン酸化膜２の残膜をそのまま利用
することができる。第１ｄ図に示すように、深められた
溝３の底部にＰ型不純物を注入し、チャネルストッパ５
を形成する。
第１ｅ図に示すように、シリコン酸化膜２を除去した後
に溝３の内壁を覆うようにシリコン酸化Ｍ６及びシリコ
ン窒化層７を形成し、さらに渭３をポリシリコン８及び
シリコン酸化物９で埋め込む、ボ゛リシリコンを用いず
にシリコン酸化物のみで溝３を埋め込むこともできる。
に溝３の内壁を覆うようにシリコン酸化Ｍ６及びシリコ
ン窒化層７を形成し、さらに渭３をポリシリコン８及び
シリコン酸化物９で埋め込む、ボ゛リシリコンを用いず
にシリコン酸化物のみで溝３を埋め込むこともできる。
このような溝３を埋め込む工程は、特願昭６３−２６８
９９９号に詳細に開示されている。
９９９号に詳細に開示されている。
第１ｆ図に示すように、基板１の表面からＮ型不純物を
拡散させ、Ｎウェル１０を形成する。Ｎウェル１０の形
成は第１ａ図に示した溝３の形成の前に行うこともでき
る。溝３の形成の前にＮウェル１０を形成する場合には
、最初のエツチングによって形成される溝３の深さはＮ
ウェル１０を突き抜けない程度にするのが好ましい。
拡散させ、Ｎウェル１０を形成する。Ｎウェル１０の形
成は第１ａ図に示した溝３の形成の前に行うこともでき
る。溝３の形成の前にＮウェル１０を形成する場合には
、最初のエツチングによって形成される溝３の深さはＮ
ウェル１０を突き抜けない程度にするのが好ましい。
本実施例の方法では、低抵抗の埋め込み型ウェルが清３
の内壁から不純物を拡散させることにより簡単に形成さ
れる。従って、ウェル抵抗を効率的に低下させることが
できる。さらに、ウェル同士は、溝３によって完全に分
離されている。溝３の幅はかなり小さくすることができ
るので、ウェル分離領域の幅をＬＯＣＯ３法による場合
と比べて大幅に低減することが可能となる。
の内壁から不純物を拡散させることにより簡単に形成さ
れる。従って、ウェル抵抗を効率的に低下させることが
できる。さらに、ウェル同士は、溝３によって完全に分
離されている。溝３の幅はかなり小さくすることができ
るので、ウェル分離領域の幅をＬＯＣＯ３法による場合
と比べて大幅に低減することが可能となる。
上述したようにして形成されたウェル内にＮＰＮトラン
ジスタを形成する工程を説明する。第１ｇ図に示すよう
に、Ｎウェル１０内にＬＯＣＯＳ酸化膜１０２を形成す
る。
ジスタを形成する工程を説明する。第１ｇ図に示すよう
に、Ｎウェル１０内にＬＯＣＯＳ酸化膜１０２を形成す
る。
第１ｈ図に示すように、ＬＯＧＯ３酸化膜１０２間に活
性ベース領域１０３を形成する。さらに、第１１図に示
すように、ベースコンタクト部１０４を形成する。第１
ｊ図に示すようにエミッタ領域１０５を拡散形成した後
に、ベース配線１０６、エミッタ配線１０７及びコレク
タ配線１０８をベースコンタクト部１０４、エミッタ領
域１０５及び不純物拡散領域４にそれぞれ接続する。
性ベース領域１０３を形成する。さらに、第１１図に示
すように、ベースコンタクト部１０４を形成する。第１
ｊ図に示すようにエミッタ領域１０５を拡散形成した後
に、ベース配線１０６、エミッタ配線１０７及びコレク
タ配線１０８をベースコンタクト部１０４、エミッタ領
域１０５及び不純物拡散領域４にそれぞれ接続する。
コレクタ配線１０８は、不純物拡散領域４の基板表面に
現れている部分に接続されている。このため、コレクタ
抵抗が効果的に低減される。
現れている部分に接続されている。このため、コレクタ
抵抗が効果的に低減される。
上述した実施例では、渭３の内壁全体から不純物を拡散
させて埋め込み型ウェルを形成していたが、溝の底部か
ら不純物を拡散して埋め込み型ウェルを形成することも
可能である。？１１の底部からの拡散を利用する第２及
び第３の実施例を、第２ａ図〜第２に図及び第３ａ図〜
第３ｄ図をそれぞれ参照して説明する。
させて埋め込み型ウェルを形成していたが、溝の底部か
ら不純物を拡散して埋め込み型ウェルを形成することも
可能である。？１１の底部からの拡散を利用する第２及
び第３の実施例を、第２ａ図〜第２に図及び第３ａ図〜
第３ｄ図をそれぞれ参照して説明する。
先ず第２の実施例の説明を行う０本実施例では第１の実
施例と同様に、形成されたＮウェル内にＮＰＮトランジ
スタが作り込まれる。
施例と同様に、形成されたＮウェル内にＮＰＮトランジ
スタが作り込まれる。
第２ａ図に示すように、Ｐ型シリコン基板２１の表面に
パターン化されたシリコン酸化！１２２を形成し、しか
る後、シリコン酸化Ｍ２２をマスクとして溝２３を異方
性エツチングにより形成する。
パターン化されたシリコン酸化！１２２を形成し、しか
る後、シリコン酸化Ｍ２２をマスクとして溝２３を異方
性エツチングにより形成する。
第２ｂ図に示すように、溝２３の内壁を覆うように保護
膜１２１を堆積させる。保護膜１２１としては、熱酸化
によるシリコン酸化膜、ＣＶＤ法によるシリコン酸化膜
若しくはシリコン窒化膜、又はＣＶＤ法によるシリコン
酸化膜及びシリコン窒化膜が重ねられた２層構造等を利
用することができる。これらの膜の中から、次の不純物
拡散工程に於ける条件に基づいて適切なものが選択され
る。
膜１２１を堆積させる。保護膜１２１としては、熱酸化
によるシリコン酸化膜、ＣＶＤ法によるシリコン酸化膜
若しくはシリコン窒化膜、又はＣＶＤ法によるシリコン
酸化膜及びシリコン窒化膜が重ねられた２層構造等を利
用することができる。これらの膜の中から、次の不純物
拡散工程に於ける条件に基づいて適切なものが選択され
る。
次に、第２Ｃ図に示すように、保護膜１２１の溝２３の
底部の部分を異方性エツチングによって除去する。
底部の部分を異方性エツチングによって除去する。
第２ｄ図に示すように、保護膜１２１の除去された渭２
３の底部からＮ型不純物を拡散させ、高濃度の不純物拡
散領域２４を形成する。不純物拡散の手段としては第１
の実施例に於けるのと同様のものが用いられる。
３の底部からＮ型不純物を拡散させ、高濃度の不純物拡
散領域２４を形成する。不純物拡散の手段としては第１
の実施例に於けるのと同様のものが用いられる。
不純物拡散後に第２ｅ図に示すように、溝２３を追加エ
ツチングし、溝２３をより深くする。このとき溝２３が
Ｐ型基板２１に達するようにする。
ツチングし、溝２３をより深くする。このとき溝２３が
Ｐ型基板２１に達するようにする。
しかる後、溝の底部にＰ型不純物を注入し、チャネルス
トッパ２５を形成する。
トッパ２５を形成する。
次に、第２ｆ図に示すように、保護膜１２１及び溝２３
のエツチング用マスクであるシリコン酸化膜２２を除去
した後に、溝２３を埋め込む、渭２３の埋め込みは、シ
リコン酸化膜２６及びシリコン窒化膜２７を形成した後
にシリコン酸化物２９を溝２３内に充填することにより
行われる。第１の実施例と同様にポリシリコン及びシリ
コン酸化物を充填することもできる。このような埋め込
み方法は、特願昭６３−２６８９９９号に詳細に開示さ
れている。
のエツチング用マスクであるシリコン酸化膜２２を除去
した後に、溝２３を埋め込む、渭２３の埋め込みは、シ
リコン酸化膜２６及びシリコン窒化膜２７を形成した後
にシリコン酸化物２９を溝２３内に充填することにより
行われる。第１の実施例と同様にポリシリコン及びシリ
コン酸化物を充填することもできる。このような埋め込
み方法は、特願昭６３−２６８９９９号に詳細に開示さ
れている。
さらに、第２ｇ（Ｎに示すように、Ｎウェル３０を形成
する。Ｎウェル３０の形成は、Ｎ型不純物の注入及び拡
散により行う、その際、Ｎウェル３０の下端がＮ型不純
物拡散領域２４に達するようにする。尚、Ｎウェル３０
の形成は、溝２３の最初の形成に先立って行ってもよい
、Ｎウェル３０が前もって形成される場合には、溝２３
の最初の形成はＮウェル３０の下端を越えないようにさ
れるべきである。
する。Ｎウェル３０の形成は、Ｎ型不純物の注入及び拡
散により行う、その際、Ｎウェル３０の下端がＮ型不純
物拡散領域２４に達するようにする。尚、Ｎウェル３０
の形成は、溝２３の最初の形成に先立って行ってもよい
、Ｎウェル３０が前もって形成される場合には、溝２３
の最初の形成はＮウェル３０の下端を越えないようにさ
れるべきである。
ＮＰＮトランジスタを形成する。先ず、第２ｈ図に示す
ように、Ｎウェル３０内にＬＯＣＯＳｉ！ｉ２化膜１２
２を形成する。
ように、Ｎウェル３０内にＬＯＣＯＳｉ！ｉ２化膜１２
２を形成する。
次に、第２１図に示すように、活性ベース領域１２３を
拡散形成する。
拡散形成する。
さらに、第２ｊ図に示すように、ベースコンタクト部１
２４を形成する。Ａｆ＆に、第２に図に示すように、エ
ミッタ領域１２５及びコレクタコンタクト部１２９を形
成した後に、ベース配線１２６、エミッタ配線１２７及
びコレクタ配ｔｉｌ ２８をベースコンタクト部１２４
、エミッタ領域１２５及びコレクタコンタクト部１２９
にそれぞれ接続する。
２４を形成する。Ａｆ＆に、第２に図に示すように、エ
ミッタ領域１２５及びコレクタコンタクト部１２９を形
成した後に、ベース配線１２６、エミッタ配線１２７及
びコレクタ配ｔｉｌ ２８をベースコンタクト部１２４
、エミッタ領域１２５及びコレクタコンタクト部１２９
にそれぞれ接続する。
Ｎウェル３０内にはＭＯＳトランジスタ等の他の素子も
形成できることはいうまでもない。
形成できることはいうまでもない。
本実施例では、溝２３の内壁の内の保護膜１２１を除去
した溝底部から、不純物を拡散させることにより埋め込
み型ウェルが形成され、さらに渭２３の深さを追加エツ
チングにより増大させることにより、ウェル分離が行わ
れている。従ってウェル抵抗を低減させることができる
埋め込み型ウェルを効率よく形成することができると共
に、ウェル分離幅を大幅に低減することが可能となる。
した溝底部から、不純物を拡散させることにより埋め込
み型ウェルが形成され、さらに渭２３の深さを追加エツ
チングにより増大させることにより、ウェル分離が行わ
れている。従ってウェル抵抗を低減させることができる
埋め込み型ウェルを効率よく形成することができると共
に、ウェル分離幅を大幅に低減することが可能となる。
第３ａ図〜第３ｄ図に示す第３の実施例は、第２の実施
例の変形例である。先ず、第３ａ図に示すように、Ｐ型
半導体基板３１表面からのＮ型不純物拡散によってＮウ
ェル４０を形成し、基板３１表面にパターン化されたシ
リコン酸化膜３２を形成した後に、シリコン酸化膜３２
をマスクとして異方性エツチングにより溝３３を形成す
る。
例の変形例である。先ず、第３ａ図に示すように、Ｐ型
半導体基板３１表面からのＮ型不純物拡散によってＮウ
ェル４０を形成し、基板３１表面にパターン化されたシ
リコン酸化膜３２を形成した後に、シリコン酸化膜３２
をマスクとして異方性エツチングにより溝３３を形成す
る。
次に、第３ｂ図に示すように、溝３３の底部にＮ型不純
物をイオン注入によって打ち込む、さらに、第３ｃ図に
示すように、拡散工程を経て高濃度の不純物拡散領域３
４を形成する。
物をイオン注入によって打ち込む、さらに、第３ｃ図に
示すように、拡散工程を経て高濃度の不純物拡散領域３
４を形成する。
第３ｄ図に示すように追加エツチングにより溝３３の深
さを増大させ、溝３３をＰ型基板３１に到達させる。溝
３３の底部にＰ型不純物を注入し、チャネルストッパ３
５を形成する。これらのイオン注入及び追加エツチング
に際してのマスクとしては、最初の溝３３のエツチング
に際して用いられたシリコン酸化膜３２の残膜を利用す
ればよく、従って新たなマスク用の膜を形成する工程を
必要としない。
さを増大させ、溝３３をＰ型基板３１に到達させる。溝
３３の底部にＰ型不純物を注入し、チャネルストッパ３
５を形成する。これらのイオン注入及び追加エツチング
に際してのマスクとしては、最初の溝３３のエツチング
に際して用いられたシリコン酸化膜３２の残膜を利用す
ればよく、従って新たなマスク用の膜を形成する工程を
必要としない。
次に第２の実施例と同様にしてＰＡ３３を埋め込む。
この後、第２の実施例と同様にＮウェル４０内にバイポ
ーラトランジスタやＭＯＳトランジスタを形成すること
ができる。
ーラトランジスタやＭＯＳトランジスタを形成すること
ができる。
本実施例においては、保護膜を用いることなく溝３３の
底部から不純物を拡散させることができるため、第２の
実施例に比較して工程が簡略化される。尚、Ｎウェル４
０は第３ｄ図の状態に達した後で形成することもできる
。
底部から不純物を拡散させることができるため、第２の
実施例に比較して工程が簡略化される。尚、Ｎウェル４
０は第３ｄ図の状態に達した後で形成することもできる
。
第２及び第３の実施例では溝２３．３３の内壁からの不
純物拡散が基板表面の不純物濃度に影響を与えないため
、素子形成に利用できる基板表面の面積が第１の実施例
に比較して大きくなる。従って、半導体装置のより一層
の高集積化が可能である。
純物拡散が基板表面の不純物濃度に影響を与えないため
、素子形成に利用できる基板表面の面積が第１の実施例
に比較して大きくなる。従って、半導体装置のより一層
の高集積化が可能である。
第４ａ図〜第４ｆ図を参照して、本発明の第４の実施例
を説明する。
を説明する。
第４ａ図に示すように、Ｎ型不純物の導入によってＮウ
ェル５０が形成されたＰ型シリコン基板４１上にパター
ン化されたシリコン酸化膜４２を形成する０次に、シリ
コン酸化膜４２をマスクとして７１１４３を異方性エツ
チングにより形成する。
ェル５０が形成されたＰ型シリコン基板４１上にパター
ン化されたシリコン酸化膜４２を形成する０次に、シリ
コン酸化膜４２をマスクとして７１１４３を異方性エツ
チングにより形成する。
次に、第４ｂ図に示すように、溝４３の内壁上にシリコ
ン酸化膜１４２及びシリコン窒化膜１４３からなる保護
膜１４１を形成する。保護膜１４１としてはシリコン酸
化膜やシリコン窒化膜を単独で用いることもできる。ど
のような保護膜を用いるかは、後の不純物拡散工程に於
ける各種の条件による。
ン酸化膜１４２及びシリコン窒化膜１４３からなる保護
膜１４１を形成する。保護膜１４１としてはシリコン酸
化膜やシリコン窒化膜を単独で用いることもできる。ど
のような保護膜を用いるかは、後の不純物拡散工程に於
ける各種の条件による。
第４ｃ図に示すように、７１１４３の底部の保護膜１４
１を異方性エツチングによって除去した後、溝４３の深
さを追加エツチングにより増大させる。
１を異方性エツチングによって除去した後、溝４３の深
さを追加エツチングにより増大させる。
追加エツチングには異方性エツチング法が用いられる。
次に第４ｄ図に示すように、溝４３の露出している側壁
及び底部からＮ型不純物を拡散させ、高濃度の不純物拡
散領域４４を形成する。この不純物拡散は、第１の実施
例と同様にして行われる。
及び底部からＮ型不純物を拡散させ、高濃度の不純物拡
散領域４４を形成する。この不純物拡散は、第１の実施
例と同様にして行われる。
第４ｅ図に示すように、溝４３をさらに追加エツチング
してその深さをより一層増大させる。このとき溝４３が
Ｐ型基板５ｏに到達するようにする。このようにして深
くされた溝４３の底部にＰ型不純物を注入し、チャネル
ストッパ４５を形成する。
してその深さをより一層増大させる。このとき溝４３が
Ｐ型基板５ｏに到達するようにする。このようにして深
くされた溝４３の底部にＰ型不純物を注入し、チャネル
ストッパ４５を形成する。
第４ｆ図に示すように、保護Ｍ１４１及びシリコン酸化
膜４２を除去した後に溝４３を埋め込む。
膜４２を除去した後に溝４３を埋め込む。
埋め込みは、シリコン酸化８４６、シリコン窒化膜４７
、ポリシリコン４８及びシリコン酸化物４９を用いて行
われる。ポリシリコンを用いずにシリコン酸化物のみで
溝４３を埋め込んでもよい。
、ポリシリコン４８及びシリコン酸化物４９を用いて行
われる。ポリシリコンを用いずにシリコン酸化物のみで
溝４３を埋め込んでもよい。
このような埋め込み方法は特願昭６３−２６８９９９号
に開示されている。
に開示されている。
この後、Ｎウェル５０内に第２の実施例と同様にしてＮ
ＰＮ）ランジスタを形成することができる。ＭＯＳ）ラ
ンジスタ等の他の種類の素子も勿論形成することができ
る。
ＰＮ）ランジスタを形成することができる。ＭＯＳ）ラ
ンジスタ等の他の種類の素子も勿論形成することができ
る。
Ｎウェル５０の形成は、第４ｆ図の状態に達した後で行
ってもよい。
ってもよい。
第４の実施例においては、溝４３の側壁の一部及び底部
から不純物が拡散させられるので、不純物拡散領域４４
の基板深さ方向の長さを容易に制御できる。従って、不
純物拡散領域４４の基板深さ方向の長さを大きくするこ
とによってウェル抵抗を十分に低下させられるという利
点がある。
から不純物が拡散させられるので、不純物拡散領域４４
の基板深さ方向の長さを容易に制御できる。従って、不
純物拡散領域４４の基板深さ方向の長さを大きくするこ
とによってウェル抵抗を十分に低下させられるという利
点がある。
上述したいずれの実施例もＰ型半導体基板にＮウェルを
形成するものであるが、逆の導電形の半導体装置の製造
にも本発明が適用可能であることは勿論である。
形成するものであるが、逆の導電形の半導体装置の製造
にも本発明が適用可能であることは勿論である。
（発明の効果）
本発明によれば、半導体基板に形成された溝の内壁から
不純物を拡散させることにより、基板表面の不純物濃度
に殆ど又は全く影響を及ぼすことなく低抵抗の埋め込み
型ウェルを容易に形成することができ、同時にウェル分
離領域の幅を低減することができる半導体装置の製造方
法が提供される。よって、ＣＭＯＳ型半導体装置ではラ
ッチアップ耐性を改善することが可能となる。また、バ
イポーラ半導体装置やバイポーラ−ＣＭＯ３半導体装置
に於いては、従来のエピタキシャル層及び埋め込み層を
形成する方法に代えて本発明の方法を用いることができ
、製造工程の簡略化、コストの低減及び歩留まりの改善
を果たすことができる。
不純物を拡散させることにより、基板表面の不純物濃度
に殆ど又は全く影響を及ぼすことなく低抵抗の埋め込み
型ウェルを容易に形成することができ、同時にウェル分
離領域の幅を低減することができる半導体装置の製造方
法が提供される。よって、ＣＭＯＳ型半導体装置ではラ
ッチアップ耐性を改善することが可能となる。また、バ
イポーラ半導体装置やバイポーラ−ＣＭＯ３半導体装置
に於いては、従来のエピタキシャル層及び埋め込み層を
形成する方法に代えて本発明の方法を用いることができ
、製造工程の簡略化、コストの低減及び歩留まりの改善
を果たすことができる。
′ｔ：８
第１ａ図〜第１ｊ図は本発明の第１の実施例の各工程に
於ける半導体装置の要部断面図、第２ａ図〜第２に図は
本発明の第２の実施例の各工程に於ける半導体装置の要
部断面図、第３ａ図〜第３ｄ図は本発明の第３の実施声
各工程に於ける半導体装置の要部断面図、第４ａ図〜第
４ｆ図は本発明の第４の実施例の各工程に於ける半導体
装置の要部断面図、第５ａ図〜第５ｈ図は従来例の各工
程に於ける半導体装置の要部断面図、第６図（ａ）はＬ
ＯＣＯＳ法を用いて素子分離が行われる従来のバイポー
ラ半導体装置の要部断面図、同図（ｂ）はその従来の半
導体装置に於ける素子分離幅と素子分離耐圧との関係を
示す図である。
於ける半導体装置の要部断面図、第２ａ図〜第２に図は
本発明の第２の実施例の各工程に於ける半導体装置の要
部断面図、第３ａ図〜第３ｄ図は本発明の第３の実施声
各工程に於ける半導体装置の要部断面図、第４ａ図〜第
４ｆ図は本発明の第４の実施例の各工程に於ける半導体
装置の要部断面図、第５ａ図〜第５ｈ図は従来例の各工
程に於ける半導体装置の要部断面図、第６図（ａ）はＬ
ＯＣＯＳ法を用いて素子分離が行われる従来のバイポー
ラ半導体装置の要部断面図、同図（ｂ）はその従来の半
導体装置に於ける素子分離幅と素子分離耐圧との関係を
示す図である。
１．２１．３１．４１・・・Ｐ型半導体基板、３．２３
．３３．４３・・・溝、４．２４．３４．４４・・・不
純物拡散領域、５．２５．３５．４５・・・チャネルス
トッパ、１０．３ｏ、４ｏ、５０−Ｎウェル、１２１．
１４１・・・保護膜。
．３３．４３・・・溝、４．２４．３４．４４・・・不
純物拡散領域、５．２５．３５．４５・・・チャネルス
トッパ、１０．３ｏ、４ｏ、５０−Ｎウェル、１２１．
１４１・・・保護膜。
以上
Claims (1)
- 【特許請求の範囲】 １、半導体基板に溝を形成する工程、 該溝の内壁の少なくとも一部分から該半導体基板中に不
純物を導入する工程、及び 該不純物導入工程の後に、該溝の深さを増大させる工程 を包含する半導体装置の製造方法。 ２、半導体基板に溝を形成する工程、 該溝の内壁上に保護膜を形成する工程、 該保護膜形成工程の後に該溝の深さを増大させる工程、 該溝の内壁の該保護膜によって覆われていない部分から
該半導体基板中に不純物を導入する工程、及び 該不純物導入工程の後に該溝の深さを増大させる工程 を包含する半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326467A JP2733271B2 (ja) | 1988-12-23 | 1988-12-23 | 半導体装置の製造方法 |
| US07/454,368 US5108783A (en) | 1988-12-23 | 1989-12-21 | Process for producing semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63326467A JP2733271B2 (ja) | 1988-12-23 | 1988-12-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02170551A true JPH02170551A (ja) | 1990-07-02 |
| JP2733271B2 JP2733271B2 (ja) | 1998-03-30 |
Family
ID=18188133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63326467A Expired - Lifetime JP2733271B2 (ja) | 1988-12-23 | 1988-12-23 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5108783A (ja) |
| JP (1) | JP2733271B2 (ja) |
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| US6576516B1 (en) | 2001-12-31 | 2003-06-10 | General Semiconductor, Inc. | High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and diffusion from regions of oppositely doped polysilicon |
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