JPS59121199A - イオン打込方法及び装置 - Google Patents
イオン打込方法及び装置Info
- Publication number
- JPS59121199A JPS59121199A JP22630282A JP22630282A JPS59121199A JP S59121199 A JPS59121199 A JP S59121199A JP 22630282 A JP22630282 A JP 22630282A JP 22630282 A JP22630282 A JP 22630282A JP S59121199 A JPS59121199 A JP S59121199A
- Authority
- JP
- Japan
- Prior art keywords
- ion implantation
- semiconductor substrate
- substrate
- gate
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- C—CHEMISTRY; METALLURGY
- C30—CRYSTAL GROWTH
- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B31/00—Diffusion or doping processes for single crystals or homogeneous polycrystalline material with defined structure; Apparatus therefor
- C30B31/20—Doping by irradiation with electromagnetic waves or by particle radiation
- C30B31/22—Doping by irradiation with electromagnetic waves or by particle radiation by ion-implantation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置の製造に多用されるイオン
打込方法及びその装置に関するものである。
打込方法及びその装置に関するものである。
一般に絶縁ゲート型電界効果トランジスタをメモリ素子
としている所謂メモリＭＯ８にあっては。
としている所謂メモリＭＯ８にあっては。
しきい値電界（ｖｔｈ ）が重要な要因となるが、フロ
ーティングゲートをもつＥＰＲＯＭのメモリ素子では半
導体基板上に形成されたソース領域とドレイン領域を交
換してｖｔｈを測定するとその値が０．１〜０．３ｖ異
なるという現象が生じている。また、この現象は単一の
トランジスタにおけるソース領域とドレイン領域の変更
のみならず、半導体基板上に形成された複数個のメモリ
素子間においても、各々のソース領域とドレイン領域の
形成方向が相違する場合に各素子間でＶｔｈが相違する
現象として生じており、半導体集積回路装置の特性上好
ましくはない。
ーティングゲートをもつＥＰＲＯＭのメモリ素子では半
導体基板上に形成されたソース領域とドレイン領域を交
換してｖｔｈを測定するとその値が０．１〜０．３ｖ異
なるという現象が生じている。また、この現象は単一の
トランジスタにおけるソース領域とドレイン領域の変更
のみならず、半導体基板上に形成された複数個のメモリ
素子間においても、各々のソース領域とドレイン領域の
形成方向が相違する場合に各素子間でＶｔｈが相違する
現象として生じており、半導体集積回路装置の特性上好
ましくはない。
この原因は次のように考えられる。即ち１通常のイオン
打込みでは半導体基板に対して垂直にイオンを打込むと
半導体基板の結晶方向との関係から所謂チャンネリング
が発生し、良好な素子特性が得られない。このため、イ
オン打込み方向は苧導体基板の垂直方向に対して若干角
度（約７°）傾けるようにしており、この結果第１図に
示すようにソース領域２とドレイン領域３をゲート１を
マスクとした所謂セルファジイン法によって形成する場
合には、一方の領域（本例ではソース領域）側にゲート
１による陰影部Ｓが生じ、この部分にはイオン打込みが
行なわれなくなる。これにより、内領域２，３は非対象
形となり、７０−ティングゲート４のソース容量とドレ
イン容量に違いが生じ、測定方向を変えるとＶｔｈが相
違することになる。図中、５は半導体基板、６．７は絶
縁膜、８はコントロールゲートである。
打込みでは半導体基板に対して垂直にイオンを打込むと
半導体基板の結晶方向との関係から所謂チャンネリング
が発生し、良好な素子特性が得られない。このため、イ
オン打込み方向は苧導体基板の垂直方向に対して若干角
度（約７°）傾けるようにしており、この結果第１図に
示すようにソース領域２とドレイン領域３をゲート１を
マスクとした所謂セルファジイン法によって形成する場
合には、一方の領域（本例ではソース領域）側にゲート
１による陰影部Ｓが生じ、この部分にはイオン打込みが
行なわれなくなる。これにより、内領域２，３は非対象
形となり、７０−ティングゲート４のソース容量とドレ
イン容量に違いが生じ、測定方向を変えるとＶｔｈが相
違することになる。図中、５は半導体基板、６．７は絶
縁膜、８はコントロールゲートである。
本発明の目的は前記したチャンネリングを防止するのは
勿論のこと、ソース領域とドレイン領域を対称に形成で
き、これにより測定方向を変えてもＶｔｈを一定にして
半導体集積回路装置っ特性の向上を実現することができ
るイオン打込方法及びその装置に関するものである。
勿論のこと、ソース領域とドレイン領域を対称に形成で
き、これにより測定方向を変えてもＶｔｈを一定にして
半導体集積回路装置っ特性の向上を実現することができ
るイオン打込方法及びその装置に関するものである。
この目的を達成するために本発明方法は、半導体基板の
垂直方向に若干傾げてイオン打込みを行ないなから半導
体基板の平面方向を変化させるようにしている。
垂直方向に若干傾げてイオン打込みを行ないなから半導
体基板の平面方向を変化させるようにしている。
また、本発明装置は半導体基板の支持部をイオン打込み
部に対して傾斜できかつこれを平面方向に方向変化でき
るように構成しているものである。
部に対して傾斜できかつこれを平面方向に方向変化でき
るように構成しているものである。
以下、本発明を図示の実施例により説明する。
第２図は本発明の一実施例装置を示しており、図におい
て１０は公知のイオン発生源を備えるイオン打込部であ
る。このイオン打込部１０からはＢ（ボロン）やＰ（リ
ン）等の不純物をイオン状態にして図示矢印方向に飛散
させる。１１は半導体基板としてのウェーハ１２を支持
するウェーハ支持部であり、支持台１３の上面にウェー
ハ１２を搭載支持する一方、支持台１３は駆動機構１４
０作用によってゆっくりと軸転され、前記ウェーハ１２
を平面方向に回転させるようになっている。
て１０は公知のイオン発生源を備えるイオン打込部であ
る。このイオン打込部１０からはＢ（ボロン）やＰ（リ
ン）等の不純物をイオン状態にして図示矢印方向に飛散
させる。１１は半導体基板としてのウェーハ１２を支持
するウェーハ支持部であり、支持台１３の上面にウェー
ハ１２を搭載支持する一方、支持台１３は駆動機構１４
０作用によってゆっくりと軸転され、前記ウェーハ１２
を平面方向に回転させるようになっている。
また、前記支持台１３はその上面を垂直方向に対して若
干（約７°）傾けており、これによりウェーハ１２の表
面を垂直方向に対して、更に言えば前記イオン打込部１
０のイオン打込方向に対、して若干傾けている。
干（約７°）傾けており、これによりウェーハ１２の表
面を垂直方向に対して、更に言えば前記イオン打込部１
０のイオン打込方向に対、して若干傾けている。
以上の構成によれば１本発明のイオン打込方法では、駆
動機構１４を作用させながら支持台１３を軸転させ、こ
れと一体にウェーハ１２を回転させながらイオン打込部
１ｏを作動させてウェーハ表面に所要の不純物イオンを
打込ませる。これにより、ウェーハ１２はその表面とイ
オン打込方向との間に若干の傾きを有しているので、イ
オンはウェーハ表面に対して刺め方向から打込まれるこ
とになり、チャンネリングの発生が防止される。
動機構１４を作用させながら支持台１３を軸転させ、こ
れと一体にウェーハ１２を回転させながらイオン打込部
１ｏを作動させてウェーハ表面に所要の不純物イオンを
打込ませる。これにより、ウェーハ１２はその表面とイ
オン打込方向との間に若干の傾きを有しているので、イ
オンはウェーハ表面に対して刺め方向から打込まれるこ
とになり、チャンネリングの発生が防止される。
一方、イオン打込時に支持台１３と共にウェーハ１２が
平面方向に回転されるため、ウェーハ表面に対するイオ
ン打込方向は結果的；（は第３図に示すように、ウェー
ハ表面に中心角７°の円錐面方向に変化され、かつ各方
向から均一に打込まれるようになる。したがってゲート
１５をマスクとしたセルファライン法によって形成され
るソース領域１６とドレイン領域１７はゲートによって
影が生じることはなく、内領域１６．１７は完全な対称
形に形成される。図中、１８は７０−ティングゲート、
１９はコントロールゲート、２０．２１は絶縁膜である
。
平面方向に回転されるため、ウェーハ表面に対するイオ
ン打込方向は結果的；（は第３図に示すように、ウェー
ハ表面に中心角７°の円錐面方向に変化され、かつ各方
向から均一に打込まれるようになる。したがってゲート
１５をマスクとしたセルファライン法によって形成され
るソース領域１６とドレイン領域１７はゲートによって
影が生じることはなく、内領域１６．１７は完全な対称
形に形成される。図中、１８は７０−ティングゲート、
１９はコントロールゲート、２０．２１は絶縁膜である
。
これにより、形成された素子では、ソース領域１６とド
レイン領域１７とを変えて測定しても同一のＶｔｈを得
ることができる。また、ウェーハの他の箇所にソース、
ドレインの内領域を反対の方向に形成した素子において
も同一のＶｔｈを得ることができ、この結果単一の素子
のみならず半導体集積回路全体の素子のＶｔｈを一定の
ものとして装置特性の向上及び安定化を図ることができ
る。
レイン領域１７とを変えて測定しても同一のＶｔｈを得
ることができる。また、ウェーハの他の箇所にソース、
ドレインの内領域を反対の方向に形成した素子において
も同一のＶｔｈを得ることができ、この結果単一の素子
のみならず半導体集積回路全体の素子のＶｔｈを一定の
ものとして装置特性の向上及び安定化を図ることができ
る。
ここで、支持台１３は少な（ともゲート１５に対してソ
ース、ドレインの両方向に方向変化できるものであれば
よく、その平面方向を１８００切換変化できるようにす
ればよい。もつとも、通常のウェーハ上には種々の方向
に向けて素子が形成されるため、実際上は回転させるこ
とが好ましい。
ース、ドレインの両方向に方向変化できるものであれば
よく、その平面方向を１８００切換変化できるようにす
ればよい。もつとも、通常のウェーハ上には種々の方向
に向けて素子が形成されるため、実際上は回転させるこ
とが好ましい。
なお、前記実施例は所謂ＥＰＲＯＭと称するメモリ素子
に本発明を適用した例であるが、これはゲート１５の全
高が大きくて影が無視できないためである。したがって
、通常のＭＯＳ（ＭＩ、Ｓ）型トランジスタのように影
を無視できる場合には特に必要ではない。しかしながら
、素子の小型化に伴なってゲート幅寸法やソーヌ、ドレ
イン寸法が微小化される場合には影も無視できないもの
となり１本発明を適用すれば優れた効果を得ることがで
きる。
に本発明を適用した例であるが、これはゲート１５の全
高が大きくて影が無視できないためである。したがって
、通常のＭＯＳ（ＭＩ、Ｓ）型トランジスタのように影
を無視できる場合には特に必要ではない。しかしながら
、素子の小型化に伴なってゲート幅寸法やソーヌ、ドレ
イン寸法が微小化される場合には影も無視できないもの
となり１本発明を適用すれば優れた効果を得ることがで
きる。
以上のように本発明方法によれば、＃−導体基板の垂直
方向に若干傾げてイオン打込みを行ないながら半導体基
板を平面方向に変化させているので。
方向に若干傾げてイオン打込みを行ないながら半導体基
板を平面方向に変化させているので。
ゲートの影の発生を防止してソース、ドレインの両領域
を対称に形成することができ、これによりソース、ドレ
インの変更によっても■□を一定に保ち、特性の向上及
び安定化が達成できる。
を対称に形成することができ、これによりソース、ドレ
インの変更によっても■□を一定に保ち、特性の向上及
び安定化が達成できる。
また、本発明装置によれば、半導体基板の支持部をイオ
ン打込部に対して傾斜できかつ平面方向に変化できるよ
うにしているので、半導体基板に対するイオン打込方向
を少なくともソース、ドレインの両領域の間で変化する
ことができ、前記した影の発生を有効に防止することが
できる。
ン打込部に対して傾斜できかつ平面方向に変化できるよ
うにしているので、半導体基板に対するイオン打込方向
を少なくともソース、ドレインの両領域の間で変化する
ことができ、前記した影の発生を有効に防止することが
できる。
第１図は従来の不具合を説明するための図、第２図は本
発明装置の構成図、 第３図は本発明方法を説明するための図である。 １０・・・イオン打込部、１１・・・ウェーハ支持部。 １２・・・ウェーハ、１３・・・支持台、１４・・・駆
動機構、１５・・・ゲート、１６・・・ソース、１７・
・・ドレイン、Ｓ・・・影。 第 １ 図 第 ２ 図 第 ３ 図
発明装置の構成図、 第３図は本発明方法を説明するための図である。 １０・・・イオン打込部、１１・・・ウェーハ支持部。 １２・・・ウェーハ、１３・・・支持台、１４・・・駆
動機構、１５・・・ゲート、１６・・・ソース、１７・
・・ドレイン、Ｓ・・・影。 第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、基板の表面に不純物イオンを打込む際、前記基板の
表面垂直方向に対して若干傾けてイオン打込みを行ない
ながら基板の平面方向を変化させることを特徴とするイ
オン打込方法。 ２、基板を平面方向に回転させてなる特許請求の範囲第
１項記載のイオン打込方法。 ３、基板を搭載支持する支持部と、前記基板の表面に打
込む不純物イオンを発生させるイオン打込部とを備え、
前記支持部は基板の表面をイオン打込部に対して若干傾
けて支持すると共に、その平面方向を変化できるように
構成したことを特徴とするイオン打込装置。 ４、支持部を回転可能に構成してなる特許請求の範囲第
３項記載のイオン打込装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22630282A JPS59121199A (ja) | 1982-12-24 | 1982-12-24 | イオン打込方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22630282A JPS59121199A (ja) | 1982-12-24 | 1982-12-24 | イオン打込方法及び装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59121199A true JPS59121199A (ja) | 1984-07-13 |
Family
ID=16843076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22630282A Pending JPS59121199A (ja) | 1982-12-24 | 1982-12-24 | イオン打込方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121199A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61105874A (ja) * | 1984-10-29 | 1986-05-23 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製法 |
| JPS61269843A (ja) * | 1985-05-23 | 1986-11-29 | Matsushita Electronics Corp | 半導体製造装置 |
| JPS62154622A (ja) * | 1985-12-26 | 1987-07-09 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| EP0234244A2 (de) * | 1986-01-24 | 1987-09-02 | Siemens Aktiengesellschaft | Verfahren um vertikale Seitenwände und Böden von Vertiefungen zu dotieren |
| JPS62281322A (ja) * | 1986-05-29 | 1987-12-07 | Mitsubishi Electric Corp | イオン注入装置用基板支持構造 |
| JPS62293776A (ja) * | 1986-06-13 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS62293773A (ja) * | 1986-06-13 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1982
- 1982-12-24 JP JP22630282A patent/JPS59121199A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61105874A (ja) * | 1984-10-29 | 1986-05-23 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製法 |
| JPS61269843A (ja) * | 1985-05-23 | 1986-11-29 | Matsushita Electronics Corp | 半導体製造装置 |
| JPS62154622A (ja) * | 1985-12-26 | 1987-07-09 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| EP0234244A2 (de) * | 1986-01-24 | 1987-09-02 | Siemens Aktiengesellschaft | Verfahren um vertikale Seitenwände und Böden von Vertiefungen zu dotieren |
| JPS62281322A (ja) * | 1986-05-29 | 1987-12-07 | Mitsubishi Electric Corp | イオン注入装置用基板支持構造 |
| JPS62293776A (ja) * | 1986-06-13 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS62293773A (ja) * | 1986-06-13 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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