JPS61105874A - 電界効果トランジスタの製法 - Google Patents

電界効果トランジスタの製法

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JPS61105874A
JPS61105874A JP22759984A JP22759984A JPS61105874A JP S61105874 A JPS61105874 A JP S61105874A JP 22759984 A JP22759984 A JP 22759984A JP 22759984 A JP22759984 A JP 22759984A JP S61105874 A JPS61105874 A JP S61105874A
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JP
Japan
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active layer
semiconductor active
layer
gate electrode
main surface
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Application number
JP22759984A
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English (en)
Inventor
Yutaka Matsuoka
裕 松岡
Naoki Kato
加藤 直規
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0891Source or drain regions of field-effect devices of field-effect transistors with Schottky gate

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産−纂一上の一刊一用か一野 本発明は、電界効宋トランジスタの製法(こ関す”る。
ji %、、−Q掬蒲 電9.1効宋1ヘランジスタどして、第1図を伴なつ(
次に述へる原理的構成を有り−るものが提案されている
す7iわち、半絶縁性半導体L(板1を有し、その主面
側に、所要のパターンを有し且つ例えばn型不純物を低
FIWにしか含んでい<’にい半11本能動層2が形成
されている。
しかして、半絶縁性半導体基板1の1:面上に、所要の
パターンを有し1つ半導体能動層2を・ぞの艮ざ方向の
中央部にd3いて幅方向に横切って延長しているゲート
電極3が、半導体能動層2どの間でショットキ接合4を
形成するように、形成されている。
また、半導体能動層2内に、グーミル電極3を挾んだ両
位置において、半導体能動層2と同じn型不純物を半導
体能動層2に比し高い1間mに含んでいるソース領域5
及びドレイン領域6が半絶縁性半導体基板1の主面側の
表面から、所望の深さ、例えば半絶縁性半導体基板1の
半導体能動層2下の領域に達する深さに形成されている
この場合、ソース領域5及びドレイン領域6の内側面は
、ゲート電tri 3側からみて、グー1−電極3のソ
ース領域5及びドレイン領域6を結ぶブノ向の両側側面
どほぼ一致した面上またはその近1カの百1−にある。
さら(、−、ソース領域5及びドレイン領域6に、ソー
ス電極7及びドレイン電極8がそれぞれオーミックに連
結されている。
jメ1−/]り、従来提案されている電W効果i・ラン
ジスクの原理的な構成であるに の」、)な174成を右する電界効果1〜ランジスタに
よれば、ソース電極5及びグー1へ電極3間に制御型n
を印加させることによって、ショット4接合4から、半
導体能動層2内に、半絶縁性半導体基板1の半導体能I
JJ層2下2下域に向=)−’C拡がっているまたは拡
がる空乏層の拡がりを、制御電圧の値に応じて制御する
ことができる。
従って、予め、ソース電極7及び1ニレイン電極8間に
、f−1’rjiを通じて、所要の電源を接続しCいる
状態で、ソース電極5及びゲート電1!i3間に制御電
圧を印加させることによって、角i′I+1に、制御重
重−の顧に応じた飴の電流を供給さUることができる、
というIdl!fit:を♀ザる。
第1図に示す電界効果トランジスタと原理的に同様な電
界効果1ヘランジスタの製法として、従来、第2図をr
になって次に述べる原理的なプラ法が提案されている。
すなわち、第1図で上述したと同様の半絶縁性半導体基
板1を予め用意覆る(第2図A)。
しかして、半絶縁f1半導体基板1の主面Fに第1図で
1−述した半導体能IJJ E 2と同じパターンの窓
10を右するマスク層11を形成する(第2図B)。
次に、半絶縁性半導体基板1の主面側に、第1図で上述
したと同様の半導体能動M2を、Si 、3. Scな
どのn型不純物のイオン打込処理を行って形成する(第
2図C)。
次に、半絶縁f1半導I4基板1の主面上に、第1図で
上述1ノだと同様のグー1〜電極3を、半導体能動層2
どの間でショットキ接合4を形成4るように、フl、1
トリソグラーノイ法を用いて形成する(第2図D)。
次に、半導体能動層2に対するグー1〜電極3をマスク
とするs+ 、s、seなどのn型の不純物イオンの打
込処理を、半絶縁性半導体基板1の]三面側の表面から
行って、半導体能動層2内に、第1図で上述したど同様
のソース領域5及びドレイン電極6を形成り−る。
この場合、不純物イオンの打込処理を、不純物イオンの
打込方向が、半導体能動層2の表面の方線に対して、後
述するように、傾斜している状態で行う。
次に、ソース領域5及びドレイン領域6に、第1図で上
述したど同様のソース電極7及びドレイン電極8を、フ
A1〜リソグラフィ方法を用いで形成する(第2図[)
以トのようにして、第1図で1−述したど同様の電界効
果1〜ランジスタを製造する。
まlご、従来、第1図に示す電界効果l〜ランジスタど
原理的に同様イf電界効果I・ランジスタの製法どして
、第3図を伴なって次に)ホベる1法も提案され−Cい
る。
すなわち、第2図への場合と同様に、第1図の場合と同
様の半絶縁付半導体基板1を予め用意する(第3図A)
しかして、その半絶縁性半導体基板1の主面側に、第2
図Bの場合ど同様の窓10を右り−るマスク層10を用
いて、第2図Cの場合ど同(1;の半導体能Ir111
層2を形成する(第3図B)。
次に、マスク@10を除去覆る(第3図C)。
次に、”+=絶絶縁性根板1主面上に、例えばSi3N
4でなる絶縁層20を形成するとともに、その絶縁層2
0−Lに1伺えばフエ1〜レジメ1〜層でなる層21と
例えばTi 、AI 、Si O2などでなる層21ど
は責なる月別の層22とがそれらの順にされている積層
体23を形成する(第3図D)。
次に、積層体23 Lに、絶縁層20及び積層体23の
1く導体能動層2−Fの領域を外部に臨ませる2つの窓
24及び25を有する例えばフAトレジス1〜で<Tる
マスクl1126を、その窓24及び25間の領域27
が第1図で上述したグー1〜電極3ど同様のパターン幅
をイjしでいるものどじて形成りる(第3図1)。
次(3二、積腟体23に対Jるマスク層26をマスクど
する■ツヂング処理にJ、って、積層体23から、マス
ク層26と同じパターンを右づるマスク層28を形成す
る(第3図F)。
次(こ、事々体能動層2に対Jるマスク盾26及び27
をマスクどするs; 、S、seなどの「1ハリ不純物
イΔンの打込処理を、第2図の揚台ど同様に、118絶
縁性半11A 基板1のニド面側の表面から絶縁1i’
、i 20を介して行な−)−C1半導体能動層2内に
、第1図で上述したと同様のソース領域5及び′ドレイ
ン領域6を形成する(第3図G)。
この場合、不純物イオンの打込処理を、第2図の場合と
同様に、不純物、イオンの11込方向が、崖導体能1f
11j層20の表面の′h線に対して、後述りるように
、傾斜しでいる状態で行う、。
次に、fI′1層1ホ2 Bの絶縁11η21に対1J
る−[ツJング処理にJ、す、絶縁層21にマスク層2
6の窓27′l及び25よりも 1廻り大ぎな窓29及
び30を形成する(第3図1−1 > 。
次に、J、、 li /)目らの絶縁材のIffff卵
処理って、絶縁層26の、絶縁層21の窓29及び30
に臨む仝域1−1及びマスク肋26上に延長している例
えばS f 02でイiる絶縁層31を形成する(第3
図I)。
次に、積層体23の絶縁層21を溶去することに、」、
って、絶縁層31の、窓29及び30内の領域のみを、
絶縁層32どして、絶縁層20−Lに残り(第3図■)
次に、積層体23の絶縁層21を溶去することによって
、絶縁層31の、窓29及び30内の領域のみを、絶縁
層32として、絶縁層20上に残ずく第3図J )。
次に、熱処理によって、ソース領域え5及び6を活1ノ
1化して後、絶縁層30及び32に対するエッヂング処
理に」、って、半導IA fjl: IIJI層2の、
ソース領域5及びドレイン領域6間の領域を外部に臨ま
せる窓33ど、ソース領域5及び6をE3− それぞれ外部に臨まける窓35及び36とを形成する(
第3図K)。
次に、半導体fil: lfj層2に、窓33を通じ(
、グー1〜電極3を、半導体能動層2どの間でシ」ッ1
ヘキ接合4を形成J−るようにト1し、J′た、ソース
領域5及びドレイン領域6を−ξれぞれシース電極7及
びドレイン電極8をA−ミックに付す(第3図L)。
以上のようにして、81!′!1図で−に連したと同様
の電界効果1ヘランジスタを製造り−る。
V述した電界効果トランジスタの製法によれば、ソース
領域5及びドレイン領域6を、グー1〜電極3をマスク
とした不純物イオンの打込を行って形成しているので、
イのソース領i或5及びドレイン領域6が、ゲート電極
3によって位置決めされて形成されている。従って、電
界ダj果トランジスタを、高粘庶に、良好な1’、l 
t、’lをもするものとして製)告することができる。
しかしながら、第2図で上述した従来の電界効果1〜ラ
ンジスタの製法の場合、ソース領IX 5及びドレイン
領域6が、グーI・電極3からみて、Elf: 9J称
シイ1内側を右Jるものとして形成される。
この1.:め、電界効果(・ランジスタが、ソース電M
li7及びドレイン電極8をそれぞれ本来のソース電極
及びドレイン電極とl)で用いI、:どぎの電界効果ト
ランジスタの特11ど、それとは逆にそれぞれドレイン
電極及びソース電極として用いIこと2〜の電界効果ト
ランジスタの特性どの間に差を右りるものとして製造さ
れる。従って、電界りITトランジスタが、ソース電極
7及びドレイン電極8を、それぞれソース電極及びドレ
イン電極としC用いたどきの特性と、でれどけ逆にそれ
ぞれドレイン電極及びソース電極として用いたどさ″の
電界効果トランジスタの特性との間に差があることを認
識した上で、使用しな(Jればならない、という電界効
果1〜ランジスタの1小用1−の制限を右覆るものどじ
で、製造される、という欠点を有していた。。
よって、本発明は、1−述した欠点のイ<い、新規な電
界効果1ヘランジスタの製法を提案ぜんとするものであ
る。
本発明による電界効果1ヘランジスタの製法によれば、
第2図で上述した従来の原理的イ1電界効果1〜ランジ
スタの製法の場合と同様に、半絶縁性半導体基板の主面
側に、所要のパターンを有し1つ所定の導電型を与える
不純物を低温度にしか含んでいない半導体能動層を形成
する■稈と、半絶縁v1半導体幇板の主面−1に、所要
のパターンを有して上記半導体能動層を子の長さ方向の
中央部において幅方向に横切って延長しているグー1〜
電極またはマスク層を形成するJ稈と、 上記半導体能動層に対Jる1−記グー1〜電極またはマ
スク層をマスクどする半導体能動層と同じ導電型を与え
る不純物イオンの打込処理を、上記半絶縁性半導体基板
の主面側の表面から行って、上記T置体能動層内に、上
記ゲート電極またはマスク層を挾んだ両位置において、
上記半導体能動層ど同じ導電型を与える不純物を1−開
平導体能動層に比し高濃度に含んでいるソース領域及び
ドレイン領域を、上記半絶縁性半導体基板の主面側の表
面から所望の深さに形成するV稈どを含んでいる。
しかしイrがら、本発明による電界効果1〜ランジスタ
のツ1法は、このJ:うむ工程を含む電界効!i!1〜
ランジスタの製法において、そのソース領1戊及びドレ
イン領域を形成1”る]−稈における、不純物イオンの
打込処理を、上記不純物イオンの打込方向が、上記半導
体能動層の表面の方線にり1して、上記ソース領域及び
ドレイン領域を結ぶ方向ど垂直な方向に、僅かに傾斜し
ている状態で行う。
f′Uユ川 こ用ため、本発明による製法によれば、ソース領域及び
ドレイン領域が、チャンネリング現象を生ぜしめること
なしに、グー]・電極からみて対称イT内側面を右覆る
ものとして形成される。
1−IJjp□□1111ノーfi 従って、本発明による電界効果]ヘランジスタの製法に
よれば、ソース領域及びドレイン領域に含んでいる不純
物原子がソース領域及びドレイン電極の深さ方向にみた
ときが不純物イオンの打込方向に沿った紳士に配列され
ているので、チャンネリング効果の生じIIIいものと
して形成され、それでいて、ソース領域及びドレイン領
域をそれぞれソース領域及びドレイン領域どじて用いた
どぎの電界効果1〜ランジスタの特1′!1ど、それと
は逆にそれぞれドレイン領域及びソース領域として用い
たときの電界効果トランジスタの特性との間に差を有し
ないものどじて形成される。
従って、知チレンネル効果が生じ動く、目っ使用上の制
限しないものとして製造することができる、という特徴
を有する。
割LL 第2図または第3図で−[述したど同様の工程をとって
第1図で−に連したと同様の電界効果トランジスタをシ
J造する。ただし、この場合のイオン打込処即を、発明
が解決しようとする問題点で述べたようにして行う。
【図面の簡単な説明】
第1図1:1、電界効果l・ランジスタの原理的な路線
的断面図ぐある。 ff12図及び第3図は、電W効果1ヘランジスタの製
法を示1J順次の■稈におIJる路線的断面図である。

Claims (1)

    【特許請求の範囲】
  1.  半絶縁性半導体基板の主面側に、所要のパターンを有
    し且つ所定の導電型を与える不純物を低濃度にしか含ん
    でいない半導体能動層を形成する工程と、半絶縁性半導
    体基板の主面上に、所要のパターンを有して上記半導体
    能動層をその長さ方向の中央部において幅方向に横切っ
    て延長しているゲート電極またはマスク層を形成する工
    程と、上記半導体能動層に対する上記ゲート電極または
    マスク層をマスクとする半導体能動層と同じ導電型を与
    える不純物イオンの打込処理を、上記半絶縁性半導体基
    板の主面側の表面から行って、上記半導体能動層内に、
    上記ゲート電極またはマスク層を挾んだ両位置において
    、上記半導体能動層と同じ導電型を与える不純物を上記
    半導体能動層に比し高濃度に含んでいるソース領域及び
    ドレイン領域を、上記半絶縁性半導体基板の主面側の表
    面から所望の深さに形成する工程を含んでいる電界効果
    トランジスタの製法において、上記ソース領域及びドレ
    イン領域を形成する工程における、不純物イオンの打込
    処理を、上記不純物イオンの打込方向が、上記半導体能
    働層の表面の方線に対して、上記ソース領域及びドレイ
    ン領域を結ぶ方向と垂直な方向に僅かに傾斜している状
    態で行うことを特徴とする電界効果トランジスタの製法
JP22759984A 1984-10-29 1984-10-29 電界効果トランジスタの製法 Pending JPS61105874A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH035693A (ja) * 1989-06-01 1991-01-11 Ulvac Corp 真空加熱炉

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Publication number Priority date Publication date Assignee Title
JPS5860574A (ja) * 1981-10-06 1983-04-11 Nippon Telegr & Teleph Corp <Ntt> 電界効果トランジスタの製造方法
JPS59121199A (ja) * 1982-12-24 1984-07-13 Hitachi Micro Comput Eng Ltd イオン打込方法及び装置

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