KR100631173B1 - 보상 이온주입을 이용한 반도체소자의 제조 방법 - Google Patents

Abstract

본 발명은 추가 보상이온주입(CO implant)을 통해 웨이퍼 내에 불균일한 접합 프로파일을 형성하여 웨이퍼 내의 트랜지스터 특성의 산포를 개선하도록 한 반도체소자의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 웨이퍼의 소정영역에 트랜지스터의 소스/드레인 접합을 형성하기 위한 이온주입을 진행하는 단계, 상기 웨이퍼 상부에 게이트 및 게이트측벽스페이서 공정을 진행하는 단계, 및 상기 게이트 및 게이트측벽스페이서공정에 의한 웨이퍼 위치별 트랜지스터 특성 차이를 보완하도록 상기 웨이퍼 내 일부분의 소스/드레인접합에 국부적으로 추가로 보상 이온주입을 진행하는 단계를 포함한다.

이온주입, 산포, 스캔영역, 웨이퍼, 접합

Description

보상 이온주입을 이용한 반도체소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE USING COMPENSATION IMPLANT}

도 1 및 도 2는 본 발명의 실시예에 따른 반도체소자의 이온주입 방법을 도시한 공정 단면도,

도 3은 도 1의 스캔영역 조정을 통한 이온주입 방법을 도시한 도면.

* 도면의 주요 부분에 대한 부호의 설명

11 : 웨이퍼

12 : 마스크

본 발명은 반도체 제조 기술에 관한 것으로, 특히 보상 이온주입을 이용한 반도체소자의 접합 형성 방법에 관한 것이다.

최근 반도체 소자의 고집적화, 고밀도화에 대응하여 보다 정밀한 불순물 제 어가 요구되며, 더욱이 양산 기술면에서는 재현성의 향상 및 처리능력의 향상이 요구되고 있다. 이에 따라 이온주입 기술에 대한 활용이 커지고 있다. 이온주입 기술이란 불순물을 이온 상태로 만든 후, 이를 가속하여 반도체 기판 상의 특정부위에 스캔함으로써 원하는 영역에 적정량의 불순물을 이온 주입시키는 반도체 기술이다.

이온주입 기술은 선택적 불순물 주입 및 순도 높은 불순물주입이 가능하며, 정밀한 불순물 제어가 가능하여 재현성 및 균일성이 우수하다. 이온주입에서 주입되는 불순물의 양인 도즈량을 제어하는 것이 필수적이다. 여기서, 도즈량은 이온 빔의 양을 감지하여 확인할 수 있다.

그리고, 반도체소자의 제조 공정에서 게이트의 CD(Critical Dimension) 산포는 직접적으로 제조 수율에 큰 영향을 미치는 요인으로 어느 반도체 업체건 게이트의 CD 산포 제어가 중요한 이슈이므로 마스크(Mask), 식각(Etch), 증착(Deposition) 공정을 통해 게이트의 CD 산포를 제어하기 위하여 많은 노력을 해오고 있다.

그러나, 게이트의 CD 산포와 게이트측벽의 스페이서 공정 등에 의하여 웨이퍼의 위치별로 트랜지스터 특성의 변화를 제어하기 힘들다. 이는 300mm 웨이퍼 적용시, 소자의 축소(Shrink)가 진행될수록 더 큰 문제로 나타나게 된다. 즉, 게이트마스크나 식각 또는 증착 공정에서 패터닝되는 게이트가 웨이퍼 위치별로 모두 일정한 크기를 갖지 못하고, 게이트크기가 차이가 발생하여 게이트길이 차이에 의한 트랜지스터 특성의 차이가 발생한다.

이에 따라 종래에는 게이트의 CD 산포의 제어를 위해 웨이퍼의 중앙과 에지 간 노광(Exosure)을 달리하는 방법 등을 이용하거나, 또한 게이트측벽의 스페이서 공정과 식각하는 공정에서 웨이퍼 내의 산포 개선을 하기 위한 장비 개발과 새로운 공정 등의 시도가 이루어지고 있다.

그러나, 현재까지는 현저히 개선되는 해결책은 없으며 웨이퍼내의 위치별 트랜지스터 특성의 차이를 제어하지 않고 소자 개발이 이루어지고 있는 상황이다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 웨이퍼 내에 불균일한 접합 프로파일을 형성하여 웨이퍼 내의 트랜지스터 특성의 산포를 개선하도록 한 반도체소자의 제조 방법을 제공하는데 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 웨이퍼의 소정영역에 트랜지스터의 소스/드레인 접합을 형성하기 위한 이온주입을 진행하는 단계, 상기 웨이퍼 상부에 게이트 및 게이트측벽스페이서 공정을 진행하는 단계, 및 상기 게이트 및 게이트측벽스페이서공정에 의한 웨이퍼 위치별 트랜지스터 특성 차이를 보완하도록 상기 웨이퍼 내 일부분의 소스/드레인접합에 국부적으로 추가로 보상 이온주입을 진행하는 단계를 포함하는 것을 특징으로 하고, 상기 추가 이온주입은 웨이퍼의 중앙 또는 웨이퍼의 에지에 대해 진행하는 것을 특징으로 하며, 상기 소스/드레인 접합을 형성하기 위해 도입한 마스크를 그대로 남겨둔 상태 또는 별도의 추가 마스크를 이용하여 진행하는 것을 특징으로 한다.

바람직하게, 상기 추가 이온주입은 국부적으로 이온주입이 진행되도록 X 방향 스캔영역 및 Y 방향 스캔영역을 설정한 후, 상기 X 방향 스캔속도, Y 방향 스캔속도 또는 X 방향 스캔속도와 Y 방향 스캔속도를 모두 조정하여 진행하는 것을 특징으로 하며, 상기 추가 이온주입은 이온주입 도즈 비율을 X 방향과 Y 방향에 대해 서로 다르게 국부적으로 변경하여 진행하는 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

후술하는 실시예는 종래기술에서 언급된 게이트 CD 산포와 게이트측벽 스페이서 등의 산포를 인정하고 접합 형성시 국부적인 소스/드레인 이온주입 방법으로 웨이퍼의 위치별 불균일 접합 프로파일을 형성하여 웨이퍼 내의 트랜지스터 특성의 산포를 개선하고자 한다.

도 1 및 도 2는 본 발명의 실시예에 따른 반도체소자의 이온주입 방법을 도시한 공정 단면도이다.

도 1 및 도 2에 도시된 바와 같이, 이온주입이 진행될 웨이퍼(11) 상에 소스/드레인접합을 형성하기 위한 이온주입을 진행한다.

이와 같이, 소스드레인접합 형성을 위한 이온주입이 완료된 후 기 진행된 게이트 공정 및 스페이서 공정 등에 의해 웨이퍼의 위치별로 트랜지스터의 특성이 산포될 수 있다.

따라서, 본 발명은 웨이퍼 위치별 트랜지스터 특성의 산포를 제어하기 위해 추가로 국부적인 보상 이온주입 공정(Compensation implant; CO implant)을 진행하여 웨이퍼의 위치별 트랜지스터 특성 차이를 최소화한다. 여기서, 보상 이온주입 공정은 N⁺/N^- 또는 P⁺ 접합을 보완한다는 의미이다.

예컨대, 도 1에 도시된 바와 같이, 소스/드레인 이온주입(S/D IMP)이 완료된 웨이퍼(11)의 중앙에 대해서 추가로 보상 이온주입(CO IMP)을 진행하거나, 도 2와 같이 소스/드레인 이온주입(S/D IMP)이 완료된 웨이퍼(21)의 에지에 대해서 추가로 보상 이온주입(CO IMP)을 진행한다.

위와 같이 추가로 진행하는 국부적인 보상 이온주입(CO IMP) 공정은 DRAM에서 셀영역에 형성되는 N^- 접합, 주변회로영역의 PMOSFET에 형성되는 P⁺ 접합, 주변회로영역의 NMOSFET에 형성되는 N⁺ 접합을 형성하기 위한 소스/드레인 이온주입(S/D IMP) 후에 각각 적용한다.

먼저, 셀영역에 형성된 N^- 접합 또는 주변회로영역에 형성된 N⁺ 접합 중 트랜지스터 특성 차이가 발생된 지역(웨이퍼의 중앙 또는 에지)의 접합에 국부적으로 추가 보상 이온주입하는 경우, N^- 접합 또는 N⁺ 접합을 형성하기 위해 도입한 마스크를 그대로 남겨둔 상태 또는 별도의 추가 마스크를 이용하여 이온주입하고, 이때, 불순물은 ³¹P 또는 ⁷⁵As를 이용한다.

상기 N^- 접합 또는 N⁺ 접합 형성후 추가 이온주입시, 틸트(tilt)와 회전(rotation)을 이용하고, 양방향모드(Bi-mode) 이상의 멀티모드를 이용한다. 여기서, 양방향모드(Bi-mode)는 이온주입방법의 하나로 예컨대, 7°틸트이온주입 및 -7°틸트이온주입으로 전체 도즈를 나누어 두 방향으로 이온주입하는 것을 의미한다.

그리고, 주변회로영역에 형성된 P⁺ 접합 중 트랜지스터 특성 차이가 발생된 지역(웨이퍼의 중앙 또는 에지)의 접합에 국부적으로 추가 보상 이온주입하는 경우는, P⁺ 접합을 형성하기 위해 도입한 마스크를 그대로 남겨둔 상태 또는 별도의 추가 마스크를 이용하여 이온주입한다.

상기 P⁺ 접합에 국부적으로 추가 보상 이온주입하는 불순물로는 ¹¹B, ⁴⁹BF ₂, ³⁰BF를 이용하고, 틸트와 회전을 이용하며, 양방향모드(Bi-mode) 이상의 멀티모드를 이용한다.

상기한 바와 같은 국부적인 추가 보상 이온주입은 이온주입의 스캔영역을 조정하여 진행한다.

도 3은 도 1의 스캔영역 조정을 통한 이온주입 방법을 도시한 도면이다.

도 3에 도시된 바와 같이, 국부적인 추가 보상 이온주입진행을 위해 웨이퍼(11)에 대해 X 방향 스캔영역 및 Y 방향 스캔영역(11a)을 설정한 후, X/Y 디코더를 설정하고, 국부적인 이온주입이 적용될 영역만 선택적으로 이온주입한다. 이때, 국부적인 이온주입은 X 방향 스캔속도를 조절하거나, Y 방향 스캔속도를 조절하거나, X 방향 스캔속도와 Y 방향 스캔속도를 모두 조정하여 진행한다. 또한, 이온주입 도즈 비율을 X 방향 및 Y 방향에 대해 서로 다르게 국부적으로 변경하여 적용할 수도 있다.

다음의 표 1은 종래기술과 본 발명의 공정을 비교한 표이다.

	종래기술	본 발명
마스크	적용	적용
S/D IMP	N-, N+, P+	N-, N+, P+
CO IMP	미적용	적용
PR 스트립	적용	적용

표1에서 알 수 있듯이, 본 발명은 S/D IMP후에 추가로 국부적인 추가 보상 이온주입(CO IMP)을 진행하고 있으며, 이러한 국부적인 추가 보상 이온주입(CO IMP) 진행을 통해 웨이퍼의 위치별 트랜지스터 특성 차이를 최소화한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명은 접합 형성후에 추가로 국부적인 이온주입을 진행하여 게이트의 CD 산포 및 게이트 측벽의 스페이서 증착 공정과 식각공정에 의한 변화를 조절 가능한 효과가 있다.

또한, 웨이퍼의 위치별 트랜지스터 특성 차이를 추가의 국부적인 보상 이온주입을 통해 최소화하여 마진에 의한 수율 증가를 구현할 수 있는 효과가 있다.

Claims (6)

1. 웨이퍼의 소정영역에 트랜지스터의 소스/드레인 접합을 형성하기 위한 이온주입을 진행하는 단계;

   상기 웨이퍼 상부에 게이트 및 게이트측벽스페이서 공정을 진행하는 단계; 및

   상기 게이트 및 게이트측벽스페이서공정에 의한 웨이퍼 위치별 트랜지스터 특성 차이를 보완하도록 상기 웨이퍼 내 일부분의 소스/드레인접합에 국부적으로 추가로 보상 이온주입을 진행하는 단계

   를 포함하는 반도체소자의 제조 방법.
2. 제1항에 있어서,

   상기 보상 이온주입은,

   웨이퍼의 중앙에 대해 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
3. 제1항에 있어서,

   상기 보상 이온주입은,

   상기 웨이퍼의 에지에 대해 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
4. 제1항에 있어서,

   상기 보상 이온주입은,

   상기 소스/드레인 접합을 형성하기 위해 도입한 마스크를 그대로 남겨둔 상태 또는 별도의 추가 마스크를 이용하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
5. 제1항 내지 제4항 중 어느 한 항에 있어서,

   상기 보상 이온주입은,

   국부적으로 이온주입이 진행되도록 X 방향 스캔영역 및 Y 방향 스캔영역을 설정한 후, 상기 X 방향 스캔속도, Y 방향 스캔속도 또는 X 방향 스캔속도와 Y 방향 스캔속도를 모두 조정하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
6. 제5항에 있어서,

   상기 보상 이온주입은,

   이온주입 도즈 비율을 X 방향과 Y 방향에 대해 서로 다르게 국부적으로 변경하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.

Images