JP2013128133A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】基板内のトランジスタ特性のばらつきを改善することができる半導体素子の製造方法を提供する。
【解決手段】半導体基板１１の所定領域に、トランジスタのソース／ドレイン接合を形成するためのイオン注入Ｓ/Ｄ ＩＭＰを行うステップと、半導体基板１１上の位置に依存するトランジスタ特性の偏差を補償するように、ソース／ドレイン接合の一部に追加の補償イオン注入ＣＯ ＩＭＰを行うステップとを含む。局部的にイオン注入が行われるように、基板１１の平面に平行なＸ方向にイオンビームをスキャンする領域１１Ａと、基板１１に平行であり、Ｘ方向にほぼ直交するＹ方向にイオンビームをスキャンする領域１１Ａとを設定した後、Ｘ方向のスキャン速度、Ｙ方向のスキャン速度、又はＸ方向のスキャン速度及びＹ方向のスキャン速度を調整して、補償イオン注入ＣＯ ＩＭＰを行ってもよい。
【選択図】図８

Description

本発明は、半導体素子の製造方法に関し、特に半導体素子の形成におけるイオン注入方法に関する。
近年の半導体素子の高集積化、高密度化に伴い、半導体素子に注入する不純物濃度のより詳細な制御が求められている。また、量産技術面においては、再現性の向上及び処理能力の向上が求められている。そのため、実用的なイオン注入方法がより重要となっている。イオン注入方法とは、半導体素子に注入する不純物をイオン化し、これを加速して半導体基板上の所定領域に照射することによって、所望の領域に適正量の不純物を注入する方法である。
イオン注入方法は、選択的な不純物の注入及び高純度の不純物の注入が可能である。また、イオン注入方法は、不純物濃度の詳細な制御も可能であり、再現性及び均一性にも優れている。イオン注入方法では、注入する不純物の濃度であるドーズ量を必ず制御しなければならない。ドーズ量の調節はイオンビームの電流値を測定することによって行われる。
一方、半導体素子の製造工程において、ゲート臨界寸法（ＣＤ：Critical Dimension)のばらつきは、製造収率に直接大きい影響を及ぼす要因である。そのために、ゲートＣＤのばらつきの制御が特に重要となるため、半導体素子メーカでは、マスク工程、エッチング工程、側壁のスペーサ蒸着工程を通して、ゲートＣＤのばらつきを制御するために多くの努力を行っている。
しかし、ゲートＣＤのばらつきとゲート側壁のスペーサ蒸着工程とにより生じる、基板上の位置に応じた、トランジスタ特性の変化を制御することは困難である。これは、直径が３００ｍｍ以上である大きい基板を使用する際、半導体素子のサイズが縮小するほどより大きな問題となる。すなわち、ゲートのハードマスクやエッチング工程でパターンニングされるゲートが、基板上の位置によらず一定の大きさとなるように形成されない。そのためにゲート長の差によりトランジスタ特性に差が生じる。
これによって、従来では、ゲートＣＤのばらつきを制御するために、基板の中央部分と周辺部分とで露光工程を別に行う方法を用いている。また、ゲート側壁のスペーサ蒸着工程とエッチング工程とによって基板内に生じるゲートＣＤのばらつきを改善するための装置開発と新しい工程の実現の試みとがなされている。
しかし現状では、基盤内に生じるゲートＣＤのばらつきを顕著に改善する解決策はなく、基板内の位置に応じたトランジスタ特性の偏差を制御せずに半導体素子の開発がなされているのが状況である。
また、半導体素子サイズの継続的な縮小により工程マージンがさらに一層減少するようになり、このことが、ゲートＣＤのばらつきによる収率の著しい減少を引き起こしている。
すなわち、最小ゲートＣＤが２００ｎｍである場合、ばらつきが±１０％であっても収率の減少は大きくないが、最小ゲートＣＤが１００ｎｍでありばらつきが±１０％である場合、収率の減少は深刻な問題となる。そのため、ばらつきを約±５％程度の範囲で管理しなければならない。
しかし、半導体素子サイズの継続的な縮小により工程マージンが著しく減少し、処理能力が減少する問題とばらつきの管理の難しさとにより、半導体素子の収率の増大は困難である。
図１は、従来の技術に係るイオン注入装置を概略的に示す図である。
図１に示すように、従来の技術に係るイオン注入装置は、鉛直方向をＹ方向とし、水平面内のＹ方向に直交する方向をＸ方向とし、Ｘ方向及びＹ方向に平行に基板１１が配置されている場合、イオンビーム１３を電界または磁界によりＸ方向に往復してスキャンするＸ方向スキャンと、ホルダー１２に固定されている基板１１をＹ方向に往復移動させることとを併用し、基板１１の全面にイオン注入を行う。この時、基板１１を、駆動装置１４によって駆動軸１５を介して、Ｙ方向に往復移動させる。この基板１１のＹ方向の往復移動により、相対的にイオンビームがＹ方向にスキャンすることになるので、本明細書において、基板のＹ方向への往復移動をＹ方向スキャンと記す。
このように、従来の技術に係るイオン注入装置は、イオンビーム１３のＸ方向スキャンと基板１１のＹ方向スキャンとの併用により、基板の全面に均一な濃度にイオン注入を行うことが可能である。すなわち、均一な濃度にイオン注入を行うために、Ｘ方向及びＹ方向にスキャンする速度を等しくしている。
しかし、従来の技術に係る均一な濃度のイオン注入方法は、基板の位置によらず、また、基板内のゲートＣＤのばらつきとは無関係に均一な濃度にイオン注入を行うため、ゲートＣＤのばらつきによって、同一の基板から製造される半導体素子であっても電気的特性に大きな差が生じ得る。
すなわち、基板上の位置によって、半導体素子の電気的な特性が変化する傾向がある。例えば、イオン注入の均一度がきわめて高くても、基板の周辺部分の半導体素子特性が基板の中央部分の半導体素子特性と異なる傾向がある。具体的には、半導体素子特性のうちトランジスタのしきい電圧の電気的特性が、基板の中央部分と周辺部分とで異なるという問題がある。
本発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的は、基板の全面にわたり均一にイオン注入を行うことによって生じる、基板の中央部分のしきい電圧と周辺部分のしきい電圧との差を補償することができる半導体基板へのイオン注入方法を提供することにある。
また、本発明の別の目的は、基板内に不均一な濃度の接合を形成することによって、基板内のトランジスタ特性のばらつきを改善することができる半導体素子の製造方法を提供することにある。
上記目的を達成するため、本発明の半導体素子の製造方法は、半導体基板の所定領域に、トランジスタのソース／ドレイン接合を形成するためのイオン注入を行うステップと、前記半導体基板上の位置に依存するトランジスタ特性の偏差を補償するように、前記ソース／ドレイン接合の一部に追加の補償イオン注入を行うステップとを含むことを特徴とする。
上記の半導体素子の製造方法において、前記半導体基板の中央部分に対して、前記補償イオン注入を行うことができる。
上記の半導体素子の製造方法において、前記半導体基板の周辺部分に対して、前記補償イオン注入を行うことができる。
上記の半導体素子の製造方法において、前記ソース／ドレイン接合を形成するために導入したマスクをそのまま残した状態で、又は追加の別のマスクを用いて、前記補償イオン注入を行うことができる。
上記の半導体素子の製造方法において、局部的に前記イオン注入が行われるように前記基板の平面に平行なＸ方向にイオンビームをスキャンする領域、及び前記基板に平行であり、前記Ｘ方向にほぼ直交するＹ方向にイオンビームをスキャンする領域を設定した後、前記Ｘ方向のスキャン速度、前記Ｙ方向のスキャン速度、又は前記Ｘ方向のスキャン速度及び前記Ｙ方向のスキャン速度を調整して、前記補償イオン注入を行うことができる。
上記の半導体素子の製造方法において、前記補償イオン注入を、イオン注入するドーズ量の比率を前記Ｘ方向及び前記Ｙ方向に対して個別に異なるように調整して行うことができる。
上記の半導体素子の製造方法において、Ｎ−又はＮ＋接合に対する前記補償イオン注入に用いられる不純物が、３１Ｐ又は７５Ａｓであることができる。
上記の半導体素子の製造方法において、Ｐ＋接合に対する前記補償イオン注入に用いられる不純物が、１１Ｂ、４９ＢＦ２及び３０ＢＦからなる群の中から選択されるいずれかひとつであることができる。
上記の半導体素子の製造方法において、前記補償イオン注入を行うときに、チルト、ローテーション及びマルチモードからなる群の中から選択されるいずれかひとつを用いることができる。
本発明によれば、不均一な濃度のイオン注入を行うことにより、基板の中央部分と周辺部分とで異なる半導体素子の特性を均一化することができる。
また、本発明によれば、１０％以上のマージンフェイル（margin fail）を改善することができる。
さらに本発明によれば、接合形成後に追加の局部的なイオン注入を行い、ゲートＣＤのばらつき及びゲート側壁のスペーサ蒸着工程とエッチング工程とによる半導体素子の特性の変化を調節することができる。
また、本発明に係る、局部的に不均一な濃度のイオン注入方法をＭＯＳＦＥＴのチャネル部位、ソース／ドレイン部位、ＬＤＤ（Lightly Doped Drain）部位、又は、ＳＤＥ（Source Drain Extension）部位に適用することによって、ＭＯＳＦＥＴ半導体素子のしきい電圧を含む半導体素子の特性の変化を減少させることができる。
また、本発明に係る追加の局部的な補償イオン注入によって、基板の位置に応じたトランジスタ特性の偏差を最小化し、マージンの増大による収率の増大を具現できる。
従来の技術に係るイオン注入装置を概略的に示す図である。 本発明の第１の実施の形態に係るＸ方向のスキャンを用いて、基板周辺部分でのドーズ量を中央部分のドーズ量より増大させる場合を示す図である。 従来の技術に係る均一な濃度のイオン注入方法における基板径２００ｍｍ以内での典型的なイオンビームのスキャンの均一性を示すグラフである。 本発明の第１の実施の形態に係るイオン注入方法によって基板内へ注入したイオン量に対応するビーム電流値の分布を示すグラフである。 従来の技術と本発明の第１の実施の形態に係る方法でイオン注入を行った結果のしきい電圧のばらつきの比較を示すグラフである。 本発明の第２の実施の形態に係る半導体基板へのイオン注入方法を示す図である。 本発明の第２の実施の形態に係る半導体基板へのイオン注入方法を示す図である。 本発明の第２の実施の形態に係る図６に対応するスキャン領域調整による追加の補償イオン注入方法を示す図である。
以下、本発明に係るもっとも好ましい実施の形態を添付する図面を参照して説明する。
本発明の第１の実施の形態では、基板内におけるゲートＣＤのばらつきに差が生じることを前提とし、不均一な濃度のイオン注入を行うことにより、基板内の半導体素子の特性に差が生じないようにする。
例えば、基板中央部分のゲートＣＤが周辺部分のゲートＣＤよりも大きければ、半導体素子の特性、例えばしきい電圧は中央部分が周辺部分に比べて高くなる。そのため、不均一な濃度のイオン注入を行い、中央部分のドーズ量を周辺部分より低減させるか、もしくは周辺部分のドーズ量を中央部分より増大させることにより、ゲートＣＤのばらつきにより生じるしきい電圧の差を補償することができる。
例えばＮＭＯＳＦＥＴチャネルの場合には、チャネルドーピングまたはしきい電圧調節のための基板上の局部的なドーズ量を、中央部分において、周辺部分より低く調節することによって、もしくは周辺部分において、中央部分より高く調節することによって、しきい電圧の差を補償することができる。
反対に、基板周辺部分のゲートＣＤが中央部分のゲートＣＤより大きければ、半導体素子の特性、例えばしきい電圧は周辺部分が中央部分に比べて高くなる。そのため、不均一な濃度のイオン注入を行い、周辺部分のドーズ量を中央部分のドーズ量より低減させるか、もしくは中央部分のドーズ量を周辺部分よりも増大させることにより、ゲートＣＤのばらつきにより生じるしきい電圧の差を補償することができる。
このように、不均一な濃度のイオン注入を行い、工程マージンによる基板の中央部分でのゲートＣＤと周辺部分でのゲートＣＤとの差を補償することができる。それによって、半導体素子の特性のばらつきが減少して工程マージンによるフェイルを減少させ、収率の増大が可能となる。
本実施の形態では、図１に示したイオン注入装置を用いてイオン注入する際、不均一な濃度のイオン注入を行うために、Ｘ方向、又はＹ方向、又はＸ方向及びＹ方向のスキャン速度を基板の位置に応じて変化させる。
Ｘ方向へのスキャンを行う不均一な濃度のイオン注入には２種類の方法がある。第１の方法は、イオン注入を行う際、Ｘ方向のスキャン速度を基板上の位置に応じて変化させて、ドーズ量の分布を不均一にする方法である。第２の方法は、Ｘ方向のスキャン速度の変化及び基板の回転（以下、ローテーションと記す）によりドーズ量の分布を不均一にする方法である。このローテーションには、Ｘ方向のスキャンとスキャンとの間に一度以上回転を行う段階的（ｓｔｅｐ−ｗｉｓｅ）ローテーション、又はＸ方向のスキャンの間に連続して回転を行う連続的ローテーションがある。
図２は、本発明の第１の実施の形態に係るイオン注入方法を説明する図であって、Ｘ方向のスキャンを用いて、基板周辺部分でのドーズ量を中央部分のドーズ量より増大させる場合を示している。
図２の上段に示すように、Ｘ方向のスキャン速度を基板上の位置に応じて変化させ、フラットゾーン（２本の水平線で挟まれた中央部分）を基準に上下対称になるように、周辺部分におけるドーズ量を中央部分のドーズ量より増大させる。例えば、上下方向に関する基板中央部分でのドーズ量が約１００％であるならば、相対的に、上下方向に関する基板周辺部分でのドーズ量を約１４０％にする。
次いで、図２の下段に示したように、基板をローテーションさせてイオン注入を行うと、基板周辺部分のドーズ量が基板中央部分のドーズ量に比べて増大し、ゲートＣＤのばらつきを補償することができる。例えば、図２の下段では、基板中央部分でのドーズ量が約２００％であるならば、相対的に、基板周辺部分でのドーズ量は約２４０％となり、ゲートＣＤのばらつきが補償されている。
このように、基板の位置に応じてスキャン速度を変化させて不均一な濃度のイオン注入を行う際、スキャン速度とドーズ量とは反比例の関係にある。
例えば、基板周辺部分でドーズ量をより増大させるためには、基板周辺部分でのスキャン速度を中央部分でのスキャン速度より遅くする必要がある。
反対に、基板中央部分でのドーズ量をより増大させるためには、基板中央部分でのスキャン速度を周辺部分でのスキャン速度より遅くする必要がある。
図３は、従来の技術に係る均一な濃度のイオン注入方法における、入射するイオンビームのスキャンの均一性を示すグラフである。横軸は、基板の中心を原点とし、Ｘ方向（Ｙ方向）のスキャンを行う基板上の位置を表している。
図３に示すように、単位時間に注入されるイオン量に対応するビーム電流値は基板径内でほぼ一定である。ここで基板径は、２００ｍｍである。
図４は、本発明の第１の実施の形態に係るイオン注入方法によって基板内へ注入したイオン量に対応するビーム電流値の分布を示すグラフであり、基板の中央付近でビーム電流値を逆転させた場合を示している。尚、図４には、図３に示した均一な濃度のイオン注入方法における結果を重ねて表示している。
このように、一枚の基板上で位置によってドーズ量が異なるようにイオン注入されることによって、イオン注入により生じるしきい電圧のばらつきが全基板上で均一となる。
Ｘ方向のスキャンを行う他の方法には、基板中央部分のドーズ量を増大させ、周辺部分のドーズ量を減少させる第３の方法、基板周辺部分のドーズ量を増大させ、中央部分のドーズ量を減少させる第４の方法がある。
これら第３及び第４の方法を用いる場合、基板内のドーズ量の分布を、円形状分布、長方形状分布、左右対称の分布、上下対称の分布とすることが可能である。
また、本実施の形態では、Ｘ方向のスキャンの代わりに、基板内の半導体素子特性のばらつきを改善するためにＹ方向のスキャンを用いることが可能である。
Ｙ方向へのスキャンを行う不均一な濃度のイオン注入には２種類の方法がある。第１の方法は、イオン注入を行う際、Ｙ方向のスキャン速度を基板上の位置に応じて変化させて、ドーズ量の分布を不均一にする方法である。第２の方法は、Ｙ方向のスキャン速度の変化及び基板のローテーションによりドーズ量の分布を不均一にする方法である。このローテーションには、Ｙ方向のスキャンとスキャンとの間に一度以上回転を行う段階的ローテーション、又はＹ方向のスキャンの間に連続して回転を行う連続的ローテーションがある。
Ｙ方向のスキャンを行う他の方法には、基板中央部分のドーズ量を増大させ、周辺部分のドーズ量を減少させる第３の方法、基板周辺部分のドーズ量を増大させ、中央部分のドーズ量を減少させる第４の方法がある。
これら第３及び第４の方法を用いる場合、基板内のドーズ量の分布を、円形状分布、長方形状分布、左右対称の分布、上下対称の分布とすることが可能である。
さらに本実施の形態では、基板内の半導体素子の特性のばらつきを改善するためにＸ方向及びＹ方向のスキャンを同時に行うことが可能である。
Ｘ方向及びＹ方向のスキャンを同時に行う場合、不均一な濃度のイオン注入には２種類の方法がある。第１の方法は、イオン注入を行う際、Ｘ方向及びＹ方向のスキャン速度の各々を基板上の位置に応じて変化させて、ドーズ量の分布を不均一にする方法である。第２の方法は、Ｘ方向及びＹ方向のスキャン速度の各々の変化、及びローテーションによりドーズ量の分布を不均一にする方法である。
Ｘ方向及びＹ方向のスキャンを同時に行う他の方法には、基板中央部分のドーズ量を増大させ、周辺部分のドーズ量を減少させる第３の方法、基板周辺部分のドーズ量を増大させ、中央部分のドーズ量を減少させる第４の方法がある。
これら第３及び第４の方法を用いる場合、基板内のドーズ量の分布を、円形状分布、長方形状分布、左右対称の分布、上下対称の分布とすることが可能である。
本実施の形態によると、上記したＸ方向、Ｙ方向のスキャンを行う不均一な濃度のイオン注入方法に加えて、イオン注入スクリーン層を不均一に形成することも可能である。
すなわち、イオン注入スクリーン層を、酸化膜もしくは窒化膜を積層して、または酸化膜と窒化膜とを組み合わせて積層して形成する。
さらに、不均一な濃度のイオン注入方法のドーズ量の分布を、構造依存（ｓｔｒｕｃｔｕｒｅ ｄｅｐｅｎｄａｎｔ）概念で採用することができる。
図５は、従来の技術と本発明の第１の実施の形態に係る方法でイオン注入を行った結果のしきい電圧のばらつきの比較を示すグラフである。
図５に示すように、従来の技術では、低いしきい電圧のばらつきが存在するため、オフ状態漏れ電流フェイル（off-state ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ ｆａｉｌ）を生じ、また、高いしきい電圧のばらつきが存在するため、特にＤＲＡＭではｔＷＲフェイル（Ｗｒｉｔｅ Ｒｅｃｏｖｅｒｙ ｔｉｍｅ ｆａｉｌ）を生じる。
これに対して、本実施の形態では、しきい電圧のばらつきを改善、すなわち基板の中央部分と周辺部分とでのゲートＣＤのばらつきによるしきい電圧の差を補償する。それにより、従来の技術で問題となるオフ状態漏れ電流フェイルやｔＷＲフェイルを防止することが可能である。
また、本実施の形態によれば、不均一な濃度のイオン注入を行うことにより、基板の中央部分と周辺部分とで異なる半導体素子の特性を均一化することができる。さらに、本実施の形態によれば、１０％以上のマージンフェイルを改善することができる。
次に、本発明の第２の実施の形態について説明する。
本発明の第２の実施の形態は、ゲートＣＤのばらつきとゲート側壁のスペーサの幅のばらつきを前提として、接合形成時における局部的なソース／ドレインイオン注入(S/D IMP)によって基板の位置に応じた不均一な濃度の接合を形成し、基板内のトランジスタ特性のばらつきを改善するものである。
図６及び図７は、本発明の第２の実施の形態に係る半導体基板へのイオン注入方法を示す図であり、上段はウェハの正面図、下段は側面図である。
図６及び図７に示すように、基板１１、２１上にソース／ドレイン接合を形成するためのイオン注入を行う。
このように、ソース／ドレイン接合形成のためのイオン注入が完了した後、すでに行われたゲート形成工程及びスペーサ蒸着工程により、基板の位置に応じたトランジスタ特性のばらつきが生じ得る。
そこで、本実施の形態では、基板の位置に応じたトランジスタ特性のばらつきを制御するために、追加の局部的な補償イオン注入（Compensation implant:ＣＯＩＭＰ）を行う。これにより、基板の位置に応じたトランジスタ特性の偏差を最小化する。ここで、補償イオン注入とは、Ｎ＋／Ｎ−またはＰ＋接合を補償することである。
例えば、図６に示すように、ソース／ドレインイオン注入（Ｓ／Ｄ ＩＭＰ）が完了した基板１１の中央部分に対し、追加の補償イオン注入（ＣＯ ＩＭＰ）を行う。また、図７に示すように、ソース／ドレインイオン注入(Ｓ／ＤＩＭＰ）が完了した基板２１の周辺部分に対し、追加の補償イオン注入（ＣＯ ＩＭＰ）を行う。
このように、局部的に行う追加の補償イオン注入を、ＤＲＡＭのセル領域に形成されるＮ−接合、周辺回路領域のＰＭＯＳＦＥＴに形成されるＰ＋接合、及び周辺回路領域のＮＭＯＳＦＥＴに形成されるＮ＋接合を形成するためのソース／ドレインイオン注入後にそれぞれ行う。
まず、セル領域に形成されたＮ−接合又は周辺回路領域に形成されたＮ＋接合のうち、トランジスタ特性に差が生じた部分、すなわち基板の中央部分又は周辺部分における各接合に局部的に追加の補償イオン注入を行う場合、Ｎ−又はＮ＋接合を形成するために導入したマスクをそのまま残した状態、又は別のマスクを追加してイオン注入を行う。この時、注入する不純物には３１Ｐまたは７５Ａｓを用いる。
Ｎ−又はＮ＋接合の形成後、追加のイオン注入を行う間、基板を傾斜させるチルト（ｔｉｌｔ）と基板を回転させるローテーションとを用いる。また、バイモード（ｂｉ−ｍｏｄｅ）以上のマルチモード（ｍｕｌｔｉ−ｍｏｄｅ）を用いる。ここで、バイモードとは、イオン注入方法の一つであり、例えば、注入するドーズ量の半分の量のイオンを７゜の傾斜角度で注入し、−７゜の傾斜角度で残り半分の量のイオンを注入することを意味する。
そして、周辺回路領域に形成されたＰ＋接合のうち、トランジスタ特性に差が生じた部分、すなわち基板の中央部分又は周辺部分における各接合に局部的に追加の補償イオン注入を行う場合、Ｐ＋接合を形成するために導入したマスクをそのまま残した状態、又は別のマスクを追加してイオン注入を行う。
この時、注入する不純物には１１Ｂ、４９ＢＦ２、又は３０ＢＦを用いる。また、補償イオン注入を行う間、チルトとローテーションとを用い、バイモード以上のマルチモードを用いる。
上記したように、局部的な追加の補償イオン注入は、イオン注入を行うスキャンの領域を調整して行われる。
図８は、本発明の第２の実施の形態に係る図６に対応するスキャン領域調整による追加の補償イオン注入方法を示す図である。
図８に示すように、局部的な追加の補償イオン注入を行うために、基板１１に対しＸ方向及びＹ方向のスキャン領域１１Ａを設定する。その後、Ｘ／Ｙデコーダを設定し、局部的なイオン注入を行う領域にのみ選択的にイオン注入を行う。この際、局部的なイオン注入を、Ｘ方向もしくはＹ方向のスキャン速度を調節して、もしくは、Ｘ方向及びＹ方向のスキャン速度を調節して行う。また、イオン注入のドーズ量の比率を、Ｘ方向及びＹ方向に変化するように調節して補償イオン注入を行うことも可能である。
表１は、従来の技術に係るイオン注入方法と本実施の形態に係るイオン注入方法との工程毎の比較を示す表である。
表１に示すように、本実施の形態では、ソース／ドレインイオン注入の後に、局部的な追加の補償イオン注入を行う。このような局部的な追加の補償イオン注入を行うことによって、基板の位置に応じたトランジスタ特性の偏差を最小化することが可能となる。
また、本発明に係る、局部的に不均一な濃度のイオン注入をＭＯＳＦＥＴのチャネル部位、ソース／ドレイン部位、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）部位、又は、ＳＤＥ（Source Drain Extension）部位に行うことによって、ＭＯＳＦＥＴ半導体素子のしきい電圧を含む半導体素子の特性の変化を減らすことができる。
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
１１ 基板
１２ ホルダー
１３ イオンビーム
１４ 駆動装置
１５ 駆動軸
１１Ａ スキャン領域

Claims (9)

  1. 半導体基板の所定領域に、トランジスタのソース／ドレイン接合を形成するためのイオン注入を行うステップと、
    前記半導体基板上の位置に依存するトランジスタ特性の偏差を補償するように、前記ソース／ドレイン接合の一部に追加の補償イオン注入を行うステップと
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記半導体基板の中央部分に対して、前記補償イオン注入を行うことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記半導体基板の周辺部分に対して、前記補償イオン注入を行うことを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記ソース／ドレイン接合を形成するために導入したマスクをそのまま残した状態で、又は追加の別のマスクを用いて、前記補償イオン注入を行うことを特徴とする請求項１に記載の半導体素子の製造方法。
  5. 局部的に前記イオン注入が行われるように、前記基板の平面に平行なＸ方向にイオンビームをスキャンする領域と、前記基板に平行であり、前記Ｘ方向にほぼ直交するＹ方向にイオンビームをスキャンする領域とを設定した後、前記Ｘ方向のスキャン速度、前記Ｙ方向のスキャン速度、又は前記Ｘ方向のスキャン速度及び前記Ｙ方向のスキャン速度を調整して、前記補償イオン注入を行うことを特徴とする請求項１から４のいずれかの項に記載の半導体素子の製造方法。
  6. 前記補償イオン注入を、イオン注入するドーズ量の比率を前記Ｘ方向及び前記Ｙ方向に対して個別に異なるように調整して行うことを特徴とする請求項５に記載の半導体素子の製造方法。
  7. Ｎ−又はＮ＋接合に対する前記補償イオン注入に用いられる不純物が、３１Ｐ又は７５Ａｓであることを特徴とする請求項１に記載の半導体素子の製造方法。
  8. Ｐ＋接合に対する前記補償イオン注入に用いられる不純物が、１１Ｂ、４９ＢＦ２及び３０ＢＦからなる群の中から選択されるいずれかひとつであることを特徴とする請求項１に記載の半導体素子の製造方法。
  9. 前記補償イオン注入において、チルト、ローテーション及びマルチモードからなる群の中から選択されるいずれかひとつを用いることを特徴とする請求項１に記載の半導体素子の製造方法。
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