KR20050028082A - 전계효과 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 이온주입 방법을 사용하여 균일한 도핑 프로파일을 갖는 전계효과트랜지스터(Field Effect Transistor)를 제조하는 방법을 개시한다. 개시된 반도체 기판에 소자분리막을 형성하여 활성영역과 소자분리영역을 정의하는 단계; 상기 반도체 기판의 상부에 상기 반도체 기판의 소자분리영역을 노출시키는 개구부를 갖는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하고 제 1이온주입을 실시하여 상기 활성영역에 딥 웰을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하고 제 2이온주입을 실시하여 상기 딥 웰의 내부에 필드스톱영역을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하고 제 3이온주입을 실시하여 상기 필드스톱영역내에 펀치쓰로우스톱영역을 형성하는 단계; 및 상기 포토레지스트 패턴을 마스크로 하고 제 4이온주입을 실시하여 상기 펀치쓰로우스톱영역내에 채널영역을 형성하는 단계를 구비하며, 상기 제 1내지 제 4이온주입은 경사각 없이 실시되는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 이온주입 방법을 사용하여 균일한 도핑프로파일을 갖는 전계효과 트랜지스터(Field Effect Transitor)를 제조하는 방법에 관한 것이다.
최근, 반도체 소자의 집적도의 증가와 더불어 전계효과트랜지스터(Field Effect Transistor)의 크기가 감소하고 있는 데, 이는 숏채널 효과, DIBL(Drain-induced barrier lowering), 래치업 및 펀치쓰로우를 발생시켜 트랜지스터의 전기적 특성을 열화시키는 원인으로 작용하게 된다.
이를 개선하기 위해 제안된 전계효과트랜지스터 제조 방법 중 하나는 반도체 기판의 활성영역에 상기 반도체 기판과 다른 전도형을 갖는 딥 웰(Deep Well)을 형성한 후 이 딥 웰내에 필드스톱영역, 펀치쓰로우 스톱영역 및 채널영역을 순차적으로 형성하며, <100 >방향의 실리콘 기판을 사용하는 경우 반도체 기판의 전면에 거쳐 불균일하게 발생되는 채널링 현상을 회피하기 위해 경사이온주입(Tilt ion implantation)을 실시하는 것이다.
이와 같은 경사이온주입에 의해 형성된 종래의 전계효과트랜지스터는 도 1과 같다.
도 1을 참조하여 종래의 기술에 따른 전계효과트랜지스터 제조방법을 간략히 설명하면, 먼저, 반도체 기판(10)의 필드산화막(12)을 형성하여 활성영역과 소자분리영역을 정의한다. 여기서, 필드산화막(12)은 트랜치 공정에 의해 형성된다.
그 다음, 반도체 기판(10)의 상부의 전면에 포토레지스트를 도포하고, 포토공정에 의해 상기 도포된 포토레지스트를 현상하여 포토레지스트 패턴(14)을 형성한다. 이 때, 포토레지스트 패턴(14)은 반도체 기판(10)의 활성영역을 노출시키는 개구부를 갖는다.
그 다음, 포토레지스트 패턴(14)을 마스크로 하여 경사이온주입을 실시하여 반도체 기판(10)과 다른 전도형을 갖는 딥 웰(미도시)을 형성하고, 이어 반도체 기판(10)과 다른 전도형을 갖는 필드스톱영역, 펀치쓰로우 스톱영역 및 채널영역(미도시)을 순차적으로 형성한다. 도 1에서 미설명부호 16은 경사이온주입방향을 나타내고, 16a는 경사이온주입에 의한 포토레지스트 스케터링(Scattering)을, 그리고 18은 쉐도윙 효과(Shadowing Effect)에 의해 영향을 받는 웰 영역을 나타낸다.
그런데, 종래의 기술에서는 경사이온주입을 실시함에 의해 쉐도윙 효과(Shadowing Effect)와 포토레지스트 패턴(14)에 의한 스케터링 효과가 발생되어 포토레지스트 패턴(14)에 의해 가려진 반도체 기판에는 정확한 이온주입이 이루어지지 않거나 이온이 주입되더라도 그 주입량이 정밀하게 조절되지 않는다. 이는 상기 딥 웰, 필드스톱영역, 펀치쓰로우 스톱영역 및 채널영역의 비대칭적인 도핑 프로파일을 생성하고, 결과적으로 활성영역의 스페이스 마진 부족을 초래하고, 센스 앰프의 문턱전압에 많은 영향을 주어 그 특성을 저하시킬 뿐만 아니라 리프레시 및 리프레시에 의한 셀 데이터의 복구 시간(tWR)의 특성이 열화된다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위해 경사각이 없는 이온주입에 의해 쉐도잉 효과와 스케터링 효과를 제거함으로써, 대칭적인 도핑 프로파일 갖는 딥 웰, 필드스톱영역, 펀치쓰로우 스톱영역 및 채널영역을 형성할 수 있는 전계효과 트랜지스터 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 전계효과 트랜지스터 제조방법은 반도체 기판에 소자분리막을 형성하여 활성영역과 소자분리영역을 정의하는 단계; 상기 반도체 기판의 상부에 상기 반도체 기판의 소자분리영역을 노출시키는 개구부를 갖는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하고 제 1이온주입을 실시하여 상기 활성영역에 딥 웰을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하고 제 2이온주입을 실시하여 상기 딥 웰의 내부에 필드스톱영역을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 하고 제 3이온주입을 실시하여 상기 필드스톱영역내에 펀치쓰로우스톱영역을 형성하는 단계; 및 상기 포토레지스트 패턴을 마스크로 하고 제 4이온주입을 실시하여 상기 펀치쓰로우스톱영역내에 채널영역을 형성하는 단계를 구비하며, 상기 제 1내지 제 4이온주입은 경사각 없이 실시되는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 및 도 2d는 본 발명의 일 실시예에 따른 전계효과 트랜지스터 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하여 본 발명의 일 실시예에 따른 전계효과 트랜지스터 제조방법을 설명하면, 먼저, 반도체 기판(100)의 필드산화막(102)을 형성하여 활성영역과 소자분리영역을 정의한다. 여기서, 반도체 기판(100)은 N타입 및 P타입의 실리콘 기판 중 어느 하나가 선택적으로 사용될 수 있으며, 필드산화막(102)은 트랜치 공정에 의해 형성된다.
그 다음, 반도체 기판(100)의 상부의 전면에 포토레지스트를 도포하고, 포토공정에 의해 상기 도포된 포토레지스트를 현상하여 포토레지스트 패턴(104)을 형성한다. 이 때, 포토레지스트 패턴(104)은 반도체 기판의 활성영역을 노출시키는 개구부를 갖는다.
그 다음, 포토레지스트 패턴(104)을 마스크로 하여 반도체 기판(100)의 전면에 틸트(Tilt) 0° 즉, 경사각이 없이 이온주입을 실시하여 반도체 기판(100)과 다른 전도형을 갖는 딥 웰(106)을 형성한다. 예컨대, 반도체 기판(100)이 P타입인 경우 N타입의 도펀트가 이온주입되어 N형의 딥 웰을 형성하고, 반도체 기판(100)이 N타입인 경우 P타입의 도펀트가 이온주입되어 N형의 딥 웰을 형성한다.
본 발명의 일 실시예에 따라 반도체 기판(100)이 P타입인 경우 딥 웰(106)은 이온주입량이 1.0E12~2.0E13(ions/cm2)이고 이온주입에너지가 600KeV~1.5MeV인 범위내에서 형성되고, 반도체 기판(100)이 N타입인 경우 이온주입량이 1.0E12~3.0E13 (ions/cm2)이고 이온주입에너지가 250~500KeV인 범위내에서 형성되는 것이 바람직하다.
도 2a에서, 참조부호 108은 딥 웰(106)을 형성하기 위해 도펀트가 틸트(Tilt) 0°로 이온주입되는 방향을 나타낸다.
도 2를 참조하면, 상기 딥 웰(106)을 형성 한 후 포토레지스트 패턴(104)을 마스크로 하여 반도체 기판(100)의 전면에 틸트(Tilt) 0° 즉, 경사각이 없이 이온주입을 실시하여 딥 웰(106)과 동일 전도형을 갖는 필드스톱영역(110)을 형성한다. 이에 따라 필드스톱영역(110)이 딥 웰(106)내에 형성된다.
본 발명의 일 실시예에 따라 상기 딥 웰(106)이 N타입인 경우 필드스톱영역(110)을 형성하기 위해 도펀트로 인(P) 및 비소(As) 중 어느 하나가 선택적으로 주입되고, 이 때 이온주입량은 1.0E12~1.0E13(ions/cm2)이고, 이온주입에너지는 120~250KeV인 범위내에서 설정되는 것이 바람직하며, 상기 딥 웰(106)이 P타입인 경우 필드스톱영역(110)을 형성하기 위해 도펀트로 붕소가 이온주입되며, 이 때 이온주입량은 1.0E12~1.0E13(ions/cm2)이고, 이온주입에너지는 50~120KeV인 범위내에서 설정되는 것이 바람직하다.
도 2b에서 참조부호 112는 필드스톱영역(110)을 형성하기 위해 도펀드가 틸트(Tilt) 0°로 이온주입되는 방향을 나타낸다.
도 2c를 참조하면, 상기 필드스톱영역(110)을 형성한 후 포토레지스트 패턴(104)을 마스크로 하여 반도체 기판(100)의 전면에 틸트(Tilt) 0° 즉, 경사각이 없이 이온주입을 실시하여 딥 웰(106)과 동일 전도형을 갖는 펀치쓰로우스톱영역(114)을 형성한다. 이에 따라 펀치쓰로우스톱영역(114)이 필드스톱영역(110)의 내부에 형성된다.
본 발명의 일 실시예에 따라 상기 딥 웰(106)이 N타입인 경우 펀치쓰로우스톱영역(114)을 형성하기 위해 펀치쓰로우스톱영역(114)을 형성하기 위해 도펀트로 인(P) 및 비소(As) 중 어느 하나가 선택적으로 주입되고, 이 때 이온주입량은 1.0E12~1.0E13(ions/cm2)이고, 이온주입에너지는 120~250KeV인 범위내에서 설정되는 것이 바람직하며, 한편 상기 딥 웰(106)이 P타입인 경우 펀치쓰로우스톱영역(114)을 형성하기 위해 도펀트로 붕소가 이온주입되며, 이 때 이온주입량은 1.0E12~ 1.0E13(ions/cm2)이고, 이온주입에너지는 30~60KeV인 범위내에서 설정되는 것이 바람직하다.
도 2c에서 참조부호 116은 펀치쓰로우스톱영역(114)을 형성하기 위해 도펀드가 틸트(Tilt) 0°로 이온주입되는 방향을 나타낸다.
도 2d를 참조하면, 상기 펀치쓰로우스톱영역(114)을 형성한 후 포토레지스트 패턴(104)을 마스크로 하여 반도체 기판(100)의 전면에 틸트(Tilt) 0° 즉, 경사각이 없이 이온주입을 실시하여 딥 웰(106)과 동일 전도형을 갖는 채널영역(118)을 형성한다. 이에 따라 채널영역(118)이 펀치쓰로우스톱영역(114)내부에 형성된다.
본 발명의 일 실시예에 따라 상기 딥 웰(106)이 N타입인 경우 채널영역(118)을 형성하기 위해 도펀트로 인(P) 및 비소(As) 중 어느 하나가 선택적으로 이온주입되고, 이 때 이온주입량은 1.0E12~1.0E13(ions/cm2)이고, 이온주입에너지는 10~40KeV의 범위내에서 설정되며, 한편 상기 딥 웰(106)이 P타입인 경우 도펀트로 인 (P)및 BF2 중 어느 하나가 선택적으로 이온주입되고, 이 때 이온주입량은 1.0E12~1.0E13(ions/cm2)이고, 이온주입에너지는 10~40KeV인 범위내에서 설정되는 것이 바람직하다.
도 2d에서 참조부호 120은 채널영역(118)을 형성하기 위해 도펀드가 틸트(Tilt) 0°로 이온주입되는 방향을 나타낸다.
상술한 바와 같이, 본 발명의 일 실시예는 반도체 기판(100)내에 딥 웰(106), 필드스톱영역(110), 펀치쓰로우스톱영역(114) 및 채널영역(118)을 형성하기 위해 제 1내지 제 4이온주입공정을 순차적으로 실시하는 데, 각 단계마다 싱글타입 및 배치타입의 이온주입장비 중 어느 하나가 선택적으로 사용될 수 있다.
상기 싱글타입의 이온주입장비를 사용하는 경우 틸트(Tilt) 0°인 상태에서 트위스트를 0~360°범위내에서 조절하여 이온주입을 실시하며, 한편 상기 배치타입의 이온주입장비를 사용하는 경우 틸트(Tilt) 0°인 상태에서 트위스트를 53~63°내에서 조절하여 이온주입을 실시하는 것이 바람직하다. 이와 같이 트위스트를 하는 것은 쉐도윙 및 스케터링 효과를 최소화 하기 위함이다.
한편, 상기 배치타입의 이온주입장비를 사용하는 경우 경사방식을 α, β로 사용한다. 이 때, α, β는 모두 0°가 되도록 한다.
도 3은 본 발명의 일 실시예에 따른 이온주입 결과를 나타낸 도면으로서, 틸트(Tilt) 0°의 이온주입에 의해 웨이퍼 전면에 균일한 도핑 프로파일이 형성됨을 나타낸다.
이상에서와 같이, 본 발명은 경사각이 없는 이온주입에 의해 쉐도잉 효과와 스케터링 효과를 제거하여 반도체 기판의 활성영역에 균일한 파일을 갖는 딥웰, 필드스톱영역, 펀치쓰로우스톱영역 및 채널영역함으로써, 종래의 비대칭적인 도핑 프로파일에 의한 활성영역의 마진부족을 개선할 수 있으며, 웨이퍼 전역에 균일한 채널링을 발생시킬 수 있을 뿐만 아니라 센스 앰프의 특성저하를 방지할 수 있는 효과가 있다.
상기에서 본 발명의 특정 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다.
도 1은 종래 기술에 따른 경사이온주입을 설명하기 위한 단면도.
도 2a 및 도 2d는 본 발명의 일 실시예에 따른 전계효과 트랜지스터 제조방법을 설명하기 위한 단면도.
도 3은 본 발명의 일 실시예에 따른 이온주입 결과를 나타낸 도면.
*도면의 주요부분에 대한 부호설명
100: 반도체 기판 102: 필드산화막
104: 포토레지스트 패턴 106: 딥 웰
108, 112, 116, 120: 이온주입방향 110: 필드스톱영역
114: 펀치쓰로우스톱영역 118: 채널영역
Claims (16)
- 반도체 기판에 소자분리막을 형성하여 활성영역과 소자분리영역을 정의하는 단계;상기 반도체 기판의 상부에 상기 반도체 기판의 소자분리영역을 노출시키는 개구부를 갖는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 하고 제 1이온주입을 실시하여 상기 활성영역에 딥 웰을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 하고 제 2이온주입을 실시하여 상기 딥 웰의 내부에 필드스톱영역을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 하고 제 3이온주입을 실시하여 상기 필드스톱영역내에 펀치쓰로우스톱영역을 형성하는 단계; 및상기 포토레지스트 패턴을 마스크로 하고 제 4이온주입을 실시하여 상기 펀치쓰로우스톱영역내에 채널영역을 형성하는 단계를 구비하며,상기 제 1내지 제 4이온주입 중 적어도 하나 이상은 경사각 없이 실시되는 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 제 1내지 제 4이온주입은 싱글타입 및 배치타입의 이온주입장비 중 어느 하나에 의해 선택적으로 실시되는 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
- 제 2 항에 있어서,상기 싱글타입의 이온주입장비를 사용하는 경우 트위스트를 0~360°범위내에서 조절하며, 상기 배치타입의 이온주입장비를 사용하는 경우 트위스트를 53~63°내에서 조절하는 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
- 제 3 항에 있어서,상기 배치타입의 이온주입장비는 경사방식을 α, β로 사용하며, 상기 α, β는 모두 0°인 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
- 제 4 항에 있어서,상기 반도체 기판은 P형의 실리콘 기판이고, 상기 딥 웰, 필드스톱영역, 펀치쓰로우스톱영역 및 채널영역은 각각이 N형을 갖는 반전층인 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
- 제 5 항에 있어서,상기 딥 웰은 이온주입량이 1.0E12~2.0E13(ions/cm2)이고 이온주입에너지가 600KeV~1.5MeV인 범위내에서 형성되는 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
- 제 5 항에 있어서,상기 필드스톱영역, 펀치쓰로우스톱영역 및 채널영역은 각각이 도펀트로 인 및 비소 중 어느 하나를 선택적으로 이온주입함에 의해 형성되는 것을 특징으로 하는 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
- 제 7 항에 있어서,상기 필드스톱영역 및 펀치쓰로우스톱영역의 이온주입량은 1.0E12~1.0E13 (ions/cm2)이고, 이온주입에너지는 120~250KeV인 범위내에서 설정되는 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
- 제 7 항에 있어서,상기 채널영역의 이온주입량은 1.0E12~1.0E13(ions/cm2)이고, 이온주입에너지는 10~40KeV의 범위내에서 설정되는 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
- 제 4 항에 있어서,상기 반도체 기판은 N형의 실리콘 기판이고, 상기 딥 웰, 필드스톱영역, 펀치쓰로우스톱영역 및 채널영역은 각각이 P형을 갖는 반전층인 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
- 제 10 항에 있어서,상기 딥 웰은 이온주입량이 1.0E12~1.0E13(ions/cm2)이고, 이온주입에너지가 250~500KeV인 범위내에서 형성되는 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
- 제 10 항에 있어서,상기 필드스톱영역 및 펀치쓰로우스톱영역은 도펀트로 붕소를 이온주입함에 의해 형성되는 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
- 제 12 항에 있어서,상기 필드스톱영역의 이온주입량은 1.0E12~1.0E13(ions/cm2)이고, 이온주입에너지는 50~120KeV인 범위내에서 설정되는 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
- 제 12 항에 있어서,상기 펀치쓰로우스톱영역의 이온주입량은 1.0E12~1.0E13(ions/cm2)이고, 이온주입에너지는 30~60KeV인 범위내에서 설정되는 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
- 제 10 항에 있어서,상기 채널영역은 도펀트로 인 및 BF2 중 어느 하나를 선택적으로 이온주입함에 의해 형성되는 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
- 제 15 항에 있어서,상기 채널영역의 이온주입량은 1.0E12~1.0E13(ions/cm2)이고, 이온주입에너지는 10~40KeV인 범위내에서 설정되는 것을 특징으로 하는 전계효과 트랜지스터 제조방법.
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| KR100772819B1 (ko) * | 2006-01-26 | 2007-11-01 | 주식회사 하이닉스반도체 | 반도체 소자의 센스 증폭기 제조 방법 |
| KR100807501B1 (ko) * | 2006-12-27 | 2008-02-26 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
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- 2003-09-17 KR KR1020030064357A patent/KR100548567B1/ko not_active IP Right Cessation
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| KR100772819B1 (ko) * | 2006-01-26 | 2007-11-01 | 주식회사 하이닉스반도체 | 반도체 소자의 센스 증폭기 제조 방법 |
| KR100807501B1 (ko) * | 2006-12-27 | 2008-02-26 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
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