CN109841683A - 高表面掺杂浓度形成工艺和由此形成的结构 - Google Patents

高表面掺杂浓度形成工艺和由此形成的结构 Download PDF

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Abstract

本文涉及高表面掺杂浓度形成工艺和由此形成的结构，所公开的实施例大体涉及形成在源极/漏极区域的上表面处具有高表面掺杂浓度的源极/漏极区域，导电特征可形成至该处。在实施例中，一种结构包括衬底上的有源区、有源区上的电介质层、以及穿过电介质层至有源区的导电特征。有源区包括源极/漏极区域。源极/漏极区域包括在源极/漏极区域的上表面处的表面掺杂区域，并且包括具有源极/漏极掺杂浓度的源极/漏极区域的剩余部分。表面掺杂区域包括在靠近源极/漏极区域的上表面处的峰值掺杂浓度。峰值掺杂浓度比源极/漏极掺杂浓度大至少一个数量级。导电特征在源极/漏极区域的上表面处接触源极/漏极区域。

Description

高表面掺杂浓度形成工艺和由此形成的结构
技术领域
本申请涉及半导体工艺，尤其涉及高表面掺杂浓度形成工艺和由此形成的结构。
背景技术
半导体工业已进入纳米技术工艺节点，追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题两者的挑战已经引起三维设计的发展，例如，鳍式场效应晶体管(FinFET)。FinFET器件通常包括具有高的高宽比的半导体鳍，并且在其中形成沟道和源极/漏极区域。在鳍式结构上方以及沿着其侧面(例如，包住)形成栅极，利用了沟道增加表面积的优点，以产生更快、更可靠且更好控制的半导体晶体管器件。然而，随着尺寸上的缩小，出现了新的挑战。
发明内容
在一个方面，本文公开了一种结构，包括衬底上的有源区，有源区上方的电介质层，以及导电特征。其中，有源区包括源极/漏极区域。源极/漏极区域的上表面处具有表面掺杂区域，表面掺杂区域在靠近该上表面处具有峰值掺杂浓度。源极/漏极区域的剩余部分具有源极/漏极掺杂浓度。峰值掺杂浓度比源极/漏极掺杂浓度大至少一个数量级。导电特征穿过电介质层到达有源区，并在该上表面处接触源极/漏极区域。
在一个方面，本文公开了一种结构，包括衬底上的有源区，其中，有源区包括源极/漏极区域。源极/漏极区域在上表面处具有表面掺杂区域，表面掺杂区域包括第一掺杂浓度。源极/漏极区域的剩余部分具有第二掺杂浓度。其中，表面掺杂区域中的第一掺杂浓度向该剩余部分中的第二掺杂浓度下降，其比率是：每5nm或更少距离，浓度下降十倍。该结构还包括在有源区上方并靠近源极/漏极区域的栅极结构，以及在有源区和栅极结构上方的电介质层。该结构还包括导电特征，导电特征穿过电介质层到达源极/漏极区域的上表面。
在一个方面，本文公开了一种方法，包括：在衬底上的有源区中形成源极/漏极区域，源极/漏极区域具有第一掺杂浓度；在有源区和源极/漏极区域的上方形成电介质层；形成穿过电介质层的开口，开口暴露源极/漏极区域的上表面的至少一部分；在源极/漏极区域的上表面处形成表面掺杂区域，其形成方式包括通过开口对源极/漏极区域进行等离子体掺杂，其中，表面掺杂区域在靠近源极/漏极区域的上表面处具有第二掺杂浓度；在开口中形成到达表面掺杂区域的导电特征。
附图说明
当结合附图阅读时，根据以下的详细描述可以最好地理解本公开的各方面。值得注意的是，按照行业的标准做法，各种特征并不是按比例绘制的。事实上，为了讨论的清楚，各种特征的尺寸可能被任意增加或减小。
图1是根据一些实施例的示例简化的鳍式场效应晶体管(FinFET)的三维视图。
图2A-2B、图3A-3B、图4A-4B、图5A-5B、图6A-6B、图7A-7B、图8A-8B、图9A-9B、图10A-10B、和图11A-11B是在根据一些实施例的形成半导体器件的示例工艺中的中间阶段处的各个中间结构的截面图。
图12A-12B、图13A-13B、图14A-14B、和图15A-15B是在根据一些实施例的形成半导体器件的另一示例工艺中的中间阶段的各个中间结构的截面图。
图16和17分别是图14A和15A的截面图的一部分，用于进一步示出根据一些实施例的附加细节。
图18是示出根据一些实施例的各种掺杂剂分布(profile)的图。
图19是根据一些实施例的对图16的截面图的修改。
具体实施方式
下面的公开内容提供了用于实施本发明不同特征的许多不同实施例或示例。下文描述了组件和布局的具体示例以简化本公开。当然，这些仅仅是示例而不是意在限制。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一、第二特征的实施例，也可以包括在第一、第二特征之间可能形成有附加特征，使得第一、第二特征可以不直接接触的实施例。另外，本公开可能在各个示例中重复了标号和/或字母。这种重复是为了简化和清楚的目的，其本身并不要求所讨论的各个实施例和/或配置之间存在关系。
此外，本文中可能使用了空间相对性的术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示一个要素或特征相对于另一个(一些)要素或一个(一些)特征的关系。这些空间相对性的术语意在也涵盖了器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，因而本文中所用的空间相对性描述符可能被类似地解释。
本文公开的实施例一般涉及在源极/漏极区域的上表面处形成具有高表面掺杂浓度的源极/漏极区域，导电特征可以被形成到该区域。高表面掺杂浓度可以通过使用等离子体掺杂(PLAD)来形成。在源极/漏极区域的上表面处的高表面掺杂浓度可以比源极/漏极区域的剩余部分的掺杂浓度大一个数量级或更多。由于高表面掺杂浓度的存在，可以减少对源极/漏极区域中的高表面掺杂浓度形成的导电特征的接触电阻，并带来其他益处。
前面概括地概述了本文描述的实施例的一些方面。本文所描述的一些实施例在鳍式场效应晶体管(FinFET)的情境中描述。本公开的一些方面的实现方式可以在其他工艺中和/或其他器件中使用。例如，其他示例器件可以包括平面FET、水平沟道栅极环绕(HGAA)FET、垂直沟道栅极环绕(VGAA)FET、纳米线沟道FET、以及其他器件。此外，高表面掺杂浓度可以在器件的其他区域中实现，例如，二极管的阳极区域或阴极区域。描述了示例方法和结构的一些变型。本领域的普通技术人员将容易地理解在其他实施例的范围内设想的可以进行的其他修改。虽然方法实施例可能是以特定顺序描述的，但是各种其他方法实施例可以以任何合乎逻辑的顺序执行并且可以包括比本文描述的方法更少或更多的步骤。
图1以三维视图示出了简化的FinFET 40的示例。在图1中未示出或描述的其他方面可以从以下附图和描述中变得显而易见。图1中的结构可以以例如用作一个或多个晶体管(例如，四个晶体管)的方式被电连接或耦接。
FinFET 40包括在半导体衬底42上的鳍46a和46b。半导体衬底42包括隔离区域44，并且鳍46a和46b各自在相邻的隔离区域44之间向上突出。栅极电介质48a和48b沿着鳍46a和46b的侧壁并在鳍46a和46b的上表面的上方，栅电极50a和50b分别在栅极电介质48a和48b的上方。此外，掩模52a和52b分别在栅电极50a和50b的上方。源极/漏极区域54a-f被设置在鳍46a和46b的相应区域中。源极/漏极区域54a和54b被设置在鳍46a的相对于栅极电介质48a和栅电极50a相反的区域中。源极/漏极区域54b和54c被设置在鳍46a的相对于栅极电介质48b和栅电极50b相反的区域中。源极/漏极区域54d和54e被设置在鳍46b的相对于栅极电介质48a和栅电极50a相反的区域中。源极/漏极区域54e和54f被设置在鳍46b的相对于栅极电介质48b和栅电极50b相反的区域中。
在一些示例中，四个晶体管可以通过包括以下各项来实现：(1)源极/漏极区域54a和54b、栅极电介质48a、和栅电极50a；(2)源极/漏极区域54b和54c、栅极电介质48b、和栅电极50b；(3)源极/漏极区域54d和54e、栅极电介质48a、和栅电极50a；以及(4)源极/漏极区域54e和54f、栅极电介质48b、和栅电极50b。如上文所示，可以在各个晶体管之间共享一些源极/漏极区域，未被示出为正被共享的其他源极/漏极区域也可以与例如未示出的相邻晶体管共享。在一些示例中，源极/漏极区域中的各个源极/漏极区域可以被连接或耦接在一起，使得FinFET被实现为两个功能晶体管。例如，如果相邻的(例如，而不是相反的)源极/漏极区域54a-f是电连接的(例如，通过外延生长来合并这些区域，例如，源极/漏极区域54a和54d被合并，源极/漏极区域54b和54e被合并等)，则可以实现两个功能晶体管。其他示例中的其他配置可以实现其他数目的功能晶体管。
图1进一步示出了在后面的附图中使用的参考截面。截面A-A位于沿着例如在相对的源极/漏极区域54a-c之间的鳍46a中的沟道的平面。截面B-B位于垂直于截面A-A的平面内，穿过鳍46a中的源极/漏极区域54a并穿过鳍46b中的源极/漏极区域54d。为了清楚起见，后面的图引用这些参考截面。以“A”标记结尾的以下附图示出了在各种工艺实例中与截面A-A相对应的截面图，以“B”标记结尾的以下附图示出了在各种工艺实例中与截面B-B相对应的截面图。在一些图中，可能省略其中示出的组件或特征的一些参考标号，以避免模糊其他组件或特征；这是为了便于描绘附图。
图2A-2B至图11A-11B是根据一些实施例，在形成半导体器件的示例工艺的中间阶段处的各个中间结构的截面图。图2A-2B至9A-9B的各方面适用于本文所描述的先栅极(gate-first)工艺和置换栅极工艺。图10A-10B和11A-11B示出了本文所描述的先栅极工艺的进一步的方面。
图2A和图2B示出了半导体衬底70。半导体衬底70可以是或者可以包括大块(bulk)半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是经掺杂(例如，掺杂有p型或n型掺杂剂)的或未掺杂的。通常，SOI衬底包括在绝缘体层上形成的半导体材料层。绝缘体层可以是例如埋置氧化物(BOX)层、氧化硅层等。绝缘体层被提供在衬底(通常为硅或玻璃衬底)上。也可以使用其他衬底，例如多层的或梯度的衬底。在一些实施例中，半导体衬底的半导体材料可以包括：包括硅(Si)或锗(Ge)的元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、或GaInAsP的合金半导体；或它们的组合。
图3A和3B示出了在半导体衬底70中形成鳍74。在一些示例中，掩模72(例如，硬掩模)被用于形成鳍74。例如，将一个或多个掩模层沉积在半导体衬底70上方，然后将这一个或多个掩模层图案化为掩模72。在一些示例中，该一个或多个掩模层可以包括或可以是氮化硅、氮氧化硅、碳化硅、碳氮化硅等或其组合，并且可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、或其他沉积技术来沉积。该一个或多个掩模层可以通过使用光刻来图案化。例如，可以(例如，通过使用旋涂涂层)在该一个或多个掩模层上形成光致抗蚀剂，并且通过使用适当的光掩模将该光致抗蚀剂暴露于光来进行图案化。然后可以根据所使用的是正性抗蚀剂还是负性抗蚀剂来去除光致抗蚀剂的暴露或未暴露部分。然后可以例如通过使用形成掩模72的合适的蚀刻工艺来将光致抗蚀剂的图案转移到一个或多个掩模层。蚀刻工艺可以包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)、感应耦合等离子体(ICP)蚀刻等、或其组合。蚀刻可以是各向异性的。随后，在例如灰化或湿法剥离工艺中去除光致抗蚀剂。
通过使用掩模72，半导体衬底70可以被蚀刻，使得沟槽76在相邻的一对鳍74之间形成，并且使得鳍74从半导体衬底70突出。蚀刻工艺可以包括RIE、NBE、ICP蚀刻等，或其组合。蚀刻可以是各向异性的。
图4A和4B示出了在对应的沟槽76中形成每个隔离区域78。隔离区域78可以包括或者可以是绝缘材料(例如，氧化物(例如氧化硅)、氮化物等、或它们的组合)，并且该绝缘材料可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积以及使其转换成另一种材料(例如氧化物)的后固化)等、或它们的组合来形成。可以使用由任何可接受的工艺形成的其他绝缘材料。在所示实施例中，隔离区域78包括由FCVD工艺形成的氧化硅。诸如化学机械抛光(CMP)之类的平面化工艺可以去除任何多余的绝缘材料和任何剩余的掩模(例如，用于蚀刻沟槽76和形成鳍74)以使绝缘材料的上表面和鳍74的上表面共面地形成。然后可以使绝缘材料凹陷以形成隔离区域78。绝缘材料被凹陷使得鳍74从相邻隔离区域78之间突出，从而可以至少部分地将鳍74划定为半导体衬底70上的有源区(active area)。可以使用可接受的蚀刻工艺来使绝缘材料凹陷，例如对绝缘材料的材料具有选择性的蚀刻工艺。例如，可以使用使用了蚀刻或Applied Materials SICONI工具或稀释氢氟酸(dHF)的化学氧化物去除方式。此外，隔离区域78的上表面可以具有如图所示的平坦表面、凸表面、凹表面(例如，碟状凹面)、或其组合，这可以由蚀刻工艺产生。
本领域的普通技术人员将容易地理解，关于图2A-2B至4A-4B所描述的工艺只是可以如何形成鳍74的示例。在其他实施例中，可以在半导体衬底70的上表面的上方形成电介质层；可以穿过电介质层蚀刻出沟槽；同质外延结构可以在沟槽中外延生长；并且可以使该电介质层凹陷，使得同质外延结构从电介质层突出以形成鳍。在其他实施例中，异质外延结构可以用于鳍。例如，可以使鳍74凹陷(例如，在使隔离区域78的绝缘材料平面化之后并且在使绝缘材料凹陷之前)，并且与鳍不同的材料可以在其位置上外延生长。在又一实施例中，可以在半导体衬底70的上表面的上方形成电介质层；可以穿过电介质层蚀刻出沟槽；异质外延结构通过使用不同于半导体衬底70的材料可以在沟槽中外延生长；并且可以使电介质层凹陷，使得异质外延结构从电介质层突出以形成鳍。在同质外延结构或异质外延结构外延生长的一些实施例中，所生长的材料可以在生长期间被原位掺杂，这可以省去对鳍的事先注入，但原位掺杂和注入掺杂也可以一起被使用。此外，与p型器件的材料不同，对n型器件的材料进行外延生长可能是有利的。
图5A和图5B示出在鳍74上形成栅叠层(gate stack)，或者更一般地，形成栅极结构。栅叠层在鳍74上方并在横向垂直于鳍74地延伸。每个栅叠层包括电介质层80、栅极层82、以及掩模84。栅叠层可以是在先栅极工艺中的可操作栅叠层，或可以是在置换栅极工艺中的哑(dummy)栅叠层。
在先栅极工艺中，电介质层80可以是栅极电介质，并且栅极层82可以是栅电极。栅叠层的栅极电介质、栅电极和掩模84可以通过以下操作来形成：按顺序形成相应的层，然后将这些层图案化为栅叠层。例如，用于栅极电介质的层可以包括或者可以是氧化硅、氮化硅、高k电介质材料等，或者它们的多层。高k电介质材料可以具有大于约7.0的k值，并且可以包括铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的金属氧化物或金属硅酸盐、其多层、或其组合。用于栅极电介质的层可以在鳍74上以热学和/或化学方式生长，或者通过例如等离子体增强CVD(PECVD)、ALD、分子束沉积(MBD)、或其他沉积技术来共形地沉积。用于栅电极的层可以包括或者可以是硅(例如，多晶硅，可以是掺杂的或未掺杂的)、含金属材料(例如，钛、钨、铝、钌等)、或其组合(例如，(后续可以形成的)硅化物或其多层)。用于栅电极的层可以通过CVD、PVD或其他沉积技术来沉积。用于掩模84的层可以包括或可以是通过CVD、PVD、ALD或其他沉积技术沉积的氮化硅、氮氧化硅、碳氮化硅等或其组合。然后可以例如使用如上所述的光刻和一个或多个蚀刻工艺来图案化用于掩模84、栅电极和栅极电介质的层，从而形成用于每个栅叠层的掩膜84、栅极层82、和电介质层80。
在置换栅极工艺中，电介质层80可以是界面电介质(interfacial dielectric)，并且栅极层82可以是哑栅极。栅叠层的界面电介质、哑栅极和掩模84可以通过以下操作来形成：按顺序形成相应的层，然后将这些层图案化成栅叠层。例如，用于界面电介质的层可以包括或者可以是氧化硅、氮化硅等、或其多层，并且可以在鳍74上以热学和/或化学方式生长，或者例如通过PECVD、ALD或其他沉积技术共形地沉积。用于哑栅极的层可以包括或者可以是硅(例如，多晶硅)或通过CVD、PVD、或其他沉积技术沉积的另一种材料。用于掩模84的层可以包括或者可以是通过CVD、PVD、ALD、或其他沉积技术沉积的氮化硅、氮氧化硅、碳氮化硅等、或其组合。然后可以例如使用如上所述的光刻和一个或多个蚀刻工艺来图案化用于掩模84、哑栅极和界面电介质的层，从而形成每个栅叠层的掩模84、栅极层82、和电介质层80。
在一些实施例中，在形成栅叠层之后，可以在有源区中形成轻掺杂漏极(LDD)区域(未具体示出)。例如，可以通过将栅叠层用作掩模来将掺杂剂注入到有源区中。用于LDD区域的示例掺杂剂可以包括或可以是例如用于p型器件的硼和用于n型器件的磷或砷，但也可以使用其他掺杂剂。LDD区域可具有在约1015cm-3至约1017cm-3范围内的掺杂浓度。
图6A和图6B示出了栅极间隔物(spacer)86的形成。栅极间隔物86沿着栅叠层的侧壁(例如，电介质层80、栅极层82、和掩模84的侧壁)并在鳍74上方形成。取决于隔离区域78以上的鳍74的高度，剩余栅极间隔物86也可以例如沿着鳍74的侧壁形成。例如可以通过共形地沉积用于栅极隔离物86的一个或多个层以及各向异性地蚀刻这一个或多个层来形成栅极隔离物86。用于栅极隔离物86的一个或多个层可以包括或可以是碳氧化硅、氮化硅、氮氧化硅、碳氮化硅等、其多层、或其组合，并可以通过CVD、ALD、或其他沉积技术来沉积。蚀刻工艺可以包括RIE、NBE或其他蚀刻工艺。
图7A和图7B示出了源极/漏极区域的凹陷90的形成。如图所示，凹陷90在鳍74中形成在栅叠层的相反两侧。凹陷可以通过蚀刻工艺来进行。蚀刻工艺可以是各向同性的或各向异性的，或者还可以是相对于半导体衬底70的一个或多个晶面有选择性的。因此，基于所实施的蚀刻工艺，凹陷90可以具有各种截面轮廓。蚀刻工艺可以是诸如RIE、NBE等之类的干法蚀刻，或者例如使用了四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)或其他蚀刻剂的湿法蚀刻。
图8A和图8B示出了在凹陷90中形成外延源极/漏极区域92。外延源极/漏极区域92可以包括或可以是硅锗(SixGe1-x，其中x可以在约0和1之间)、碳化硅、硅磷、硅碳磷、纯的或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的材料包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。可以通过在凹陷90中对材料进行外延生长(例如通过金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)、选择性外延生长(SEG)等、或其组合)来在凹陷90中形成外延源极/漏极区域92。如图8A和图8B所示，由于隔离区域78的阻挡，外延源极/漏极区域92首先在凹陷90中垂直生长，在此期间外延源极/漏极区域92不会水平生长。在凹槽90被完全填满之后，外延源极/漏极区域92可以垂直地和水平地生长以形成刻面(facet)，这些刻面可以对应于半导体衬底70的晶面。在一些示例中，不同的材料被用于p型器件和n型器件的外延源极/漏极区域。在凹陷或外延生长期间，适当的掩膜可以允许不同的材料被用于不同的器件。
本领域技术人员也将容易地理解，可以省略图7A-7B和8A-8B的凹陷和外延生长，并且可以通过将栅叠层和栅极间隔物86用作掩模来将掺杂剂注入到鳍74中从而形成源极/漏极区域。在实现外延源极/漏极区域92的一些示例中，外延源极/漏极区域92也可以被掺杂，例如通过在外延生长期间进行原位掺杂和/或通过在外延生长之后将掺杂剂注入到外延源极/漏极区域92中。用于源极/漏极区域的示例掺杂剂可以包括或可以是例如用于p型器件的硼和用于n型器件的磷或砷，但也可以使用其他掺杂剂。外延源极/漏极区域92(或其他源极/漏极区域)可以具有在从约1019cm-3到约1021cm-3范围内的掺杂浓度。因此，源极/漏极区域可以视情况通过掺杂(例如，视情况在外延生长期间通过注入掺杂和/或原位掺杂)和/或通过外延生长来划定，这可以进一步划定在其中划定了源极/漏极区域的有源区。
图9A和图9B示出了接触蚀刻停止层(CESL)96和CESL 96上的第一层间电介质(ILD)100的形成。通常，蚀刻停止层可以提供用于在形成例如触点或过孔时停止蚀刻工艺的机制。蚀刻停止层可以由电介质材料形成，该材料具有与相邻的层或组件不同的蚀刻选择性。CESL 96共形地沉积在外延源极/漏极区域92的表面、栅极间隔物86的侧壁和上表面、掩模84的上表面、以及隔离区域78的上表面上。CESL 96可以包括或可以是氮化硅、碳氮化硅、碳氧化硅、氮化碳等、或其组合，并且可以通过CVD、PECVD、ALD或其他沉积技术来沉积。第一ILD 100可以包括或者可以是二氧化硅、低k电介质材料(例如，所具有的介电常数比二氧化硅的介电常数更低的材料)，例如，氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、氟硅玻璃(FSG)、有机硅酸盐玻璃(OSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等、或其组合。第一ILD 100可以通过旋涂、CVD、FCVD、PECVD、PVD、或其他沉积技术来沉积。
第一ILD 100可以在沉积之后被平面化，例如通过CMP。在先栅极工艺中，第一ILD100的上表面可以在CESL 96的上部和栅叠层之上。因此，CESL 96的上部可保持在栅叠层上方。
图10A和图10B示出了形成穿过第一ILD 100和CESL 96直至外延源极/漏极区域92的开口102，这些开口102暴露外延源极/漏极区域92的至少一部分。第一ILD 100和CESL 96可以例如通过使用光刻和一个或多个蚀刻工艺被图案化有开口102。
图10A和10B还示出了在外延源极/漏极区域92的相应上部中形成表面掺杂区域104。表面掺杂区域104在外延源极/漏极区域92的相应上表面处具有高表面掺杂浓度。通过使用等离子体掺杂(PLAD)将掺杂剂注入到外延源极/漏极区域92的上部来形成表面掺杂区域104。用于表面掺杂区域104的示例掺杂剂可以包括或可以是例如用于p型器件的硼和用于n型器件的磷或砷，但也可以使用其他掺杂剂。
每个表面掺杂区域104所具有的掺杂浓度可以大于设置有表面掺杂区域104的外延源极/漏极区域92的剩余部分的掺杂浓度。表面掺杂区域104的掺杂浓度还可以具有浓度梯度，其中沿着浓度梯度的任何掺杂浓度实例大于外延源极/漏极区域92的剩余部分的掺杂浓度。浓度梯度的峰值掺杂浓度可以在外延源极/漏极区域92的上表面处或在其附近。表面掺杂区域104中的峰值掺杂浓度可以比外延源极/漏极区域92的剩余部分的掺杂浓度大至少一个数量级(例如，大两个数量级)。在一些示例中，外延源极/漏极区域92的剩余部分的掺杂浓度为约1×1020cm-3，并且表面掺杂区域104中的峰值掺杂浓度可以在约5×1021cm-3至约1023cm-3的范围内，例如，约7×1021cm-3、约1.5×1022cm-3、或约6×1022cm-3。浓度梯度可以在远离外延源极/漏极区域92的上表面的方向上递减，例如从外延源极/漏极区域92的上表面起，以每5nm或更少深度十倍掺杂浓度的比率下降。例如，浓度梯度可以在从约1nm至约5nm的范围内的深度内(例如，从约2nm至约4nm的范围内，以及更具体地，约2.5nm)下降十倍。表面掺杂区域104的附加细节(例如，一些尺寸和示例浓度梯度)将在下文中结合图16到19来描述。
在一些实施例中，可以在配备有感应耦合等离子体(ICP)源的等离子体掺杂装置中执行等离子体掺杂。示例等离子体掺杂装置是可从Applied获得的AMATPLAD。用于等离子体掺杂的气体可以包括掺杂剂源气体和载体(或稀释)气体的混合物。掺杂剂源气体可以是任何合适的掺杂剂源气体，例如，例如用来掺杂硼的乙硼烷(B2H6)或例如用来分别掺杂砷和/或磷的砷化三氢(AsH3)和/或磷化三氢(PH3)。载体(或稀释)气体可以是例如氢气(H2)、氦气(He)、和/或氩气(Ar)。在掺杂剂源气体与载体气体的混合物的总流量中，掺杂剂源气体可以在约0.3％至约10％的范围内。在等离子体掺杂期间气体混合物的流量可以在从约50标准立方厘米每分钟(sccm)至约250sccm的范围内。在等离子体掺杂期间等离子体掺杂装置中的压力可以在约5mTorr至约20mTorr的范围内。等离子体可以以在从约200W到约625W的范围内的功率来生成。在等离子体掺杂期间，支撑衬底(例如，半导体衬底70设置在该支撑衬底上)可以受到直流(DC)偏压，该偏压小于或等于1kV(例如，在从约0.1kV到约1kV的范围内)。注入剂量(例如，通过等离子体掺杂装置中的法拉第杯(Faraday cup)测量的)可以在约1015cm-2至约5×1017cm-2的范围内，例如，5×1016cm-2或1017cm-2。
在等离子体掺杂之后，执行退火以激活表面掺杂区域104中的掺杂剂。在一些示例中，退火可以是毫秒退火、激光退火等。在一些示例中，退火可以具有低的热预算(例如，在低于400℃的温度下)，这不会引起表面掺杂区域104中的掺杂剂的显著外扩散。在一些示例中，退火可以是尖峰(spike)退火，例如，在大于800℃的温度下。
可选地，可以执行非晶化注入。在一些示例中，非晶化注入包括将杂质种类(species)注入到外延源极/漏极区域92中，以使得至少外延源极/漏极区域92的表面掺杂区域104的上部成为非晶的。例如，被变成非晶的表面掺杂区域104的上部可以从外延源极/漏极区域92的相应上表面延伸一段深度，该深度例如在从约2nm至约20nm范围内。在一些示例中，例如对于p型器件，外延源极/漏极区域92是SixGe1-x，并且锗作为注入的种类以使外延源极/漏极区域92的表面掺杂区域104的上部非晶化。在一些示例中，例如对于n型器件，外延源极/漏极区域92是SixP1-x，并且含砷的(例如，SixAs1-x)种类作为注入的种类与使外延源极/漏极区域92的表面掺杂区域104的上部非晶化。在这样的示例中，剂量浓度在从约5×1013cm-2至约5×1014cm-2的范围内，注入能量可以在从约1keV至约15keV的范围内(例如，约10keV)。
图11A和图11B示出了在开口102中形成到达外延源极/漏极区域92的导电特征。如图所示，每个导电特征包括例如粘合层110、粘合层110上的阻挡层112、以及阻挡层112上的导电材料116。在一些示例中，如图所示，每个导电特征还可以包括在外延源极/漏极区域92的相应表面掺杂区域104上的硅化物区域114。
粘合层110可以共形地沉积在开口102中(例如，在外延源极/漏极区域92的暴露表面上)并在第一ILD 100上方。粘合层110可以是或可以包括例如钛、钽等、或其组合，并且可以通过ALD、CVD、或其他沉积技术来沉积。阻挡层112可以共形地沉积在粘合层110上，例如，在开口102中并在第一ILD 100上方。阻挡层112可以是或者可以包括氮化钛、氧化钛、氮化钽、氧化钽等、或其组合，并且可以通过ALD、CVD、或其他沉积技术来沉积。
可以通过使外延源极/漏极区域92的表面掺杂区域104的上部(可以如上文结合图10A-10B所描述的那样被非晶化)与粘合层110(还可能是阻挡层112)起反应来在外延源极/漏极区域92的表面掺杂区域104上形成硅化物区域114。可以执行退火以促进外延源极/漏极区域92与粘合层110和/或阻挡层112的相反应。退火可以是在例如约400℃至约650℃范围内的温度(例如，约500℃)下的快速热退火(RTA)，持续时间在从约10秒到约60秒的范围内。退火还可以使任何非晶的外延源极/漏极区域92再结晶。
导电材料116可以沉积在阻挡层112上并填充开口102。导电材料116可以是或可以包括钨、钴、铜、钌、铝、金、银、其合金等、或其组合，并且可以通过CVD、ALD、PVD或其他沉积技术来沉积。在导电材料116被沉积之后，可以例如通过使用平面化工艺(例如，CMP)来去除多余的导电材料116、阻挡层112、和粘合层110。平面化工艺可以从第一ILD 100的上表面的上方去除多余的导电材料116、阻挡层112和粘合层110。因此，导电特征和第一ILD 100的上表面可以共面。导电特征可以是(或可以被称为)触点、插塞等。
图12A-12B至15A-15B是根据一些实施例，在形成半导体器件的另一示例工艺中的中间阶段处的相应中间结构的截面图。图12A-12B至15A-15B示出了本文所描述的置换栅极工艺的其他方面。首先执行上文结合图2A-2B至9A-9B所描述的工艺。
图12A和图12B示出了用置换栅极结构来替换栅叠层。第一ILD 100和CESL 96形成有与栅极层82的上表面共面的上表面。可以执行平面化工艺(例如，CMP)以使第一ILD 100和CESL 96的上表面与栅极层82的上表面齐平。CMP也可以去除栅极层82上的掩模84(以及在一些情况下，栅极间隔物86的上部)。因此，栅极层82的上表面通过第一ILD 100和CESL96暴露。
在栅极层82通过第一ILD 100和CESL 96被暴露的情况下，通过例如一个或多个蚀刻工艺来去除栅极层82。可以通过对栅极层82有选择性的蚀刻工艺来去除栅极层82，其中，电介质层80充当蚀刻停止层，并且随后可以可选地通过对电介质层80有选择性的另一蚀刻工艺来去除电介质层80。蚀刻工艺可以是例如RIE、NBE、湿法蚀刻、或其他蚀刻工艺。在栅极间隔物86之间去除了栅叠层的地方形成凹陷，并且通过凹陷暴露出鳍74的沟道区域。
在栅叠层被去除处形成的凹陷中形成置换栅极结构。如图所示，置换栅极结构各自包括界面电介质120、栅极电介质层122、一个或多个可选的共形层124、以及栅电极126。界面电介质120沿着沟道区域被形成在鳍74的侧壁和上表面上。界面电介质120例如可以是电介质层80(如果未被去除)、通过对鳍74进行热氧化或化学氧化而形成的氧化物(例如，氧化硅)、和/或通过CVD、ALD、MBD或其他沉积技术形成的氧化物(例如，氧化硅)、氮化物(例如，氮化硅)、和/或其他电介质层。
栅极电介质层122可以共形地沉积在栅叠层被去除处的凹陷中(例如，在隔离区域78的上表面上、在界面电介质120上、以及栅极间隔物86的侧壁上)以及第一ILD 100、CESL96、和栅极间隔物86的上表面上。栅极电介质层122可以是或可以包括氧化硅、氮化硅、高k电介质材料、其多层、或其他电介质材料。高k电介质材料可以具有大于约7.0的k值，并且可以包括铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的金属氧化物或金属硅酸盐、其多层或其组合。可以通过ALD、PECVD、MBD或其他沉积技术来沉积栅极电介质层122。
一个或多个可选的共形层124可以包括一个或多个阻挡层和/或盖层(cappinglayer)以及一个或多个功函数调整层。一个或多个阻挡层和/或盖层可以包括氮化钽、氮化钛等、或其组合，并且可以通过ALD、PECVD、MBD或其他沉积技术来沉积。一个或多个功函数调整层可以包括或者可以是碳化铝钛、氧化铝钛、氮化铝钛等、或其组合，并且可以通过ALD、PECVD、MBD或其他沉积技术来沉积。在一些示例中，盖层(例如，TiN层)共形地形成在栅极电介质层122上；第一阻挡层(例如，TaN层)共形地形成在盖层上；一个或多个功函数调整层按顺序共形地形成在第一阻挡层上；第二阻挡层(例如，TiN层)形成在一个或多个功函数调整层上。
用于栅电极126的层形成在一个或多个共形层124(如果被实现)和/或栅极电介质层122的上方。用于栅电极126的层可以填充栅叠层被去除处留下的凹陷。用于栅电极126的层可以是或者可以包括含金属材料，例如，钨、钴、铝、钌、铜、其多层、或其组合等。用于栅电极126的层可以通过ALD、PECVD、MBD、PVD或其他沉积技术来沉积。针对用于栅电极126的层、一个或多个共形层124、以及栅极电介质层122，高出第一ILD 100、CESL 96、和栅极间隔物86的上表面的部分被去除。例如，平面化工艺(例如，CMP)可以去除用于栅电极126的层、一个或多个共形层124、以及栅极电介质层122中高出第一ILD 100、CESL 96、以及栅极间隔物86的上表面的部分。随后，回蚀可以使栅电极126、一个或多个共形层124、和栅极电介质层122的上表面凹陷至低于第一ILD 100、CESL 96、栅极间隔物86的上表面的水平。例如，回蚀可以是RIE、湿法蚀刻、或其他蚀刻工艺。因此，可以形成如图12A所示的置换栅极结构，包括栅电极126、一个或多个共形层124、栅极电介质层122、和界面电介质120。
用于掩模128的层被形成在栅电极126、一个或多个共形层124、和栅极电介质层122的上方(例如，在栅电极126、一个或多个共形层124、和栅极电介质层122已被回蚀的情况下)以及第一ILD 100、CESL 96、和栅极间隔物86的上方。用于掩模128的层可以包括或可以是氮氧化硅、氮化硅、碳化硅、碳氮化硅等、或它们的组合，并且可以通过CVD、PVD、ALD、或其他沉积技术来沉积。针对用于掩模128的层，高出第一ILD 100、CESL 96、和栅极间隔物86的上表面的部分被去除。例如，平面化工艺(例如，CMP)可以去除用于掩模128的层高出第一ILD 100、CESL 96、和栅极间隔物86的上表面的部分，并且掩模128的上表面可以被形成与第一ILD 100、CESL 96、和栅极间隔物86的上表面共面。
图13A和图13B示出了在第一ILD 100、掩模128、栅极间隔物86、和CESL 96的上方形成第二ILD 130。尽管未示出，但在一些示例中，蚀刻停止层(ESL)可以沉积在第一ILD100等的上方，并且第二ILD 130可以沉积在ESL的上方。如果被实现，则蚀刻停止层可以包括或可以是氮化硅、碳氮化硅、碳氧化硅、碳氮化物等、或其组合，并且可以通过CVD、PECVD、ALD、或其他沉积技术来沉积。第二ILD 130可以包括或可以是二氧化硅、低k电介质材料，例如，氧氮化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等、或其组合。第二ILD 130可以通过旋涂、CVD、FCVD、PECVD、PVD或其他沉积技术来沉积。
图14A和图14B示出了作为示例形成穿过第二ILD 130、第一ILD 100、和CESL 96直至外延源极/漏极区域92的开口132，该开口132暴露出外延源极/漏极区域92的至少一部分。例如，可以通过使用光刻和一个或多个蚀刻工艺来将第二ILD 130、第一ILD 100和CESL96图案化出开口132。
图14A和图14B还示出了在外延源极/漏极区域92的相应上部中形成表面掺杂区域134。表面掺杂区域134在外延源极/漏极区域92的相应上表面处具有高表面掺杂浓度。如上面关于图10A-10B中的表面掺杂区域104所描述的那样，通过使用等离子体掺杂(PLAD)将掺杂剂注入到外延源极/漏极区域92的上部中来形成掺杂区域134。也如上面关于图10A-10B所描述的那样，在等离子体掺杂之后，执行退火以激活表面掺杂区域134中的掺杂剂。可选地，可以执行非晶化注入。在一些示例中，非晶化注入包括将杂质种类注入到外延源极/漏极区域92中以使至少外延源极/漏极区域92的表面掺杂区域134的上部成为非晶的。为了简洁起见，在此不重复描述等离子体掺杂、所得到的表面掺杂区域134、退火、和非晶化注入。
图15A和图15B示出了在开口132中形成到达外延源极/漏极区域92的导电特征。如图所示，每个导电特征包括例如粘合层140、粘合层140上的阻挡层142、和阻挡层142上的导电材料146。在一些示例中，如图所示，每个导电特征还可以包括在外延源极/漏极区域92的相应表面掺杂区域134上的硅化物区域144。
粘合层140可以共形地沉积在开口132中(例如，在外延源极/漏极区域92的暴露表面上)并在第二ILD 130上方。阻挡层142可以共形地沉积在粘合层140上，例如在开口132中并在第二ILD 130上方。可以通过使外延源极/漏极区域92的表面掺杂区域134的上部(可以如上面关于图14A-14B描述的那样被非晶化)与粘合层140(还可能是阻挡层142)起反应，而在外延源极/漏极区域92的表面掺杂区域134上形成硅化物区域144。导电材料146可以沉积在阻挡层142上并填充开口132。在导电材料146被沉积之后，例如，可以通过使用平面化工艺(例如，CMP)来去除多余的导电材料146、阻挡层142、和粘合层140。平面化工艺可以去除高出第二ILD 130的上表面的多余的导电材料146、阻挡层142、和粘合层140。因此，导电特征和第二ILD 130的上表面可以是共面的。导电特征可以是(或者可以被称为)触点、插塞等。导电特征可以使用如上面关于图11A-11B描述的工艺和材料来形成。为了简洁起见，在此省略这些描述。
图16示出了图14A的截面图的一部分以进一步示出根据一些实施例的附加细节。在一些示例中，这些附加细节同样适用于图10A的截面图及其相应的特征。穿过第二ILD130、第一ILD 100、和CESL 96直至外延源极/漏极区域92的开口132在第二ILD 130的上表面的平面中并在从一个置换栅极结构垂直延伸到相邻的置换栅极结构的方向上具有第一尺寸D1。开口132还具有从第二ILD 130的上表面的平面到外延源极/漏极区域92的上表面的第二尺寸D2。开口132还沿着外延源极/漏极区域92的上表面并在从一个置换栅极结构垂直延伸到相邻的置换栅极结构的方向上具有第三尺寸D3。第一尺寸D1可以在约10nm至约30nm的范围内；第二尺寸D2可以在从约50nm到约100nm的范围内；并且第三尺寸D3可以在从约8nm至约30nm的范围内。第二尺寸D2与第一尺寸D1的比率(例如，高宽比)可以大于2，例如，在从约2至约10的范围内。第二尺寸D2与第三尺寸D3的比率可以在从约2至约10的范围内。
表面掺杂区域134沿着外延源极/漏极区域92的上表面并在从一个置换栅极结构垂直延伸到相邻置换栅极结构的方向上横向延伸第四尺寸D4。表面掺杂区域134从外延源极/漏极区域92的上表面向外延源极/漏极区域92内延伸第五尺寸D5。外延源极/漏极区域92从外延源极/漏极区域92的上表面向外延源极/漏极区域92的底部延伸第六尺寸D6。第四尺寸D4可以在从约10nm到约40nm的范围内；第五尺寸D5可以在约2nm至约20nm的范围内；并且第六尺寸D6可以在从约20nm至约70nm的范围内。第四尺寸D4与第三尺寸D3的比率可以大于1，例如在从约1至约1.3的范围内。第四尺寸D4与第五尺寸D5的比率可以大于2，例如在约2至约5的范围内。第五尺寸D5与第六尺寸D6的比率可以小于0.3，例如在约0.1至约0.3的范围内。在图示的示例中，第五尺寸D5小于第六尺寸D6，但是如随后所述，第五尺寸D5可以等于或大于第六尺寸D6。
图17示出了图15A的截面图的一部分，以进一步示出根据一些实施例的附加细节。在一些示例中，这些附加细节同样适用于图11A的截面图及其相应的特征。图16中的尺寸D1至D6一般也适用于图17的特征。在一些情况下，第二尺寸D2可以在从图16至图17的处理期间被减小，例如由于在形成包括导电材料146等的导电特征的CMP中的某些损失。此外，表面掺杂区域134的掺杂剂可能在一个或多个退火工艺期间从表面掺杂区域134扩散开，但是在一些示例中，在这些退火工艺期间的低热预算不会引发掺杂剂从表面掺杂区域134的显著扩散。因此，在一些实施例中，掺杂剂可以很好地被限制在表面掺杂区域134中。
硅化物区域144从外延源极/漏极区域92的上表面向外延源极/漏极区域92内延伸第七尺寸D7。第七尺寸D7可以在从约2nm至约10nm的范围内。第五尺寸D5与第七尺寸D7的比率可以大于1，例如，在从约1至约5的范围内。第六尺寸D6与第七尺寸D7的比率可以小于30，例如在从约5至约30的范围内。在图示的示例中，第七尺寸D7小于第五尺寸D5和第六尺寸D6，但是在其他示例中，第七尺寸D7可以等于或大于第五尺寸D5和/或第六尺寸D6。
图18是示出根据一些实施例的各种掺杂剂分布的图。该图示出了掺杂浓度随着从例如外延源极/漏极区域92的上表面进入到外延源极/漏极区域92内的深度(例如，垂直深度，在如图16中的第五尺寸D5和第六尺寸D6的方向上)的变化。出于说明的目的，在这些示例中，外延源极/漏极区域92的掺杂剂和本身材料分别是硼和SiGe。其他材料和掺杂剂也可被使用并具有相应的特征。
第一分布200示出了外延源极/漏极区域92的掺杂浓度，其中，外延源极/漏极区域92是根据上述工艺形成的，只是没有进行图10A-10B和14A-14B的等离子体掺杂。通过外延生长的SiGe并在外延生长期间原位掺杂硼来形成外延源极/漏极区域92。在外延源极/漏极区域92中，第一分布200中的硼的掺杂浓度约为1×1020cm-3。
第二分布202示出了由第一等离子体掺杂工艺(例如用以形成表面掺杂区域104和134)形成的掺杂浓度。第一等离子体掺杂工艺使用气体混合物，其中，气体混合物的总流量的3％是掺杂剂源气体(在该示例中是乙硼烷(B2H6))。在该第一等离子体掺杂工艺期间，衬底以0.3kV的DC偏压受到偏压。在等离子体掺杂室中通过法拉第杯计数的注入剂量约为5×1016cm-2。从第二分布202可以看出，第二分布202的峰值掺杂浓度约为5×1022cm-3，而第二分布202的浓度梯度以约每2.5nm十倍的比率下降。
第三分布204示出了由第二等离子体掺杂工艺(例如用以形成表面掺杂区域104和134)形成的掺杂浓度。第二等离子体掺杂工艺使用气体混合物，其中气体混合物的总流量的1％是掺杂剂源气体(在该示例中是乙硼烷(B2H6))。在该第二等离子体掺杂工艺期间，衬底以0.3kV的DC偏压受到偏压。在等离子体掺杂室中通过法拉第杯计数的注入剂量约为1×10 17cm-2。从第三分布204可以看出，第三分布204的峰值掺杂浓度约为1.5×1022cm-3，第三分布204的浓度梯度以约每4nm降低十倍的比率进行。
第四分布206示出了由第三等离子体掺杂工艺(例如用以形成表面掺杂区域104和134)形成的掺杂浓度。第三等离子体掺杂工艺使用气体混合物，其中，气体混合物的总流量的0.5％是掺杂剂源气体(在该示例中是乙硼烷(B2H6))。在该第三等离子体掺杂工艺期间，衬底以0.3kV的DC偏压受到偏压。在等离子体掺杂室中通过法拉第杯计数的注入剂量约为1×1017cm-2。从第四分布206可以看出，第四分布206的峰值掺杂浓度约为6×1022cm-3，第四分布206的浓度梯度以每小于5nm降低十倍的比率进行。
将在外延源极/漏极区域92的外延生长期间原位掺杂的掺杂剂和通过分布202、204和206中的任何工艺掺杂的掺杂剂相组合大体上导致这样的掺杂剂分布：(1)在外延源极/漏极区域92的上表面(例如，深度0)与相应的分布202、204和206与第一分布200相交的深度之间，它与相应的分布202、204和206相对应，并且(2)在与从相交的深度开始及之后，它与第一分布200相对应。大体上，从外延源极/漏极区域92的上表面(例如，深度0)到相应的分布202、204和206与第一分布200相交处的深度，相应分布202、204和206的这一部分对应于表面掺杂区域104和134，而第一分布200的从相交深度开始及之后的部分对应于外延源极/漏极区域92的剩余部分。例如，图18的图示出了尺寸差ΔD，假设使用了用于形成第一分布200和第二分布202的相应工艺，该尺寸差指示了在表面掺杂区域104或134下方至少有剩余部分的外延源极/漏极区域92。该尺寸差ΔD可以对应于在图16和17中的第五尺寸D5和第六尺寸D6的方向上，外延源极/漏极区域92在表面掺杂区域134以下的部分。
从这些分布图202、204和206可以明显看出，表面掺杂区域104和134的峰值掺杂浓度可以高于外延源极/漏极区域92的剩余部分的掺杂浓度。从峰值掺杂浓度起，掺杂浓度以约每5nm或更少nm十倍的比率下降。
图19示出了根据一些实施例的对图16的截面图的修改。表面掺杂区域134从外延源极/漏极区域92的上表面向外延源极/漏极区域92内部延伸第八尺寸D8。第八尺寸D8大于第六尺寸D6。第八尺寸D8可以在从约20nm到约100nm的范围内。第八尺寸D8与第六尺寸D6的比率可以大于1，例如在从约1至约1.5的范围内。
在各种示出的示例中，表面掺杂区域104或134相对于外延源极/漏极区域92的深度可以变化。例如，基于上面关于图7A-7B和8A-8B所描述的凹陷和/或外延生长，外延源极/漏极区域92可以具有不同的第六尺寸D6。此外，外延源极/漏极区域92的宽度(例如，在图8B中所示的截面B-B中)可以影响表面掺杂区域104或134的第五尺寸D5和/或第八尺寸D8，因为等离子体掺杂是共形的。此外，等离子体掺杂的工艺参数可以影响掺杂剂分布，并且从而影响表面掺杂区域104或134，如图18的图所示。
此外，类似于上面例如在图18中所描述的那样，表面掺杂区域104和134的掺杂浓度可以横向地减少。这可以导致外延源极/漏极区域92的剩余部分从表面掺杂区域104和134起被横向地设置，如图19中的第九尺寸D9所示。第九尺寸D9可以在从约10nm至约30nm的范围内。
在所示出的示例中，外延源极/漏极区域92具有在栅极间隔物86下方的部分，这部分可被包含于外延源极/漏极区域92的、从表面掺杂区域104和134起被横向的设置的剩余部分中。在栅极隔离物86下方的外延源极/漏极区域92的这部分可以由用以形成图7A-7B中的凹陷90的凹陷工艺产生。在其他示例中，实现了不同的凹槽轮廓，并且不存在栅极间隔物86下方的外延源极/漏极区域92的部分。在这样的示例中，外延源极/漏极区域92的剩余部分仍然可能被从表面掺杂区域104和134起横向地设置，例如图19中的第十尺寸D10所示。第十尺寸D10可以在从约1nm至约5nm的范围内。无论表面掺杂区域104和134的第五尺寸D5或第八尺寸D8如何，外延源极/漏极区域92的剩余部分都可能出现从表面掺杂区域104和134起的横向设置。
一些实施例可以实现若干优点。通过使用等离子体掺杂来形成在源极/漏极区域的相应上表面处具有高表面掺杂浓度的表面掺杂区域，可以降低被形成至相应源极/漏极区域的导电特征(例如，触点)的电阻。此外，从高表面掺杂浓度的急剧下降可以减少掺杂剂向诸如沟道区域之类的区域的外扩散，这种外扩散可能会对器件产生不利影响(例如，短沟道(short channel)效应)。因此，高表面掺杂浓度可以被更好地被约束。此外，一些实施例可以在诸如7nm、5nm、以及更远的小技术节点上被实现。
一个实施例是一种结构。该结构包括衬底上的有源区、有源区上方的电介质层、以及穿过电介质层到达有源区的导电特征。有源区包括源极/漏极区域。源极/漏极区域包括在源极/漏极区域的上表面处的表面掺杂区域，并且包括具有源极/漏极掺杂浓度的源极/漏极区域的剩余部分。表面掺杂区域包括在靠近源极/漏极区域的上表面处的峰值掺杂浓度。峰值掺杂浓度比源极/漏极掺杂浓度高至少一个数量级。导电特征在源极/漏极区域的上表面处接触源极/漏极区域。
在进一步的示例中，表面掺杂区域包括掺杂浓度梯度，掺杂浓度梯度从峰值掺杂浓度起以每5nm或更少nm十倍浓度的比率下降。
在进一步的示例中，掺杂浓度梯度从峰值掺杂浓度起以每1nm至4nm十倍浓度的比率下降。
在进一步的示例中，掺杂浓度梯度从峰值掺杂浓度起以约每2.5nm十倍浓度的比率下降。
在进一步的示例中，峰值掺杂浓度比源极/漏极掺杂浓度大至少两个数量级。
在进一步的示例中，源极/漏极掺杂浓度在1019cm-3至1021cm-3的范围内，峰值掺杂浓度在5×1021cm-3至1023cm-3的范围内。
在进一步的示例中，导电特征包括在源极/漏极区域的上表面处的硅化物区域。
另一个实施例是一种结构。该结构包括衬底上的有源区、有源区上方的栅极结构、有源区和栅极结构上方的电介质层、以及穿过电介质层的导电特征。有源区包括源极/漏极区域。源极/漏极区域包括在源极/漏极区域的上表面处的表面掺杂区域。表面掺杂区域包括第一掺杂浓度。源极/漏极区域还包括具有第二掺杂浓度的源极/漏极区域的剩余部分。表面掺杂区域中的第一掺杂浓度向源极/漏极区域的剩余部分的第二掺杂浓度下降。表面掺杂区域中的第一掺杂浓度的下降包括以每5nm或更少nm十倍浓度的比率下降。栅极结构靠近源极/漏极区域。导电特征穿过电介质层到达源极/漏极区域的上表面。
在进一步的示例中，表面掺杂区域中的第一掺杂浓度的下降包括以每1nm至4nm十倍浓度的比率的下降。
在进一步的示例中，表面掺杂区域中的第一掺杂浓度的下降包括以约每2.5nm十倍浓度的比率的下降。
在进一步的示例中，第一掺杂浓度的峰值掺杂浓度比第二掺杂浓度大至少一个数量级。
在进一步的示例中，源极/漏极区域是外延源极/漏极区域，并且第二掺杂浓度是原位外延掺杂的掺杂浓度。
另一个实施例是一种方法。在衬底上的有源区中形成源极/漏极区域。源极/漏极区域具有第一掺杂浓度。在有源区和源极/漏极区域的上方形成电介质层。形成穿过电介质层的开口。该开口暴露源极/漏极区域的上表面的至少一部分。在源极/漏极区域的上表面处形成源极/漏极区域中的表面掺杂区域。形成表面掺杂区域包括通过开口对源极/漏极区域进行等离子体掺杂。表面掺杂区域包括靠近在源极/漏极区域的上表面处的第二掺杂浓度。在开口中形成到达源极/漏极区域中的表面掺杂区域的导电特征。
在进一步的示例中，形成源极/漏极区域包括外延生长该源极/漏极区域，在外延生长源极/漏极区域期间，源极/漏极区域以第一掺杂浓度受到原位掺杂。
在进一步的示例中，形成表面掺杂区域包括激活通过等离子体掺杂而注入的掺杂剂，激活掺杂剂包括执行退火工艺，退火工艺是毫秒退火或激光退火。
在进一步的示例中，形成导电特征包括在源极/漏极区域的上表面处形成硅化物。
在进一步的示例中，等离子体掺杂包括使用气体混合物，气体混合物包括掺杂剂源气体和载体气体，当在等离子体掺杂期间使用气体混合物时，掺杂剂源气体在气体混合物的总流量的0.3％至10％的范围内。
在进一步的示例中，掺杂剂源气体包括乙硼烷(B2H6)、砷化三氢(AsH3)、磷化三氢(PH3)、或它们的组合。
在进一步的示例中，等离子体掺杂包括对支撑衬底施加DC偏压，在等离子体掺杂期间衬底被设置在该支撑衬底上，DC偏压小于1kV。
在进一步的示例中，表面掺杂区域具有掺杂浓度梯度，该掺杂浓度梯度从第二掺杂浓度向源极/漏极区域的剩余部分的第一掺杂浓度下降。
上文概述了一些实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当明白，他们可以容易地使用本公开作为基础来设计或更改其他工艺和结构，以实施与本文所介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应当意识到，这些等同构造并不脱离本公开的精神和范围，他们可能在不脱离本公开的精神和范围的情况下进行各种修改、替代和变更。

Claims (10)

1.一种结构，包括：
在衬底上的有源区，所述有源区包括源极/漏极区域，所述源极/漏极区域包括：
在所述源极/漏极区域的上表面处的表面掺杂区域，所述表面掺杂区域包括在靠近所述源极/漏极区域的所述上表面处的峰值掺杂浓度；以及
具有源极/漏极掺杂浓度的所述源极/漏极区域的剩余部分，所述峰值掺杂浓度比所述源极/漏极掺杂浓度大至少一个数量级；
在所述有源区上方的电介质层；以及
导电特征，所述导电特征穿过所述电介质层到达所述有源区，并在所述源极/漏极区域的所述上表面处接触所述源极/漏极区域。
2.根据权利要求1所述的结构，其中，所述表面掺杂区域包括掺杂浓度梯度，所述掺杂浓度梯度从所述峰值掺杂浓度起以每5nm或更少nm十倍浓度的比率下降。
3.根据权利要求2所述的结构，其中，所述掺杂浓度梯度从所述峰值掺杂浓度起以每1nm至4nm十倍浓度的比率下降。
4.根据权利要求2所述的结构，其中，所述掺杂浓度梯度从所述峰值掺杂浓度起以约每2.5nm十倍浓度的比率下降。
5.根据权利要求1所述的结构，其中，所述峰值掺杂浓度比所述源极/漏极掺杂浓度大至少两个数量级。
6.根据权利要求1所述的结构，其中，所述源极/漏极掺杂浓度在1019cm-3至1021cm-3的范围内，并且其中，所述峰值掺杂浓度在5×1021cm-3至1023cm-3的范围内。
7.根据权利要求1所述的结构，其中，所述导电特征包括在所述源极/漏极区域的所述上表面处的硅化物区域。
8.一种结构，包括：
在衬底上的有源区，所述有源区包括源极/漏极区域，所述源极/漏极区域包括：
在所述源极/漏极区域的上表面处的表面掺杂区域，所述表面掺杂区域包括第一掺杂浓度；以及
具有第二掺杂浓度的所述源极/漏极区域的剩余部分；并且
其中，所述表面掺杂区域中的所述第一掺杂浓度向所述源极/漏极区域的所述剩余部分中的所述第二掺杂浓度下降，其中，所述表面掺杂区域中的所述第一掺杂浓度的下降包括以每5nm或更少nm十倍浓度的比率的下降；
在所述有源区上方并靠近所述源极/漏极区域的栅极结构；
在所述有源区和所述栅极结构上方的电介质层；以及
导电特征，穿过所述电介质层到达所述源极/漏极区域的所述上表面。
9.一种方法，包括：
在衬底上的有源区中形成源极/漏极区域，所述源极/漏极区域具有第一掺杂浓度；
在所述有源区和所述源极/漏极区域的上方形成电介质层；
形成穿过所述电介质层的开口，所述开口暴露所述源极/漏极区域的上表面的至少一部分；
在所述源极/漏极区域的所述上表面处形成所述源极/漏极区域中的表面掺杂区域，形成所述表面掺杂区域包括通过所述开口对所述源极/漏极区域进行等离子体掺杂，所述表面掺杂区域包括在靠近所述源极/漏极区域的所述上表面处的第二掺杂浓度；以及
在所述开口中形成到达所述源极/漏极区域中的所述表面掺杂区域的导电特征。
10.根据权利要求9所述的方法，其中，形成所述源极/漏极区域包括外延生长所述源极/漏极区域，在外延生长所述源极/漏极区域期间，所述源极/漏极区域以第一掺杂浓度受到原位掺杂。
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